KR0134093B1 - Ldmos와 ligt를 구비한 반도체 디바이스 - Google Patents

Ldmos와 ligt를 구비한 반도체 디바이스

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KR0134093B1
KR0134093B1 KR1019880014008A KR880014008A KR0134093B1 KR 0134093 B1 KR0134093 B1 KR 0134093B1 KR 1019880014008 A KR1019880014008 A KR 1019880014008A KR 880014008 A KR880014008 A KR 880014008A KR 0134093 B1 KR0134093 B1 KR 0134093B1
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매나 싱거 베리
베르너 브루닝 게르트
머크헤르예 사티엔드레너드
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이반 밀러 레르너
엔. 브이. 필립스 글로아이람펜파브리켄
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Abstract

내용 없음.

Description

LDMOS와 LIGT를 구비한 반도체 디바이스
제1도는 횡형 절연 게이트 트랜지스터를 갖는 유도성 회로를 도시하는 도면.
제2도는 제1도의 회로에 공급되는 소정의 전압 및 상기 회로에서 흐르게 되는 전류를 나타내는 그래프도.
제3도는 횡형 이중 확산 MOS 트랜지스터와 병렬로된 횡형 절연 게이트 트랜지스터를 갖는 유도성 회로를 도시하는 도면.
제4도는 제3도의 회로에 공급되는 소정의 전압 및 상기 회로에서 흐르게 되는 전류를 나타낸 그래프도.
제5도는 본 발명에 따른 반도체 구조를 개략적으로 도시하는 부분 횡단면도.
제6도는 소정의 구조 변화를 갖는 제5도의 구조를 개략적으로 도시하는 부분 횡단면도.
제7도는 제5도 및 제6도에 도시된 구조의 일부를 도시하는 설명도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 12 : 에피텍셜 표면층
16 : 제1채널 영역 18 : 소스 영역
20 : 드레인 영역 26 : 게이트 전극
28 : 소스 전극 30 : 드레인 전극
본 발명은 제2게이트, 캐소드 영역, 애노드 영역을 갖고 전도 상태 및 비전도 상태 사이에 절환 가능한 횡형 절연 게이트 트랜지스터(LIGT)를 포함하는 반도체 스위치, 및 이러한 스위치를 포함하는 반도체 디바이스에 관한 것이다. 특히, 모놀리식(monolithic) 집적 회로에 용이하게 제조될 수 있는 전력 스위칭용 반도체 스위치에 관한 것이다.
다양한 종류의 전력 스위칭용 반도체 디바이스가 공지되어 있다. 이들 중에는, 2개의 다른 디바이스 구조를 단일 반도체 칩상에서 형성하는 하이브리드(hybrid) 디바이스가 있다. 종래에 제안되었던 하나의 그와 같은 하이브리드 디바이스는 수직 절연 게이트 트랜지스터와 전력 MOS 트랜지스터를 조합하는 것이다. 이런 조합은 단독의 디바이스에서 허용되지만 다수의 다른 디바이스와 함께 모놀리식 접적회로에서 형성될 수는 없는데, 그 이유는 수직 절연 게이트 트랜지스터는 그 접점들의 하나로서 기판을 이용하기 때문이다.
본 발명의 목적은 모놀리식 집적 회로의 일부로서 형성될 수 있는 반도체 스위치를 제공하는데 있다.
본 발명에 따르면, 주표면을 갖는 반도체 디바이스에 있어서, 제1전도형으로된 반도체 기판과, 상기 주표면의 일부를 형성하는 상기 기판 상에 형성되고 제1전도형과 반대인 제2전도형으로된 에피텍셜층과, 상기 제2전도형으로된 주표면 인접 소스 영역과, 상기 제2전도형으로된 주표면 인접 드레인 영역과, 상기 제1전도형으로 되어 있으며 상기 소스 영역 및 상기 드레인 영역 사이에 위치하여 상기 소스 영역 및 상기 드레인 영역과 함께 횡형 이중 확산 MOS 트랜지스터를 형성하는 주표면 인접 제1채널 영역과, 상기 제2전도형으로된 주표면 인접 캐소드 영역과, 상기 제1전도형으로된 주표면 인접 애노드 영역과, 상기 애노드 및 상기 캐소드 영역간에 위치하고 상기 제1전도형으로된 주표면 인접 제2채널 영역을 포함하고, 상기 애노드 영역, 상기 캐소드 영역, 및 상기 제2채널 영역은 횡형 절연 게이트 트랜지스터를 형성하고, 상기 드레인 영역 및 상기 애노드 영역은 서로 접촉하고 있고, 상기 소스 영역은 상기 제1채널 영역에서 형성되고, 상기 드레인 영역은 상기 에피텍셜층에서, 상기 캐소드 영역은 상기 제2채널 영역에서, 상기 애노드 영역은 상기 에피텍셜층에서 형성되는 것을 특징으로 하는 반도체 디바이스가 제공된다.
본 발명의 특징들중 하나는 주로 유도성 스위칭 동작을 위해 횡형 절연 게이트 트랜지스터를 횡형 DMOS 트랜지스터와의 병렬 회로에 이용하는 것이다. 이것은 본 발명의 특징들중 한 특징이 있다. 횡형 절연 게이트 트랜지스터를 이용함으로써, 양호한 면적 효율을 얻으며, 턴오프 동작을 위해 비교적 소형의 횡형 DMOS와 병렬로 접속시킴으로써, 필적하는 용량의 DMOS가 점유하는 실리콘 면적의 1/5보다 작게 면적을 차지하는 고속 스위치가 얻어진다.
본 발명의 또다른 이점은 단지 횡형 절연 게이트 트랜지스터와 비교할 때 턴오프 동안에 전력 소비량이 적게 된다는 것이다.
상기 발명의 또다른 양상에 따르면, 주표면을 갖는 제1전도형의 반도체 기판을 구비하는 반도체 디바이스가 제공된다. 제1전도형과 반대인 제2전도형의 에피텍셜층은 주표면의 일부를 형성하는 기판 상에 있다. 제1전도형의 주표면인접 제1채널 영역이 에피텍셜층에서 형성된다. 제2전도형의 주표면 인접 드레인 영역 역시 에피텍셜층에 형성되는데 제1채널 영역에서 떨어져 있다. 제2전도형의 주표면 인접 소스 영역은 제1채널 영역에 위치한다. 상기 드레인 영역 및 소스 영역과 함께 제1채널 영역은 횡형 이중 확산 MOS 트랜지스터를 형성한다. 상기 디바이스는 또한 상기 드레인 영역과 인접한 에피텍셜층에 제1전도형의 주표면 인접 애노드 영역을 포함한다. 제1전도형의 주표면 인접 제2채널 영역은 또한 애노드 영역으로부터 떨어진 에피텍셜층에 형성된다. 제2전도형의 주표면 인접 캐소드 영역은 제2채널 영역에 위치한다. 애노드 영역, 제2채널 영역, 및 캐소드 영역은 횡형 게이트 트랜지스터를 형성한다.
또한, 본 발명에 따르면 제1전도형의 반도체 기판을 포함하는 주표면을 갖는 반도체 디바이스가 제공된다. 제1전도형과는 반대인 제2전도형의 에피텍셜층이 주표면의 일부를 형성하는 기판 상에 있다. 또한 제2전도형의 주표면 인접 소스 영역이 포함되어 있다. 상기 제2전도형의 주표면 인접 드레인 영역이 에피텍셜층에 있다. 제1전도형의 주표면 인접 제1채널 영역은 소소 영역 및 드레인 영역 사이에 위치한다. 상기 드레인 영역 및 소스 영역과 함께 제1채널 영역은 횡형 이중 확산 MOS 트랜지스터를 형성한다. 제2전도형의 주표면 인접 캐소드 영역 역시 포함되어 있다. 제1전도형의 주표면 인접 애노드 영역은 에피텍셜층에 있다. 제1전도형의 주표면 인접 제2채널 영역은 애노드 영역 및 캐소드 영역 사이에 위치한다. 상기 애노드 및 캐소드 영역과 제2채널 영역은 횡형 절연 게이트 트랜지스터를 형성한다. 상기 소스 영역은 제1채널 영역에 있다. 상기 캐소드 영역은 제2채널 영역에 있다. 제2채널 영역은 에피텍셜 영역이 기판으로부터 제2채널 영역을 분리하는 디바이스의 소부분을 제외하고 분리 목적을 위해 기판 밑쪽으로 연장된다. 상기 소부분에서의 제2채널 영역은 디바이스의 나머지 부분에서의 캐소드 영역으로부터 소부분의 캐소드 영역을 분리한다. 소부분의 채널 영역은 에피텍셜 영역에 의해 디바이스의 나머지 부분에 있는 상기 채널 영역으로부터 분리된다.
본 발명의 다른 목적, 특징, 및 이점들이 첨부한 도면 및 특허청구범위와 관련하여 고찰해 볼 때 하기의 설명으로부터 당업자에게 명백해질 것이다.
각 도면에서, 동등의 소자들은 동일 부호에 의해 구별된다. 또한 제5, 6 및 7도는 일정한 비율에 따라 정해진 것이 아님을 주의해야 한다.
특히 제1도에 대해 설명하면, 횡형 절연 게이트 트랜지스터 Qig가 도시되어 있다. 트랜지스터 Qig를 구비한 유도성 회로에서는 인덕턴스 L, 정류기 Dl, 캐패시턴스 C를 저항 R로 표시된 부하가 있다. 이러한 회로는 안정 조명 회로의 입력부를 나타낸다. 전압 Vcc는 회로에 대한 동작 전압이다. 신호원 SS는 게이트 신호 VG를 공급하기 위해 트랜지스터 Qig의 게이트에 접속되어 있다.
게이트 전압 VG가 트랜지스터 Qig의 게이트에 인가될 때, 트랜지스터 Qig 양단의 전압 VQig가 상당히 떨어지는 반면 접지에 흐르는 전류 IQig는 직선적으로 증가한다. 제2도에서 고찰될 수 있는 바와 같이, 게이트 전압 VG가 없어질 때 인덕턴스 L로 인해 유효 기간의 시간 동안 전류가 높은 값을 유지하는 반면에, 트랜지스터 Qig 양단의 전압 VQig는 현저히 증가한다. 따라서 트랜지스터의 턴오프 동안에 트랜지스터를 흐르는 전류 및 트랜지스터 양단의 전압은 소정 시간 동안 높은 값을 갖고, 따라서 이 기간 동안 전력 소비량을 현저히 한다. 이것은 디바이스의 효율을 제한한다.
제1도에서 도시한 것보다 더 효율적인 스위칭 디바이스를 제공하기 위하여, 제3도의 회로가 이제 기술된다. 저항 R로 표시된 부하, 정류기 Dl, 캐패시턴스 C, 인덕턴스 L을 구비한 제1도에서와 같은 유도성 회로는 횡형 절연 게이트 트랜지스터 Qig에 의해 제어된다. 또한, 횡형 이중 확산 MOS 트랜지스터 QMOS는 트랜지스터 Qig의 전도 경로와 병렬로 접속된다. 이러한 점에 있어서, 트랜지스터 Qig의 애노드 영역은 트랜지스터 QMOS의 드레인 영역에 접속된다. 트랜지스터 Qig의 캐소드 영역은 트랜지스터 QMOS의 소스 영역 또한 접속되는 접지와 접속된다.
또한 제3도의 회로에는 병렬로 접속된 저항 R1과 전류원 I가 접속되어 기준 신호원을 형성한다. 전류원 I의 출력단은 비교기 COM의 한 입력단에 접속된다. 비교기 COM의 다른 입력단은 저항 R2 및 여기에 직렬 접속된 감지 트랜지스터 Qs의 소스 사이에 있는 탭에 접속된다. 상기 감지 트랜지스터 Qs의 게이트는 트랜지스터 Qig의 게이트와 접속되며 그것의 드레인은 트랜지스터 Qig의 애노드와 접속된다. 상기 트랜지스터 Qig 및 Qs의 게이트는 또한 신호원 수단 SS에 접속된다.
비교기 COM의 인에이블 입력단은 트랜지스터 Qig의 게이트에 접속된다. 상기 비교기 COM의 출력단은 OR 게이트 OR의 한 입력단에 접속된다. 상기 OR 게이트의 다른 입력단은 트랜지스터 Qig의 게이트에 접속된다. OR 게이트 OR의 출력단은 버퍼 B의 입력단에 접속되고 이것의 출력단은 LDMOS 트랜지스터 QMOS의 게이트에 접속된다.
상기 게이트 전압 VG가 신호원 수단 SS에 의해 횡형 트랜지스터 Qig의 게이트에 공급되는 한, 비교기 COM는 부동작 상태로 된다. 게이트 전압 VG가 제거될 때 비교기 COM은 동작 가능 상태로 된다. 상기 비교기는 기준 신호원으로부터의 전류와 트랜지스터 Qs를 흐르는 전류를 비교하도록 기능한다. 후에 기술되는 바와 같이, 도 3에 도시된 회로의 구조 때문에, 트랜지스터 Qs를 통하는 전류는 트랜지스터 Qig를 흐르는 전류를 나타낸다. 트랜지스터 Qs를 흐르는 전류가 전류원 I에 의해 공급된 기준 전류보다 더 크게 되는 한, OR 게이트 OR는 게이트 전압 VG또는 비교기 COM으로부터 입력을 갖기 때문에 출력을 생성한다. 따라서 버퍼 B는 게이트 전압 VGl을 트랜지스터 QMOS의 게이트에 제공하여 온상태를 유지한다.
게이트 전압 VG가 트랜지스터 Qig로부터 제거되면, 이 기간 동안 트랜지스터 QMOS가 온상태로 되기 때문에 제1도의 회로에서와 같이 트랜지스터 양단 전압 VQig가 상승할 수 없다. 이런 상태는 감지 트랜지스터 Qs로부터의 신호가 전류원 I로부터의 기준 신호보다 크게 되는 한 계속된다. 이것은 제4도에 도시되어 있으며, 여기서 VQig는 게이트 전압 VG의 제거시 낮은 상태로 남아 있는 것을 도시하며, 제2도에 도시한 바와 같이 제1도 회로의 경우처럼 상승하지 않는다. 이와 동시에 트랜지스터 QMOS를 흐르는 전류 IQMOS가 증가되지만, 제4도에 도시된 바와 같이 전력 손실은 전압 VQig가 낮게 남아 있기 때문에 현저하지 않다.
트랜지스터 Qs를 흐르는 전류가 입력 전류원 I에 의해 설정된 기준치로 떨어질 때 비교기 COM으로의 쌍방의 입력은 상호 같게 되고 이 비교기는 출력을 생성하지 않게 된다. 따라서 OR 게이트 OR로의 쌍방의 입력은 0이 되며 출력을 생성하지 않게 된다. 트랜지스터 QMOS에 대한 게이트 전압 VGl은 0이 되고 트랜지스터는 차단된다. 제4도에서 고찰될 수 있는 바와 같이, 이런 상태가 되면 트랜지스터 Qig양단의 전압 VQig는 최대치가 되지만, 이 때까지는 트랜지스터 Qs 및 트랜지스터 Qig를 흐르는 전류가 흐르지 않거나 약간 흐른다. 또한, 트랜지스터 QMOS를 흐르는 전류는 급속히 0으로 떨어진다. 제3도의 회로에서는, 제1도의 회로에서보다 턴오프 동안에 전력 손실이 상당히 적게 발생한다. 더구나, 횡형 DMOS 트랜지스터 QMOS에서의 전력 손실이 작기 때문에, 이 전력 손실은 본 발명의 횡형 DMOS 트랜지스터 및 조합된 횡형 절연 게이트 트랜지스터와 같은 용량의 DMOS 트랜지스터와 비교할 때 상대적으로 작다.
제3도에 도시한 회로는 인덕턴스 L을 제외하고 모놀리식 집적 회로에 배열될 수 있다는 것이 고려된다. 제5도는 그와 같은 모놀리식 집적 회로에서 형성되는 트랜지스터 Qig 및 QMOS에 대한 대표적인 구조를 도시한다.
제5도에는 제1전도형과 반대인 제2전도형, 대표적으로 n형의 에피텍셜 표면층(12)을 도시하고 있다. 제1전도형, 대표적으로 P형의 반도체 기판(10)과 함께, 에피텍셜층은 기판(10)의 상부 표면 위에 제공되고 주표면(17)의 일부를 구성한다. 제1전도형의 주표면 인접 제1채널 영역(16)이 에피텍셜층에 제공되어 p-n 접합을 형성한다. 제2전도형의 주표면 인접 소스 영역(18)이 제1채널 영역(16)에 제공된다. 제2전도형의 주표면 인접 드레인 영역 역시 제1채널 영역(16)으로부터 떨어진 위치에서 에피텍셜층에 제공된다. 제1채널 영역(16)은 횡형 DMOS 트랜지스터의 채널을 형성하는 디바이스의 드레인 영역 및 소스 영역 사이에 위치한 표면 인접 부분(22)을 갖는다. 절연층(24)이 에피텍셜 표면층(12)상에 제공되어 적어도 트랜지스터의 드레인 영역과 소스 영역 사이에 위치한 제1채널 영역(16)의 부분을 피복한다. 게이트 전극(26)은 채널(22) 위의 절연층에 제공된다. 소스 전극(28) 및 드레인 전극(30)은, 트랜지스터의 소스 영역 및 드레인 영역에 대해 각각 전기적 접속을 제공한다.
매몰층(34)은 소스와 드레인 영역(18, 20) 사이의 에피텍셜층(12)의 일부와 제1채널 영역(16) 아래로 연장된다. 매몰층(34)은 게이트 전극(26) 아래의 전체 영역에 걸쳐 연장되며, 그후 곧이어 정지한다. 제1채널 영역(16) 및 매몰층(34)은 기판(10) 아래로 연장되어 분리시킨다. 상술한 것이 모놀리식 집적회로에 형성된 전부라면, 미합중국 특허출원 제4,300,150호에 기술되어 있는 것과 유사한 널리 공지된 DMOS 트랜지스터를 얻을 수 있을 것이다.
그러나, 본 발명에 따르면, 제1전도형의 추가 표면 인접 제2채널 영역(35)이 에피텍셜층(12)에 제공된다. 제2전도형의 다른 표면 인접 캐소드 영역(36)이 제2채널 영역(35)에 제공된다. 이것은 후에 기술될 횡형 절연 게이트 트랜지스터의 캐소드 영역을 형성한다. 제1전도형의 표면 인접 애노드 영역(38)은 제2채널 영역(35)으로부터 떨어진 위치에서 에피텍셜층에 제공된다. 제2채널 영역(35)은 애노드 영역(38)과 캐소드 영역(36) 사이에 위치한 표면 인접 부분(39)을 갖고, 이 표면 인접 부분은 횡형 절연 게이트 트랜지스터를 위한 채널을 형성한다. 절연층(40)은 에피텍셜층(12)의 표면상에 제공되어 적어도 이런 횡형 절연 게이트 트랜지스터의 애노드 및 캐소드 영역(36, 38) 사이에 위치된 제2채널 영역(35)의 부분을 피복한다.
당업자에 의해 이해되는 바와 같이, 게이트 전극(42)은 제2채널(35) 위의 절연층(40) 상에 제공된다. 횡형 절연 게이트 트랜지스터의 애노드(38)는 공통 전극(30)에 의해 횡형 DMOS 트랜지스터의 드레인 영역(20)에 접속되며, 공통 전극(30)은 이 쌍방에 전기적 접속을 제공한다. 캐소드 전극(44)은 캐소드 영역(36) 및 제2채널 영역(35)을 모두 접촉시켜 그들 간에 통상의 캐소드 단락을 제공한다. P형의 매몰 영역(45)이 캐소드와 애노드 영역 사이 및 채널 영역(35) 밑에 제공된다. 도시된 바와 같이 매몰층(45)은 대표적으로 게이트 전극 밑의 전체 영역에 걸쳐 연장되며 그후 곧이어 정지한다. 이 매몰층은 횡형 절연 게이트 트랜지스터에 대해 영역을 형성하게 한다. 제2채널 영역(35) 및 매몰층(45)은 기판(10)의 하측으로 연장되어 분리시킨다.
당업자가 이해하는 바와 같이, 제5도에서 도시된 디바이스는 널리 공지된 기술에 의해 제조될 수 있고 특정 응용 분야에서 원하는 동작 특성에 따라 물리적으로 변화될 것이다. 이러한 이유로 재료나 물리적 특성에 대한 설명은 상세한 설명에 포함되어 있지 않다. 앞서 상술한 바와 같이, 전술한 횡형 DMOS 트랜지스터 및 횡형 절연 게이트 트랜지스터가 일부를 형성할 수 있는 모놀리식 집적 회로는 전류원 I, 버퍼 B, OR 회로 OR, 다이오드 Dl, 비교기 COM, 캐패시터 C, 저항 R, R1 및 R2를 포함하여 제3도에 도시된 구성 요소들을 포함할 수 있다. 이 모든것들은 또한 표준 기술에 의해 형성될 수 있다.
제6 및 7도는 트랜지스터 Qs가 모놀리식 집적 회로에서 형성되는 방법을 도시한다. 회로의 소부분은 이 목적을 위한 것이다. 소부분에서의 제2채널 영역(48) 및 이것의 표면 인접 부분(49)은 n형 에피텍셜 영역(12)에 의해 구조의 나머지 부분에서의 제2채널 영역(35) 및 이것의 표면 인접 부분(39)으로부터 분리된다. 에피텍셜 영역(12)은 또한 이 소부분에서 p형 영역(45, 10)으로부터 제2채널 영역(48)을 분리시킨다. 그러나 게이트 전극(42)은 채널 영역(48)과 (35)에 대해 공통이다(제5 및 6도 참조). 또한 상기 소부분에서 캐소드 영역(52)은 트랜지스터 Qig에서의 캐소드 영역(36)으로부터 분리되며 채널 영역(48)에 의해 분리된다. 또한 접촉부(54)(제6도)가 이 부분에서 캐소드 영역(52)을 위해 제공된다. 접촉부(54)는 트랜지스터 Qs를 포함하지 않는 트랜지스터 Qig의 부분에서 캐소드 영역(36)을 접촉시키는 접촉부(44)(제5도)로부터 분리된다는 것이 이해될 수 있다. 이런 방식으로 저항 R2는 제3도에 도시한 바와 같이 트랜지스터 Qs의 캐소드 접촉부(54)와 트랜지스터 Qig의 캐소드 접촉부(44) 사이에 접속될 수 있다. 트랜지스터 Qs가 트랜지스터 Qig와 같은 구조의 일부이기 때문에, 트랜지스터 Qs는 트랜지스터 Qig를 흐르는 전류를 나타내는 전류를 전도하는 것으로 이해할 수 있다.
본 발명은 상술한 실시예에 대한 다양한 변형예가 당업자에게 가능하고 본 명세서에 기술된 회로 장치는 설명을 위한 것이며 여기에 국한되지 않는다는 것이 명백하다.

Claims (4)

  1. 주표면(17)을 갖는 반도체 디바이스에 있어서, 제1전도형으로된 반도체 기판(10)과, 상기 주표면의 일부를 형성하는 상기 기판 상에 형성되고 제1전도형과 반대인 제2전도형으로된 에피텍셜층(12)과, 상기 제2전도형으로된 주표면 인접 소스 영역(18)과, 상기 제2전도형으로된 주표면 인접 드레인 영역(20)과, 상기 제1전도형으로 되어 있으며 상기 소스 영역 및 상기 드레인 영역 사이에 위치하여 상기 소스 영역 및 상기 드레인 영역과 함께 횡형 이중 확산 MOS 트랜지스터를 형성하는 주표면 인저 제1채널 영역(16)과, 상기 제2전도형으로된 주표면 인접 캐소드 영역(36)과, 상기 제1전도형으로된 주표면 인접 애노드 영역(38)과, 상기 애노드 및 상기 캐소드 영역간에 위치하고 상기 제1전도형으로된 주표면 인접 제2채널 영역(35)을 포함하며, 상기 애노드 영역, 상기 캐소드 영역, 및 상기 제2채널 영역은 횡형 절연 게이트 트랜지스터를 형성하고, 상기 드레인 영역 및 애노드 영역은 서로 전기적으로 접촉하고 있고, 상기 소스 영역은 상기 제1채널 영역에서 형성되고, 상기 드레인 영역은 상기 에피텍셜층에서, 상기 캐소드 영역은 상기 제2채널 영역에서, 상기 애노드 영역은 상기 에피텍셜층에서 형성되는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 제2채널 영역은 상기 디바이스의 소부분을 제외하고 분리시킬 목적으로 상기 기판 하측 방향으로 연장되고 상기 에피텍셜 영역에 의해 상기 기판에서 보조 채널 영역(48)이 분리되고, 상기 소부분의 상기 보조 채널 영역은 상기 소부분의 캐소드 영역(52)을 상기 디바이스 나머지 부분의 상기 캐소드 영역(36)으로부터 분리하고, 상기 소부분의 상기 보조 채널 영역은 상기 에피텍셜 영역에 의해 상기 디바이스의 나머지 부분의 상기 제2채널 영역(35)으로부터 분리되는 것을 특징으로 하는 반도체 디바이스.
  3. 제2항에 있어서, 상기 애노드 영역 및 상기 드레인 영역은 상기 에피텍셜층에서 서로 인접하는 것을 특징으로 하는 반도체 디바이스.
  4. 제3항에 있어서, 상기 소부분의 상기 애노드 영역은 상기 디바이스 나머지 부분에서의 애노드 영역과 동일한 것을 특징으로 하는 반도체 디바이스.
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