KR890007436A - Ldmos와 ligt를 구비한 반도체 스위치 및 그 장치 - Google Patents

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Abstract

내용 없음

Description

LDMOS와 LIGT를 구비한 반도체 스위치 및 그 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 가로 절연된 게이트 트랜지스터를 갖는 유도성 회로도.
제2도는 결과 전류 및 제1도의 회로에 공급되는 어떤 전압의 그래프도.
제2도는 가로 이중 확산된 MOS 트랜지스터와 병렬로된 가로 절연 게이트 트랜지스터를 갖는 유동성 회로도.
제4도는 임의의 결과 전류 및 제3도의 회로에 공급되는 임의의 전암 그래프도.
제5도는 상기 발명에 따른 반도체 구조의 부분 단면의 개략도.
제6도는 구조의 변화를 갖는 제5도의 구조의 부분 단면의 개략도.
제7도는 제5도 및 제6도에 도시된 구조의 부분적 설계도.

Claims (12)

  1. 제2게이트, 캐소오드 영역 및 애노드 영역을 갖고 전도 상태와 비전도 상태 사이에서 전달 가능한 기로 절연 게이트 트랜지스터(LIGT)를 구비하는 반도체 스위치에 있어서, 상기 스위치는 제1게이트 소스 영역 및 드레인 영역을 갖고 전도 상태 및 비전도 상태 사이에 전달 가능한 가로 이중 확산된 MOS 트랜지스터를 구비하며, 상기 소스 영역 및 캐소오드 영역을 상호 접속되고, 전류 전도 상태 및 비전도 상태 사이의 전송을 위해 상기 기로절연 게이트 트랜지스터로 인해 신호 전송이 가능하게 하며 상기 제2게이트 접속된 신호 수단과, 전류 전도 상태 및 비전도 상태 사이의 전송을 위해 상기 이중 확산된 MOS 트랜지스터로 인해 신호전송을 가능하게 하며 상기 제1게이트 접속된 지연 수단과, 상기 가로 절연된 게이트 트랜지스터를 통한 전류의 기준 신호 표시 발생용 수단을 구비하며, 상기 지연 수단은 비전도 상태를 위한 전도 상태로부터 상기 이중 확산된 MOS 트랜지스터 전송용 신호 발생을 위해 상기 가ㅗ 절연된 게이트 트랜지스터를 통해 전류 신호 표시를 위한 것과 비전도 상태 전송을 위해 사기 가로 절연된 게이트 트랜지스터로 인한 수단에 대해 상기 신호 수단으로부터 니온 신호에 응답하는 것을 특징으로 하는 반도체 스우치.
  2. 제1항에 있어서, 상기 이중 확산된 MOS 트랜지스터 및 상기 가로 절연된 게이트 트랜지스터는 2개의 적절한 모놀리드식 집적 회로의 일부인 것을 특징으로 하는 반도체 스위치.
  3. 제1항에 있어서, 상기 가로 이중 확산된 MOS 트랜지스터는 제1전도율 형태의 반도체 기질과, 상기 기질 위의 상기 제1전도성 형태에 대응한 제2전도성 형태의 에피택셜층과, 상기 MOS 트랜지스터의 주 표면 부분과, p-n접합 형성과 상기 에피택셜층내에 상기 제1전도율 형태의 제1채널 영역에 인접한 주 표면과, 상기 제1채널 영역내의 제2전도성 형태의 영역에 인접한 주 표면의 상기 소스영역과, 상기 채널 영역에서 떨어진 공간 및 상기 에피택셜층에서 제2전도성 형태의 영역에 인접한 주 표면의 상기 드레인 영역과, 상기 드레인 영역 및 최소한 상기 소스 영역 사이에 위치한 제1채널 영역에 덮히고 상기 주 표면 위의 절연층과,상기 주 표면으로부터 전기적으로 절연된 상기 제1채널의 부분 위의 절연층위에 제1게이트 전극을 갖는 제1게이트와, 상기 소스 및 드레인 영역에 연결된 소스 및 드레인 전극을 구비하는 것을 특징으로 하는 반도체 스위치.
  4. 제3항에 있어서, 상기 가로 절연된 게이트 트랜지스터는 상기 드레인 영역으로부터의 공간과 p-n 접합으로 형성된 상기 에피택셜층에서 상기 제1전도성 형태의 제2채널 영역에 인접한 주 표면과, 상기 제2채널 영역내에서 상기 제2전도성 형태의 영역에 인접한 주 표면을 갖는 상기 캐소오드 영역과, 상기 캐소오드 영역과 상기 에노드 영역 사이에 위치한 제2채널 영역에 최소의 부분을 덮는 것과 상기 표면 위의 절연층과, 상기 제2채널 영역으로부터 떨어진 공간과 상기 에피택셜층에서 제1전도성 형태의 영역에 인접한 주표면을 갖는 에노드 영역과 상기 주 표면으로부터 전기적으로 절연된 상기 제2채널의 부분위의 절연층 위로 제2게이트 전극을 갖는 제2게이트와, 상기 에노드 및 캐소오드 영역에 접속된 에노드 및 캐소오드 전극을 구비하는 것을 특징으로 하는 반도체 스위치.
  5. 제1항에 있어서, 상기 지연 수단은 상기 가로 절연된 게이트 트랜지스터를 통한 전류의 신호 표시 발생을 위한 감지수단과, 기준 신호 발생을 위한 기준 신호원 및 상기 가로 절연된 게이트 트랜지스터를 통한 전류의 신호 표시를 갖고 상기 기준 신호를 비교하기 위하 비교기를 구비하는 것을 특징으로 하는 반도체 스위치.
  6. 제2항에 있어서, 상기 지연 수단은 상기 가로 절연된 게이트 트랜지스터를통한 전류의 신호 표시 발생을 위한 감지 수단과, 기준 신호 발생용 기준 신호원 및 상기 가로 절연된 트랜지스터를 통한 전류의 신호 표시를 갖고 상기 기준 신호를 비교하기 위한 비교기를 구비하는 것을 특징으로 하는 반도체 스위치.
  7. 제4항에 있어서, 상기 지연 수단은 상기 가로 절연된 게이트 트랜지스터를 통한 전류의 신호 표시 발생을 위한 감지수단과, 기준 신호 발생용 기준 신호원 및 상기 가로 절연된 게이트 트랜지스터를 통한 전류의 신호 표시를 갖고 상기 기준 신호를 비교하기 위한 비교기를 구비하는 것을 특징으로 하는 반도체 스위치.
  8. 주 표면을 갖는 반도체 장치는 제1전도성 형태의 반도체기질과, 상기 주 표면 부분에 형성된 상기 기질 위의 제1전도성 형태의 대응하는 제2전도성 형태의 에피택셜층과, 제2전도성 형태의 소스 영역에 인접한 주 표면과, 상기 제2전도성 형태의 드레인 영역에 인접한 주 표면과, 가로 이중 확산된 MOS 트랜지스터로 형성되는 상기 소스 영역 및 상기 드레인 영여과 함께 상기 드레인 영역 및 소스 영역 사이에 위치한 제1전도성 형태의 제1채널 영역에 인접한 주 표면과, 제2전도성 형태의 캐소오드 영역에 인접한 주표면과, 상기 제1전도성 형태의 에노드 영역에 인접한 주 표면과, 상기 캐소오드 영역에 및 에노드 영역 사이에 위치된 제1전도성 형태의 제2채널 영역에 인접한 주 표면과, 가로 절연된 게이트 트랜지스터로 형성된 에노드 및 캐소오드 영역을 구비하는 것을 특징으로 하는 반도체 스위치.
  9. 제8항에 있어서, 상기 소스 영역은 상기 제1채널 영역에 있고 상기 드레인 영역은 상기 에피택셜층에 있는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 캐소오드 영역은 제2채널 영역에 있고 상기 에노드 영역은 에피택셜층에 있는 것을 특징으로 하는 반도체 장치.
  11. 주 표면을 갖는 반도체 장치는 제1전도성 형태의 반도체 기질과, 상기 주 표면 부분에 형성된 기질 위의 제1전도성 형태에 대응한 제2전도성 형태의 에피택셜층과, 상기 제2전도성 형태의 소스 영역에 인접한 주 표면과, 상기 제2전도성 형태의 드레인 영역에 인접한 주 표면과, 가로 이중 확산된 MOS 트랜지스터 형태인 상기 소스 영역 및 드레인 영역과 함께 상기 소스 영역 및 드레인 영역 사이에 위치된 상기 제1전도성 형태의 제1채널 영역에 인접한 주 표면과, 상기 제2전도성 형태의 캐소오드 영역에 인접한 주 표면과 상기 제1전도성 형태의 에노드 영역에 인접한 주 표면과 상기 에노드 영역 및 캐소오드 영역 사이에 위치된 제1 전도성 형태의 제2채널 영역에 인접한 주 표면과 상기 에노드 및 캐소오드 영여과 제2채널 영역에 의해 형성된 가로 절연된 게이트 트랜지스터와 상기 제1채널 영역을 갖는 소스 영역 그리고 상기 에피택셜층을 갖는 드레인 영역을 구비하며, 상기 제2채널 영역을 갖는 캐소오드 영역 그리고 상기 에피택셜층을 갖는 에노드 영역과 여기서 상기 장치의 작은 부분에서 절연 목적을 제외하고 상기 기질 밑에 길게 늘어져 있고 상기 에피택셜 영역은 상기 기질로부터 상기 제2채널 영역에 절연되어 있는 것과 상기 작은 부분내의의 제2채널 영역은 상기 장치의 나머지에서 상기 캐소오드 영역으로부터 작은 부분내에서 상기 캐소오드 영역에 절연되며, 상기 작은 부분에서 상기 채널 영역은 에피택셜 영역에 의해 상기 장치의 나머지에서 상기 채널 영역으로부터 분리되는 것을 특징으로하는 반도체 장치.
  12. 주 표면을 갖는 반도체 장치는 제1의 전도성 형태의 반도체 기질과, 상기 주표면의 부분으로 형성된 상기 기질 위의 제1의 전도성 형태의 대응하는 제2전도성 형태의 에피택셜층과, 상기 제2전도성 형태의 캐소오드 영역에 인접한 주 표면과, 제1전도성 형태의 에노드 영역에 인접한 주 표면과, 상기 캐소오드 영역 및 에노드 영역 사이에 위치된 제1전도성 형태의 채널 영역에 인접한 주 표면과, 가로 절연된 게이트 트랜지스터로 형성된 상기 캐소오드 및 에노드 영역과, 상기 채널 영역을 갖는 상기 캐소오드 영역 및 상기 에피택셜층을 갖는 상기 에노드 영역과 여기서 상기 장치의 작은 부분에서 절연 목적을 제외한 상기 기질 밑으로 늘어진 상기 채널 영역과 상기 기질로부터 상기 채널 영역에 절연된 에피택셜층과, 상기 장치의 나머지에 상기 캐소오드 영역으로부터 상기 작은 부분내에 상기 캐소오드 영역에 절연된 상기 닥은 부분내의 상기 채널 영역과, 상기 에피택셜 영역에 의한 상기 장치의 나머지에서 상기 채널 영역으로부터 분리된 작은 부분내의 상기 채널 영역을 구비하는 것을 특징으로 하는 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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