KR960026941A - 반도체장치 - Google Patents

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Abstract

본 발명은 SOI·MOSFET의 기판부유효과를 방지하여 신뢰성이 높은 감지증폭기등을 실현할 수 있으면서 고밀도화, 디자인 치수의 완화, 저노이즈를 실현하는 반도체장치를 제공한다.
전연막상의 p형 반도체층을 기판으로 이용하고, 상기 가판에 설치된 복수의 SOI·MOSFET로 이루어진 플립플롭 구성의 감지증폭기(SA1,SA2)를 갖춘 반도체장치에 있어서, 감지증폭기(SA1,SA2)를 구성하는 각 nMOSFER의 소스이 일부에 기판과 동일한 p형 확산층영역(5)을 설치하고, 이 p형 확산층영역(5)에 의해 상기 nMOSFER의 기판 끼리 접속하여 이루어진 것을 특징으로 한다.

Description

반도체장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 제1실시예에 따른 SOI·MOSFET를 이용한 감지증폭기의 회로구성도, 제2도는 제1실시예에 있어서 감지증폭기의 레이아웃패턴을 나타낸 평면도, 제3도는 제1실시예에 있어서 SOI·MOSFET으 소자구조를 나타낸 단면도.

Claims (41)

  1. 절연막상의 반도체층을 기판으로서 이용하고, 상기 기판에 설치된 복수의 MOS트랜지스터로 이루어진 플립플롭 또는 전류미러 구성의 감지증폭기등, 게이트에 인가되는 전위의 대소를 MOS트랜지스터의 콘덕턴스의 차로서 검지하는 검지회로를 갖춘 반도체장치에 있어서, 상기 검지회로를 구성하는 쌍으로 되는 MOS트랜지스터의 소스 또는 드레인의 일부에 기판과 동일한 도전형의 확산층영역을 설치하고, 이 확산층영역에 의해 상기 MOS트랜지스터의 기판끼리를 접속하여 이루어진 것을 특징으로 하는 반도체장치.
  2. 절연막상의 p형 반도체층을 기판으로서 이용하고, 상기 기판에 설치된 복수의 n형 MOS트랜지스터로 이루어진 플립플롭 또는 전류미러 구성의 감지층폭기등, 게이트에 인가되는 전위의 대소를 MOS트랜지스터의 콘덕턴스의 차로서 검지하는 검지회로를 갖춘 반도체장치에 있어서, 상기 검지회로를 구성하는 쌍으로 되는 n형 MOS트랜지스터의 소스 또는 드레인의 일부에 기판과 동일한 p형 확산층역역을 설치하고, 이 확산층영역에 의해 상기 MOS트랜지스터의 기판끼리를 접속하여 이루어진 것을 특징으로 하는 반도체장치.
  3. 절연막상의 반도체층을 기판으로서 이용하고, 상기 기판에 설치된 복수의 MOS트랜지스터로 이루어진 플립플롭 또는 전류미러 구성의 감지증폭기등, 게이트에 인가되는 전위의 대소를 MOS트랜지스터의 콘덕턴스의 차로서 검지하는 검지회로를 갖춘 반도체장치에 있어서, 상기 검지회로를 구성하는 쌍으로 되는 MOS트랜지스터의 소스 또는 드레인의 일부에 기판과 동일한 도전형의 확산층영역을 설치하고, 이 확산영역에 의해 상기 MOS트랜지스터의 기판끼리 접속하여 이루어지고, 상기 MOS트랜지스터의 소스 또는 드레인의 확산층의 하부가 상기 절연막에 접하여 이루어진 것을 특징으로 하는 반도체 장치.
  4. 절연막상의 p형 반도체층을 기판으로 이용하고, 상기 기판에 성치된 복수의 n형 MOS트랜지스터로 이루어진 플립플롭 또는 전류미러 구성의 감지증폭기등, 게이트에 인가되는 전위의 대소를 MOS트랜지스터의 콘덕턴스의 차로서 검지하는 검지회로를 갖춘 반도체장치에 있어서, 상기 검지회로를 구성하는 쌍으로 되는 n형 MOS트랜지스터의 소스 또는 드레인의 일부에 기판과 동일한 p형 확산층영역을 설치하고, 이 확산층영역에 의해 상기 MOS트랜지스터의 기판끼리 접속하여 이루어지고, 상기 MOS트랜지스터의 소스 또는 드레인의 확산층의 하부가 상기 절연막에 접하여 이루어진 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 MOS트랜지스터의 소스 또는 드레인의 적어도 한쪽의 적어도 일부에 채널 부분보다 밴드캡 폭이 좁은 반도체를 이용한 것을 특징으로 하는 반도체장치.
  6. 제1항에 있어서, 상기 기판을 접속하기 위한 공통의 확산층영역에 콘택트를 설치하고, 전원선 또는 신호선과 접속하는 것을 특징으로 하는 반도체장치.
  7. 제1항에 있어서, 기판콘택트를 소스콘택트와 공유하는 것을 특징으로 하는 반도체장치.
  8. 제1항에 있어서, 상기 검지회로로서의 감지증폭기는 복수개의 비트선마다 설치되어 있고, 기판 접속을 위한 확산층영역을 비트선과 직교하는 워드선 방향의 감지증폭기에서 공유하는 것을 특징으로 하는 반도체장치.
  9. 제1항에 있어서, 상기 검지회로로서의 감지증폭기는 복수개의 비트선마다 설치되어 있고, 이들 감지증폭기를 비트선 방향으로 교대로 어긋나게 하는 것을 특징으로 하는 반도체장치.
  10. 제1항에 있어서, 상기 검지회로로서의 감지증폭기는 복수개의 비트선마다 설치되어 있고, 통과비트선을 설치해서 비트선 4개에 대해 감지증폭기 1개를 배치하는 레이아웃으로 된 것을 특징으로 하는 반도체장치.
  11. 제1항에 있어서, 상기 MOS트랜지스터의 게이트를 종으로 배치한 것을 특징으로 하는 반도체장치.
  12. 제1항에 있어서, 상기 기판을 접속하기 위한 확산층영역을 상기 MOS트랜지스터의 게이트의 양단의 2장소에 설치한 것을 특징으로 하는 반도체장치.
  13. 제1항에 있어서, 상기 검지회로로서의 감지증폭기는 복수개의 비트선마다 설치되어 있고, 상기 비트선을 크로스한 것을 특징으로 하는 반도체장치.
  14. 제2항에 있어서, 상기 MOS트랜지스터의 소스 또는 드레인의 적어도 한쪽의 일부에 채널 부분보다 밴드캡 폭이 좁은 반도체를 이용한 것을 특징으로 하는 반도체장치.
  15. 제2항에 있어서, 상기 기판을 접속하기 위한 공통의 확산층영역에 콘택트를 설치하고, 전원선 또는 신호선과 접속하는 것을 특징으로 하는 반도체장치.
  16. 제2항에 있어서, 기판콘택트를 소스콘택트와 공유하는 것을 특징으로 하는 반도체장치.
  17. 제2항에 있어서, 상기 검지회로로서의 감지증폭기는 복수개의 비트선마다 설치되어 있고, 기판 접속을 위한 확산층영역을 비트선가 직교하는 워드선 방향의 감지증폭기에서 공유하는 것을 특징으로 하는 반도체장치.
  18. 제2항에 있어서, 상기 검지회로로서의 감지증폭기는 복수개의 비트선마다 설치되어 있고, 이들 감지증폭기를 비트선 방향으로 교대로 어긋나게 하는 것을 특징으로 하는 반도체장치.
  19. 제2항에 있어서, 상기 검지회로로서의 감지증폭기는 복수개의 비트선마다 설치되어 있고, 통과비트선을 설치해서 비트선 4개의 대해 감지증폭기 1개를 배치하는 레이아웃으로 된 것을 특징으로 하는 반도체장치.
  20. 제2항에 있어서, 상기 MOS트랜지스터의 게이트를 종으로 배치한 것을 특징으로 하는 반도체장치.
  21. 제2항에 있어서, 상기 기판을 접속하기 위한 확산층영역을 상기 MOS트랜지스터의 게이트의 양단이 2장소에 설치한 것을 특징으로 하는 반도체장치.
  22. 제2항에 있어서, 상기 검지회로로서의 감지증폭기는 복수개의 비트선마다 설치되어 있고, 상기 비트선을 크로스한 것을 특징으로 하는 반도체장치.
  23. 절연막상의 반도체층을 기판으로서 이용하고, 이 기판에 설치되는 게이트전극이 접속된 복수의 MOS트랜지스터를 갖추며, 이들 MOS트랜지스터의 전류가 채널 길이를 L, 채널폭을 W로 할 때, W/L당 동일한 것을 이용하는 회로에 있어서, 상기 복수의 MOS트랜지스터의 소스 또는 드레인의 일부에 기판과 동일한 도전형의 확산층영역을 설치하고, 이 영역을 이용해서 상기 복수의 MOS트랜지스터의 기판을 서로 접속하는 것을 특징으로 하는 반도체장치.
  24. 절연막상에 반도체층을 기판으로서 이용하고, 이 기판에 설치되는 게이트전극이 접속된 복수의 MOS트랜지스터를 갖추며, 이들 MOS트랜지스터의 전류의 채널 길이를 L, 채널폭을 W로 할 때, W/L당 동일한 것을 이용하는 회로에 있어서, 상기 MOS트랜지스터를 형성하는 소스 또는 드레인의 확산층의 하부가 상기 절연막에 접해서 이루어진 것을 특징으로 하는 반도체장치.
  25. 절연막상의 반도체층에 형성된 MOS트랜지스터로 이루어지는 승압회로를 갖춘 반도체장치에 있어서,상기 승압회로를 구성하는 MOS트랜지스터에 n형 타입을 이용하고, 상기 MOS트랜지스터의 게이트 길이를 상기 승압회로 이외의 회로를 구성하는 MOS트랜지스터의 최소 게이트 길이 보다 길게 하면서 상기 승압회로를 구성하는 MOS트랜지스터의 소스 및 드레인의 적어도 한쪽의 적어도 일부에 채널 부분 보다 밴드갭 폭이 좁은 반도체를 이용한 것을 특징으로 하는 반도체장치.
  26. 절연막상의 반도체층에 형성된 MOS트랜지스터로 이루어진 강압회로를 갖춘 반도체장치에 있어서, 상기 강압회로를 구성하는 MOS트랜지스터에 p형 타입을 이용하고, 상기 MOS트랜지스터의 게이트 길이를 상기 강압회로 이외의 회로를 구성하는 MOS트랜지스터의 최소 게이트 길이 보다 길게 하면서 상기 강압회로를 구성하는 MOS트랜지스터의 소스 및 드레인의 적어도 한쪽의 적어도 일부에 채널 부분 보다 밴드갭 폭이 좁은 반도체를 이용한 것을 특징으로 하는 반도체장치.
  27. 절연막상의 반도체층에 형성된 n형 MOS트랜지스터의 소스영역의 적어도 일부에 채널 부분 보다 밴드갭 폭이 좁은 반도체를 이용한 반도체장치에 있어서, 상기 MOS트랜지스터의 소스영역의 일부와 동시에 작성한 동일한 소재의 p형 확산층과 제1n형 확산층의 접합을 이용한 제1pn다이오드와, 상기 채널 부분과 동일한 밴드갭 폭의 p형 반도체와 상기 제1n형 반도체의 접합을 이용한 제2pn다이오드를 구비하여 이루어진 것을 특징으로 하는 반도체장치.
  28. 제1절연막상에 형성된 제1도전형의 반도체막에 일정 거리를 떨어지게 하여 이루어진 제2도전형의 소스 및 드레인영역 및 상기 소스 및 드레인에 끼워진 채널영역을 제2절연막을 매개로 전기적으로 제어하는 게이트 전극을 갖춘 SOIㆍMOSFET를 포함하는 반도체장치에 있어서, 상기 소스영역의 적어도 일부가 상기 MOSFET의 채널영역 보다도 밴드갭이 좁은 재료에 의해 구성되어 있는 것을 특징으로 하는 반도체장치.
  29. 제1절연막상에 형성된 제1도전형의 반도체막에 형성되고, 제2도전형의 불순물 확산층을 한쪽의 전극에 이용한 pn다이오드 또는 상기 pn다이오드를 일부에 포함하는 바이폴라형 트랜지스터를 갖춘 반도체장치에 있어서, 상기 pn다이오드에 있어서 제2도전형의 불순물 확산층이 상기 제1도전형의 반도체막 보다 밴드갭이 좁은 재료에 의해 구성되는 것을 특징으로 하는 반도체장치.
  30. 적어도 1개의 승압용 캐패시터와 상기 캐패시터의 제1전극과 출력을 접속하는 n형 SOIㆍMOSFET를 구비하는 반도체 장치에 있어서, 상기 SOIㆍMOSFET의 2개의 확산층중 상기 제1전극과 접속되는 확산층의 일부에 상기 SOIㆍMOSFET의 채널부분 보다 밴드캡 폭이 좁은 반도체가 이용되고 있는 것을 특징으로 하는 반도체장치.
  31. 반도체 집적회로상에 적어도 1쌍의 n형 SOIㆍMOSFET가 걸치되고, 이 1쌍의 n형 SOIㆍMOSFET의 각 게이트에 각각 전위1과 전위2가 공급되며, 상기 1쌍의 n형 SOIㆍMOSFET의 각각에 있어서 적어도 소스 부분의 확산층의 일부에 상기 SOIㆍMOSFET의 채널 부분 보다 밴드갭 폭이 좁은 반도체가 이용되는 것을 특징으로 하는 반도체장치.
  32. 제28항에 있어서, 밴드갭의 폭이 좁은 재료는 실리콘(Si)중으로 게르마늄(Ge) 또는 주석(Sn), 또는 그 양쪽을 도입하는 것에 의해 형성되는 것을 특징으로 하는 반도체장치.
  33. 제28항에 있어서, 밴드갭의 폭이 좁은 재료는 실리콘(Si)중으로 게르마늄(Ge) 또는 주석(Sn)의이온 주입과, 그 후의 열어닐에 의해 형성되어 있는 것을 특징으로 하는 반도체장치.
  34. 제29항에 있어서, 밴드갭의 폭이 좁은 재료는 실리콘(Si)중으로 게르마늄(Ge) 또는 주석(Sn), 또는 그 양쪽을 도입하는 것에 의해 형성되는 것을 특징으로 하는 반도체장치.
  35. 제29항에 있어서, 밴드갭의 폭이 좁은 재료는 실리콘(Si)중으로 게르마늄(Ge) 또는 주석(Sn)의 이온 주입과, 그 후의 열어닐에 의해 형성되어 있는 것을 특징으로 하는 반도체장치.
  36. 제30항에 있어서, 밴드갭의 폭이 좁은 재료는 실리콘(Si)중으로 게르마늄(Ge) 또는 주석(Sn), 또는 그 양쪽을 도입하는 것에 의해 형성되는 것을 특징으로 하는 반도체장치.
  37. 제30항에 있어서, 밴드갭의 폭이 좁은 재료는 실리콘(Si)중으로 게르마늄(Ge) 또는 주석(Sn)의이온 주입과, 그 후의 열어닐에 의해 형성되어 있는 것을 특징으로 하는 반도체장치.
  38. 제31항에 있어서, 밴드갭의 폭이 좁은 재료는 실리콘(Si)중으로 게르마늄(Ge) 또는 주석(Sn), 또는 그 양쪽을 도입하는 것에 의해 형성되는 것을 특징으로 하는 반도체장치.
  39. 제31항에 있어서, 밴드갭의 폭이 좁은 재료는 실리콘(Si)중으로 게르마늄(Ge) 또는 주석(Sn)의이온 주입과, 그 후의 열어닐에 의해 형성되어 있는 것을 특징으로 하는 반도체장치.
  40. 제28항에 있어서, 반도체 집적회로상에 적어도 1쌍의 n형 SOIㆍMOSFET가 설치되고, 이 1쌍의 n형 SOIㆍMOSFET의 각 게이트에 각각 전위1과 전위2가 공급되며, 상기 1쌍의 n형 SOIㆍMOSFET의 콘덕턴스의 차에 대해 전위1과 전위2의 대소를 판별하는 상기 1쌍의 SOIㆍMOSFET의 각 채널영역이 상기 채널영역과 동일한 도전형의 불순물 확산층에 의해 상호 접속되어 이루어진 것을 특징으로 하는 반도체장치.
  41. 제25항에 있어서, 상기 SOIㆍMOSFET의 소스영역의 일부와 동시에 작성한 동일재료의 p형 확산층과 제1n형 확산층과 접합을 이용한 pn다이오드와, 상기 채널 부분과 동일한 밴드갭 폭의 p형 반도체와 상기 1n형 반도체의 접합을 이용한 pn다이오드를 구비하여 이루어지고, 상기 2개의 pn접합 다이오드의 임계치차를 기준전위로서 이용하는 것을 특징으로 하는 반도체장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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