JP5087897B2

JP5087897B2 - 半導体装置

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Description

本発明は、一般に半導体装置に関し、詳しくは、カレントミラー回路を利用したセンス回路を含む半導体装置に関する。

半導体記憶装置内部の回路においては、外部電源から複数の異なる電位を生成している。そのような電位としては、例えばワード線のＨＩＧＨレベルやＬＯＷレベル、メモリセル配列部分のバックバイアスレベル、ビット線の短絡レベル等がある。これらの電位を所望のレベルに調整するためには、カレントミラー回路を含むセンス回路を用いて所定の基準電位と生成電位とを比較し、比較結果に応じて生成電位のレベルを調整する構成が一般に用いられる。

生成電位の精度を上げるためには、カレントミラー回路の一対のトランジスタ同士が同一のトランジスタ特性を有していることが必要である。しかし半導体技術の発展により素子のサイズがより微細になるにともないプロセスバラツキが大きくなり、一対のトランジスタを隣接して配置しても、トランジスタ間での特性のバラツキを抑えられなくなる。

図１は、従来のカレントミラー回路のレイアウトの一例を示す図である。図１のカレントミラー回路は、ゲート１０及び１１、拡散層１２Ａ及び１２Ｂ、拡散層１３Ａ及び１３Ｂ、コンタクト１４乃至１９、電源配線２０及び２１、及び信号配線２２乃至２４を含む。拡散層１２Ａ及び１２Ｂ並びに拡散層１３Ａ及び１３Ｂは、半導体基板に不純物を拡散させることにより形成されている。ゲート１０及び１１は半導体基板の上にゲート絶縁膜を介して設けられている。電源配線２０及び２１はメタル層に配置されており、対応するコンタクト１４及び１６を介して、拡散層１２Ａ及び１３Ａにそれぞれ接続されている。信号配線２２及び２３はメタル層に配置されており、対応するコンタクト１５及び１７を介して、拡散層１２Ｂ及び１３Ｂにそれぞれ接続されている。また信号配線２４はメタル層に配置されており、コンタクト１８及び１９を介してゲート１０及び１１に接続されている。

ゲート１０及び拡散層１２Ａ及び１２Ｂが第１のトランジスタを構成し、ゲート１１及び拡散層１３Ａ及び１３Ｂが第２のトランジスタを構成する。第１のトランジスタのゲートと第２のトランジスタのゲートとが信号配線２４に共通に接続され、第１のトランジスタのソースと第２のトランジスタのソースとが電源電圧に共通に接続される。これによりカレントミラー回路を形成し、第１のトランジスタと第２のトランジスタとには同一の量の電流が流れることになる。

図１に示すレイアウトでは、トランジスタ特性をなるべく揃えるように、ゲートの同じ側（この例では左側）に電源端子を配置して、同一の空間的配置を実現している。またなるべくトランジスタのゲート長を長くするなどの工夫がされる。即ち、ゲート長のばらつきによりトランジスタ特性がばらつくので、ゲート長を長くすることにより、ゲートの全体長に対するゲート長のばらつきを相対的に小さくして、トランジスタ特性のばらつきを低減することができる。

半導体装置においては、素子間の分離のために従来はＬＯＣＯＳ（local oxidation of silicon）が用いられていた。ＬＯＣＯＳ法では、シリコン基板に窒化膜などのマスクを形成し、熱酸化により素子分離用の酸化膜を成膜する。熱酸化時に起こる拡散のために、生成された酸化膜の側面が急峻にはならない。

そこでＬＯＣＯＳに代わって、最近ではＳＴＩ（shallow trench isolation）を素子分離のために用いるようになってきている。ＳＴＩでは、ドライエッチングによりシリコン基板に溝を形成し、形成された溝に素子分離用の酸化膜を埋め込む。ＳＴＩでは、酸化膜の側面が急峻であり、高密度に素子を配置することが可能になる。しかしＳＴＩでは、ドライエッチングによりシリコン基板を削るので、その際に生じた機械的ストレスがＳＴＩ界面（トレンチ側面）に生じてしまう。このストレスが、トランジスタのチャネル部分に影響を与え、チャネル中のキャリアの移動度が変化してしまう。しかもこのストレスはＳＴＩ界面の状態に敏感に影響されるので、場所に依存して大きくばらつくことになる。

このため例えば図１のカレントミラー回路のレイアウトにおいて、拡散層１２及び１３の周囲をＳＴＩによる酸化膜で埋めた場合、拡散層１２及び１３と酸化膜との境界近傍において、ゲート１０及び１１の下にあるチャネルが影響を受け、トランジスタの閾値電圧がばらついてしまう。これを避けるためには、拡散層の境界近傍にはトランジスタのゲートを設けないことが望ましい。しかしゲートのコンタクトは、拡散層の位置で形成することは困難であり、拡散層の外側に形成せざるを得ない。従って図１のような構成では、拡散層の境界部分にトランジスタのゲートが存在することになる。

図２は、リング形状のゲートを有するトランジスタを使用した従来のカレントミラー回路のレイアウトの一例を示す図である。

図２のカレントミラー回路は、リング形状ゲート３０及び３１、拡散層３２Ａ乃至３２Ｃ、コンタクト３３乃至３７、ゲート延長部３８及び３９、電源配線４０、及び信号配線４１及び４２を含む。拡散層３２Ａ乃至３２Ｃは、半導体基板に不純物を拡散させることにより形成されている。リング形状ゲート３０及び３１並びにゲート延長部３８及び３９は、半導体基板の上にゲート絶縁膜を介して設けられている。ゲート延長部３８及び３９は、それぞれリング形状ゲート３０及び３１に接続されており、リング形状ゲート３０及び３１を拡散層３２Ａ外部に設けるコンタクトの位置まで延長するためのものである。

電源配線４０はメタル層に配置されており、コンタクト３３を介して拡散層３２Ａに接続されている。信号配線４１はメタル層に配置されており、対応するコンタクト３６及び３７を介して、ゲート延長部３８及び３９にそれぞれ接続されている。

また信号配線４２はメタル層に配置されており、コンタクト３４を介して拡散層３２Ｂに接続されている。信号配線４３はメタル層に配置されており、コンタクト３５を介して拡散層３２Ｃに接続されている。

リング形状ゲート３０及び拡散層３２Ａ及び３２Ｂが第１のトランジスタを構成し、リング形状ゲート３１及び拡散層３２Ａ及び３２Ｃが第２のトランジスタを構成する。第１のトランジスタのゲートと第２のトランジスタのゲートとが信号配線４１に共通に接続され、第１のトランジスタのソースと第２のトランジスタのソースとは共通の拡散層３２Ａで構成され、電源配線４０の電源電圧に接続される。これによりカレントミラー回路を形成し、第１のトランジスタと第２のトランジスタとには同一の量の電流が流れることになる。なお信号配線４４は、第１及び第２のトランジスタのゲートと第１のトランジスタのドレインとを接続するものであり、図２のカレントミラー回路をセンス回路の一部として用いる場合に必要になる接続である。

図２に示すレイアウトでは、ゲート延長部３８及び３９はトランジスタのゲートとしては機能しない。何故なら例えばゲート延長部３８の左側の部分及び右側の部分は同一の拡散層３２Ａであり、電源配線４０を介して同一の電源電位に結合されているからである。即ちトランジスタのゲートとして機能するのは、リング形状ゲート３０及び３１のみである。従って、拡散層３２Ａの周囲を素子分離用のＳＴＩ構成とした場合であっても、ＳＴＩ界面（トレンチ側面）の部分にトランジスタゲートが位置することがなく、図１の構成と比較して第１のトランジスタと第２のトランジスタとの間でトランジスタ特性を揃えやすくなる。

しかしながら図２の構成であっても、トランジスタが依然としてストレスの影響を受けてしまうという問題がある。何故なら、ドライエッチングによりシリコン基板に溝を形成する際に生成したストレスは、結晶構造を通して、リング形状ゲート３０及び３１の位置にまで影響を及ぼすからである。このために、ストレスの分布及びＳＴＩ界面からの距離等に応じて、各トランジスタのトランジスタ特性がばらついてしまう。
特開平０８−２１３５６４号公報

以上を鑑みて本発明は、センス回路中のカレントミラー回路を構成するトランジスタ対が同一の特性を有するように構成可能な半導体装置を提供することを目的とする。

半導体装置は、半導体基板と、該半導体基板の表面の上に形成された第１のリング形状ゲートと、該半導体基板の該表面の上に形成された第２のリング形状ゲートと、該第１のリング形状ゲートの周囲及び該第２のリング形状ゲートの周囲において該半導体基板に形成された共通の第１の拡散層と、該第１のリング形状ゲートの内部において該半導体基板に形成された第２の拡散層と、該第２のリング形状ゲートの内部において該半導体基板に形成された第３の拡散層と、該第１のリング形状ゲートと該第２のリング形状ゲートとを電気的に同電位に接続する配線と、該第１の拡散層の周囲において該半導体基板に設けられたＳＴＩ領域を含み、該第１のリング形状ゲートに対応する第１のトランジスタと該第２のリング形状ゲートに対応する第２のトランジスタとで構成されたカレントミラー回路と、該第１のトランジスタのドレインにチャネルの一端が結合される第３のトランジスタと、該第２のトランジスタのドレインにチャネルの一端が結合される第４のトランジスタと、該第３のトランジスタの該チャネルの他端と該第４のトランジスタの該チャネルの他端とに共通に接続される第５のトランジスタを含み、該第１のリング形状ゲート及び該第２のリング形状ゲートと該ＳＴＩ領域との間には、該半導体基板の該表面に平行な第１の方向と該表面に平行で且つ該第１の方向に略垂直な第２の方向との両方向において、トランジスタとして機能しないダミートランジスタのゲートが設けられていることを特徴とする。

本発明の少なくとも１つの実施例によれば、カレントミラー回路の第１及び第２のトランジスタとＳＴＩ領域との間に、第１及び第２のトランジスタ周囲の複数の方向においてダミートランジスタを設けることで、ＳＴＩ領域の界面で発生したストレスの影響がダミートランジスタにより遮断されて、カレントミラー回路の第１及び第２のトランジスタには到達しにくくなる。これにより、カレントミラー回路の第１及び第２のトランジスタを、略同一のトランジスタ特性を有するように形成することが可能となる。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図３は、本発明を適用するカレントミラー回路を利用したセンス回路の構成を示す図である。図３のセンス回路５０は、ＰＭＯＳトランジスタ５１及び５２、ＮＭＯＳトランジスタ５３乃至５５を含む。

ＰＭＯＳトランジスタ５１及び５２のゲートは互いに接続され、またＰＭＯＳトランジスタ５１及び５２のソースは電源電圧ＶＤＤに接続されている。従って、ＰＭＯＳトランジスタ５１及び５２はカレントミラー回路を構成し、ＰＭＯＳトランジスタ５１及び５２には同一のドレイン電流が流れることになる。ＰＭＯＳトランジスタ５１及び５２のゲートは更に、ＰＭＯＳトランジスタ５１のドレインに接続されている。

ＰＭＯＳトランジスタ５１のドレインにはＮＭＯＳトランジスタ５３のドレインが接続されている。またＰＭＯＳトランジスタ５２のドレインにはＮＭＯＳトランジスタ５４のドレインが接続されている。ＮＭＯＳトランジスタ５３のソース及びＮＭＯＳトランジスタ５４のソースには、ＮＭＯＳトランジスタ５５のドレインが共通に接続されている。ＮＭＯＳトランジスタ５５のソースはグランド側の電源電位ＶＳＳに接続されている。ＮＭＯＳトランジスタ５５のゲートは電源電位ＶＤＤに固定されており、定電流源として機能する。

ＮＭＯＳトランジスタ５３のゲートには所定の電位に固定された基準電位Ｖｒｅｆが印加され、ＮＭＯＳトランジスタ５４のゲートには検出対象の入力電位Ｖｉｎが印加される。入力電位Ｖｉｎが基準電位Ｖｒｅｆよりも大きい場合、ＮＭＯＳトランジスタ５３が非導通状態且つＮＭＯＳトランジスタ５４が導通状態となる。これによりＰＭＯＳトランジスタ５２とＮＭＯＳトランジスタ５４との間の接続点に現れる出力電位ＶｏｕｔはＬＯＷとなる。また入力電位Ｖｉｎが基準電位Ｖｒｅｆよりも小さい場合、ＮＭＯＳトランジスタ５３が導通状態且つＮＭＯＳトランジスタ５４が非導通状態となる。これによりＰＭＯＳトランジスタ５２とＮＭＯＳトランジスタ５４との間の接続点に現れる出力電位ＶｏｕｔはＨＩＧＨとなる。

上記のようにして、入力電位Ｖｉｎと基準電位Ｖｒｅｆとの比較動作が行われ、比較結果が出力電位Ｖｏｕｔとして出力される。本発明では、図３に示すようなセンス回路において、ＰＭＯＳトランジスタ５１及び５２からなるカレントミラー回路部分のレイアウトに特徴がある。

図４は、図３に示すセンス回路におけるカレントミラー回路の部分のレイアウトの第１の実施例を示す図である。

図３のカレントミラー回路は、リング形状ゲート１３０及び１３１、拡散層１３２Ａ乃至１３２Ｃ、コンタクト１３３乃至１３７、ゲート延長部１３８及び１３９、電源配線１４０、信号配線１４１及び１４２、複数のダミートランジスタ１５０を含む。拡散層１３２Ａの周囲にはＳＴＩ領域１６０が形成されている。このＳＴＩ領域１６０は、ドライエッチングによりシリコン基板に溝を形成し、形成された溝に素子分離用の酸化膜（ＳｉＯ２）を埋め込むことにより構成されている。

ダミートランジスタ１５０の各々は、リング形状ゲート１５１及びリング内部の拡散層１５２を含む。なお図示の都合上、一部のダミートランジスタ１５０に関してのみ１５１及び１５２の参照番号をふってある。

拡散層１３２Ａ乃至１３２Ｃ及び１５２は、半導体基板に不純物を拡散させることにより形成されている。リング形状ゲート１３０、１３１、及び１５０並びにゲート延長部１３８及び１３９は、半導体基板の上にゲート絶縁膜を介して設けられている。ゲート延長部１３８及び１３９は、それぞれリング形状ゲート１３０及び１３１に接続されており、リング形状ゲート１３０及び１３１を拡散層１３２Ａ外部に設けるコンタクトの位置まで延長するためのものである。なおダミートランジスタ１５０のリング形状ゲート１５１についても、ゲート延長部１３８及び１３９と同様のゲート延長部が適宜設けられている。

電源配線１４０はメタル層に配置されており、コンタクト１３３を介して拡散層１３２Ａに接続されている。信号配線１４１はメタル層に配置されており、対応するコンタクト１３６及び１３７を介して、ゲート延長部１３８及び１３９にそれぞれ接続されている。

また信号配線１４２はメタル層に配置されており、コンタクト１３４を介して拡散層１３２Ｂに接続されている。信号配線１４３はメタル層に配置されており、コンタクト１３５を介して拡散層１３２Ｃに接続されている。

リング形状ゲート１３０及び拡散層１３２Ａ及び１３２Ｂが第１のトランジスタ（図３のＰＭＯＳトランジスタ５１）を構成し、リング形状ゲート１３１及び拡散層１３２Ａ及び１３２Ｃが第２のトランジスタ（図３のＰＭＯＳトランジスタ５２）を構成する。第１のトランジスタのゲートと第２のトランジスタのゲートとが信号配線１４１に共通に接続され、第１のトランジスタのソースと第２のトランジスタのソースとは共通の拡散層１３２Ａで構成され、電源配線１４０の電源電圧に接続される。これによりカレントミラー回路を形成し、第１のトランジスタと第２のトランジスタとには同一の量の電流が流れることになる。なお信号配線１４４は、第１及び第２のトランジスタのゲートと第１のトランジスタのドレインとを接続するものであり、図４のカレントミラー回路をセンス回路の一部として用いる場合に必要になる接続である。

図５は、図４に示すカレントミラー回路の線Ａ−Ａ'に沿った断面図である。図５において、半導体基板１７０にＳＴＩ領域１６０が形成されている。この内側に拡散層１３２Ａ乃至１３２Ｃが形成されるが、図５では図示を省略してある。半導体基板１７０の表面１７１の上部にリング形状ゲート１３０、１３１、及び１５１が設けられている。図示を省略してあるが、リング形状ゲート１３０、１３１、及び１５１と半導体基板１７０の表面１７１との間にはゲート絶縁膜が設けられている。図５に示すように、ダミートランジスタ１５０のリング形状ゲート１５１内部の拡散層（図４に示す１５２）を、コンタクトを介してメタル層の配線１５５に接続してよい。この接続により、リング形状ゲート１５１の内部の拡散層１５２とリング形状ゲート１５１の周囲の拡散層１３２Ａとを同電位に結合することができる。

図４を再び参照し、図４に示すレイアウトでは、ゲート延長部１３８及び１３９はトランジスタのゲートとしては機能しない。何故なら例えばゲート延長部１３８の左側の部分及び右側の部分は同一の拡散層１３２Ａであり、電源配線１４０を介して同一の電源電位に結合されているからである。即ちトランジスタのゲートとして機能するのは、リング形状ゲート１３０及び１３１のみである。従って、拡散層１３２Ａの周囲に素子分離用のＳＴＩ領域１６０が設けられていても、ＳＴＩ界面（トレンチ側面）の部分にトランジスタゲートが位置することがなく、第１のトランジスタと第２のトランジスタとの間でトランジスタ特性を揃えやすくなる。

また図４に示すレイアウトでは、リング形状ゲート１３０及び１３１とＳＴＩ領域１６０との間には、半導体基板１７０の表面１７１（図５参照）に平行な第１の方向（例えば図４の横方向）と表面１７１に平行で且つ第１の方向に略垂直な第２の方向（例えば図４の縦方向）との両方向において、ダミートランジスタ１５０を設けてある。このダミートランジスタ１５０はトランジスタとしては機能しないトランジスタである。このようにカレントミラー回路の第１及び第２のトランジスタ（リング形状ゲート１３０及び１３１に対応）とＳＴＩ領域１６０との間にダミートランジスタ１５０を設けることで、ＳＴＩ領域１６０の界面で発生したストレスの影響がダミートランジスタ１５０により遮断されて、カレントミラー回路の第１及び第２のトランジスタには到達しにくくなる。これにより、カレントミラー回路の第１及び第２のトランジスタを、略同一のトランジスタ特性を有するように形成することが可能となる。

より詳しくは、図４に示すように、ダミートランジスタ１５０はリング形状ゲート１５１を有し、リング形状ゲート１３０及び１３１を取り囲むように上記第１の方向及び第２の方向に配列されている。このようにダミートランジスタ１５０を配列することで、第１の方向及び第２の方向の一方だけでなく両方の方向において、ＳＴＩ領域１６０からリング形状ゲート１３０及び１３１へのストレスの影響を良好に遮断することが可能となる。

またダミートランジスタ１５０はトランジスタとしては機能させないので、例えば、ダミートランジスタのドレイン及びソースは共通の同電位に接続してよい。また或いは、ダミートランジスタのドレイン及びソースの一方をある電位に固定し、他方をフローティング状態（何れの電位にも接続されない状態）としてもよい。なお図４のレイアウトにおいて、ダミートランジスタ１５０の一方のチャネル端（拡散層１３２Ａ）は、図３に示すミラー回路の構成上、電源配線１４０を介して電源電位ＶＤＤに固定することになる。従って、もう一方のチャネル端（拡散層１５２）について、電源電位ＶＤＤに固定するかフローティング状態（何れの配線にも接続しない状態）とすればよい。またダミートランジスタ１５０のリング形状ゲート１５１については電源電位に接続してよい。

図６は、図３に示すセンス回路におけるカレントミラー回路の部分のレイアウトの第２の実施例を示す図である。図６において、図４と同一の構成要素は同一の番号で参照する。

図６のカレントミラー回路は、リング形状ゲート１３０及び１３１、拡散層１３２Ａ乃至１３２Ｃ、コンタクト１３３乃至１３７、ゲート延長部１３８及び１３９、電源配線１４０、信号配線１４１及び１４２、複数のダミートランジスタゲート１８０及び１８１、拡散層１８２を含む。拡散層１３２Ａ及び１８２の周囲にはＳＴＩ領域１６０が形成されている。

拡散層１３２Ａ乃至１３２Ｃ及び１８２は、半導体基板に不純物を拡散させることにより形成されている。リング形状ゲート１３０及び１３１、ゲート延長部１３８及び１３９、及びダミートランジスタゲート１８０及び１８１は、半導体基板の上にゲート絶縁膜を介して設けられている。ゲート延長部１３８及び１３９は、それぞれリング形状ゲート１３０及び１３１に接続されており、リング形状ゲート１３０及び１３１を拡散層１３２Ａ外部に設けるコンタクトの位置まで延長するためのものである。

電源配線１４０はメタル層に配置されており、コンタクト１３３を介して拡散層１３２Ａ及び１８２に接続されてよい。この接続により、ダミートランジスタゲート１８０の一方の側の拡散層１８２と他方の側の拡散層１３２Ａとを同電位に設定することができる。なお拡散層１８２はフローティング状態としてもよい。信号配線１４１はメタル層に配置されており、対応するコンタクト１３６及び１３７を介して、ゲート延長部１３８及び１３９にそれぞれ接続されている。

リング形状ゲート１３０及び拡散層１３２Ａ及び１３２Ｂが第１のトランジスタ（図３のＰＭＯＳトランジスタ５１）を構成し、リング形状ゲート１３１及び拡散層１３２Ａ及び１３２Ｃが第２のトランジスタ（図３のＰＭＯＳトランジスタ５２）を構成する。第１のトランジスタのゲートと第２のトランジスタのゲートとが信号配線１４１に共通に接続され、第１のトランジスタのソースと第２のトランジスタのソースとは共通の拡散層１３２Ａで構成され、電源配線１４０の電源電圧に接続される。これによりカレントミラー回路を形成し、第１のトランジスタと第２のトランジスタとには同一の量の電流が流れることになる。なお信号配線１４４は、第１及び第２のトランジスタのゲートと第１のトランジスタのドレインとを接続するものであり、図６のカレントミラー回路をセンス回路の一部として用いる場合に必要になる接続である。

図７は、図７に示すカレントミラー回路の線Ｂ−Ｂ'に沿った断面図である。図７において、半導体基板１９０にＳＴＩ領域１６０が形成されている。この内側に拡散層１３２Ａ乃至１３２Ｃ及び１８２が形成されるが、図７では図示を省略してある。半導体基板１９０の表面１９１の上部にリング形状ゲート１３０及び１３１並びにダミートランジスタゲート１８０が設けられている。図示を省略してあるが、リング形状ゲート１３０及び１３１並びにダミートランジスタゲート１８０と半導体基板１９０の表面１９１との間にはゲート絶縁膜が設けられている。

図６を再び参照し、図６に示すレイアウトでは、ゲート延長部１３８及び１３９はトランジスタのゲートとしては機能しない。トランジスタのゲートとして機能するのは、リング形状ゲート１３０及び１３１のみである。従って、拡散層１３２Ａの周囲に素子分離用のＳＴＩ領域１６０が設けられていても、ＳＴＩ界面（トレンチ側面）の部分にトランジスタゲートが位置することがなく、第１のトランジスタと第２のトランジスタとの間でトランジスタ特性を揃えやすくなる。

また図６に示すレイアウトでは、リング形状ゲート１３０及び１３１とＳＴＩ領域１６０との間には、半導体基板１９０の表面１９１（図７参照）に平行な第１の方向（例えば図６の横方向）と表面１９１に平行で且つ第１の方向に略垂直な第２の方向（例えば図６の縦方向）との両方向において、ダミートランジスタゲート１８０及び１８１を設けてある。このダミートランジスタゲート１８０及び１８１に対応するダミートランジスタは、トランジスタとしては機能しない素子である。このようにカレントミラー回路の第１及び第２のトランジスタ（リング形状ゲート１３０及び１３１に対応）とＳＴＩ領域１６０との間にダミートランジスタゲート１８０及び１８１を設けることで、ＳＴＩ領域１６０の界面で発生したストレスの影響がダミートランジスタゲート１８０及び１８１のダミートランジスタにより遮断されて、カレントミラー回路の第１及び第２のトランジスタには到達しにくくなる。これにより、カレントミラー回路の第１及び第２のトランジスタを、略同一のトランジスタ特性を有するように形成することが可能となる。

より詳しくは、図６に示すように、ダミートランジスタゲート１８０及び１８１は直線形状を有し、リング形状ゲート１３０及び１３１を実質的に取り囲むように上記第１の方向及び第２の方向に延展するように配置されている。このようにダミートランジスタゲート１８０及び１８１を配列することで、第１の方向及び第２の方向の一方だけでなく両方の方向において、ＳＴＩ領域１６０からリング形状ゲート１３０及び１３１へのストレスの影響を良好に遮断することが可能となる。

またダミートランジスタゲート１８０及び１８１に対応するダミートランジスタはトランジスタとしては機能させないので、例えば、ダミートランジスタのドレイン及びソースは共通の同電位に接続してよい。また或いは、ダミートランジスタのドレイン及びソースの一方をある電位に固定し、他方をフローティング状態（何れの電位にも接続されない状態）としてもよい。なお図６のレイアウトにおいて、ダミートランジスタゲート１８１については、その両側が同一の拡散層１３２Ａであるので、ダミートランジスタのドレイン及びソースは共通の同電位となっている。またダミートランジスタゲート１８０については、そのダミートランジスタの一方のチャネル端（拡散層１３２Ａ）は、図３に示すミラー回路の構成上、電源配線１４０を介して電源電位ＶＤＤに固定することになる。従って、もう一方のチャネル端（拡散層１８２）については、図６に例示するように電源配線１４０を介して電源電位ＶＤＤに固定してよい。或いは、この拡散層１８２については、フローティング状態（何れの配線にも接続しない状態）としてもよい。なおダミートランジスタゲート１８０及び１８１は電源電位に接続してよい。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

従来のカレントミラー回路のレイアウトの一例を示す図である。リング形状のゲートを有するトランジスタを使用した従来のカレントミラー回路のレイアウトの一例を示す図である。本発明を適用するカレントミラー回路を利用したセンス回路の構成を示す図である。図３に示すセンス回路におけるカレントミラー回路の部分のレイアウトの第１の実施例を示す図である。図４に示すカレントミラー回路の線Ａ−Ａ'に沿った断面図である。図３に示すセンス回路におけるカレントミラー回路の部分のレイアウトの第２の実施例を示す図である。図７に示すカレントミラー回路の線Ｂ−Ｂ'に沿った断面図である。

符号の説明

５０センス回路
５１、５２ＰＭＯＳトランジスタ
５３〜５５ＮＭＯＳトランジスタ
１３０、１３１リング形状ゲート
１３２Ａ〜１３２Ｃ拡散層
１３３〜１３７コンタクト
１３８、１３９ゲート延長部
１４０電源配線
１４１、１４２信号配線
１５０ダミートランジスタ
１６０ＳＴＩ領域

Claims

半導体基板と、
前記半導体基板の表面の上に形成された第１のリング形状ゲートと、
前記半導体基板の前記表面の上に形成された第２のリング形状ゲートと、
前記第１のリング形状ゲートの周囲及び前記第２のリング形状ゲートの周囲において前記半導体基板に形成された共通の第１の拡散層と、
前記第１のリング形状ゲートの内部において前記半導体基板に形成された第２の拡散層と、
前記第２のリング形状ゲートの内部において前記半導体基板に形成された第３の拡散層と、
前記第１のリング形状ゲートと前記第２のリング形状ゲートとを電気的に同電位に接続する配線と、
前記第１の拡散層の周囲において前記半導体基板に設けられたＳＴＩ領域
を含み、前記第１のリング形状ゲートに対応する第１のトランジスタと前記第２のリング形状ゲートに対応する第２のトランジスタとで構成されたカレントミラー回路と、
前記第１のトランジスタのドレインにチャネルの一端が結合される第３のトランジスタと、
前記第２のトランジスタのドレインにチャネルの一端が結合される第４のトランジスタと、
前記第３のトランジスタの前記チャネルの他端と前記第４のトランジスタの前記チャネルの他端とに共通に接続される第５のトランジスタ
を含み、前記第１のリング形状ゲート及び前記第２のリング形状ゲートと前記ＳＴＩ領域との間には、前記半導体基板の前記表面に平行な第１の方向と前記表面に平行で且つ前記第１の方向に略垂直な第２の方向との両方向において、トランジスタとして機能しないダミートランジスタのゲートが設けられていることを特徴とする半導体装置。
前記ダミートランジスタのドレイン及びソースは同電位に接続されることを特徴とする請求項１記載の半導体装置。
前記ダミートランジスタのドレイン及びソースの一方は電源電位に接続され他方はフローティングであることを特徴とする請求項１記載の半導体装置。
前記ダミートランジスタのゲートは前記電源電位に接続されることを特徴とする請求項１記載の半導体装置。
前記ダミートランジスタのゲートはリング形状ゲートであることを特徴とする請求項１記載の半導体装置。
前記ダミートランジスタのゲートであるリング形状ゲートは、前記第１のリング形状ゲート及び前記第２のリング形状ゲートを取り囲むように前記第１の方向及び前記第２の方向に配列されていることを特徴とする請求項５記載の半導体装置。
前記ダミートランジスタのゲートは直線形状ゲートであることを特徴とする請求項１記載の半導体装置。
前記ダミートランジスタのゲートである直線形状ゲートは、前記第１のリング形状ゲート及び前記第２のリング形状ゲートを実質的に取り囲むように前記第１の方向及び前記第２の方向に延展するよう配置されていることを特徴とする請求項７記載の半導体装置。