JP2005243928A - トレンチアイソレーションで分離されたトランジスタ対を有する半導体装置 - Google Patents

トレンチアイソレーションで分離されたトランジスタ対を有する半導体装置 Download PDF

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Abstract

【課題】対称性または相対性が重要な回路のトランジスタ対の相対精度を高めたレイアウトパターンを有する半導体装置を提供する
【解決手段】トレンチアイソレーション領域で分離された活性領域(22)に形成されたトランジスタ（P1,P10,P11）を有する半導体装置において、対称的または相対的特性を必要とする第１及び第２のトランジスタ（P10,P11）を含む所定の回路を有する。そして、第１及び第２のトランジスタにおける活性領域の一端とゲート電極との間の距離（S1,D1）が、ソース領域とドレイン領域それぞれにおいて、第１及び第２のトランジスタの間でほぼ等しい。上記所定の回路は、たとえば、ゲートが共通に接続されたトランジスタ対を有するカレントミラー回路と、ソースが共通接続されゲートに入力信号が供給されドレインに出力信号が生成される差動回路を含む。
【選択図】 図１１

Description

本発明は、トレンチアイソレーションで分離されたトランジスタ対を有する半導体装置に関し、特に、対称性または相対性が重要な回路のトランジスタ対の相対精度を高めたレイアウトパターンを有する半導体装置に関する。
近年の半導体集積回路装置は、高集積化に伴って、トランジスタサイズを小さくすることができ、素子間距離を短くできるトレンチアイソレーションを採用している。このトレンチアイソレーションは、一般に、シャロー・トレンチ・アイソレーション（Shallow Trench Isolation：STI）と呼ばれ、シリコン半導体基板の分離領域に浅い溝（トレンチ）を形成し、全面にシリコン酸化膜などの絶縁膜を形成し、化学的・機械的研磨法により表面の絶縁膜を除去し、トレンチ内に絶縁膜を残すことで形成される。かかるSTIについては、たとえば、以下の特許文献１に記載されている。
特開平１１−２９７９８６号公報（図６、段落［０００３］） 一方で、デジタル・アナログ・コンバータ（Digital Analog Converter: DAC）や差動増幅回路内のカレントミラー回路や差動回路は、相対的な電流特性を必要とするトランジスタ対を含む回路である。このトランジスタ対は、等しいゲート幅（チャネル幅）を有することで同じ電流を流すことができ、ゲート幅を所定の比にすることで所定の電流比を流すことができる。
図１は、STIにより分離されたＭＯＳトランジスタの構成図である。図１（Ａ）が平面図、図１（Ｂ）がその断面図である。断面図に示されるように、シリコン半導体基板１０の表面に分離溝１２が形成され、その分離溝１２内にシリコン酸化膜１４が埋め込まれて、STIが形成されている。このSTIに囲まれた活性領域２２内にＭＯＳトランジスタが形成されている。すなわち、シリコン半導体基板１０の表面にソース領域Ｓとドレイン領域Ｄが形成され、ソース、ドレイン領域間のチャネル形成領域の上にゲート絶縁膜を介してゲート電極Ｇが形成されている。そして、ソース領域Ｓ、ドレイン領域Ｄには、それぞれソース電極ＳＥとドレイン電極ＤＥが形成されている。
STI構造では、分離溝１２内にシリコン酸化膜などの絶縁膜を埋め込んでいるため、絶縁膜とシリコン基板との熱膨張係数の違いなどに起因して、その分離溝１２とトランジスタの拡散領域との境界２０において機械的ストレスが発生する。このストレスは、トランジスタの活性領域にも影響を与えるが、トランジスタサイズが小さくなり境界２０からゲート電極Ｇまでの距離Ｘ１，Ｘ２が短くなると、ゲート電極直下のチャネル形成領域にもストレスの影響が及ぼされる。本明細書では、この距離Ｘ１，Ｘ２をソース領域、ドレイン領域の幅（ＳＤ幅）と称することにする。
図２は、本発明者により見いだされたゲート電極と境界の間のＳＤ幅Ｘに対応するソース・ドレイン間電流Idsの特性を示すグラフ図である。図２（Ａ）はＰチャネルＭＯＳトランジスタの特性図で、図２（Ｂ）はＮチャネルＭＯＳトランジスタの特性図であり、それぞれ横軸がＳＤ幅（μｍ）、縦軸はSD幅が十分長いときのIdsを１００％とした時のIdsの変動率である。ＰＭＯＳトランジスタは、ＳＤ幅が狭くなるに伴いソース・ドレイン間電流Idsが増加する特性を有し、ＮＭＯＳトランジスタは、ＳＤ幅が狭くなるに伴いソース・ドレイン間電流Idsが減少する特性を有する。チャネルの導電型によって増減する理由は定かではないが、いずれにしても、トランジスタサイズを小さくして、ＳＤ幅を狭くすると、ＳＤ幅に依存した電流特性を有することが見いだされた。このような電流特性の変動は、閾値電圧の変動をも意味する。
このような特性を有する小さいサイズのトランジスタを利用して、カレントミラー回路や差動回路のトランジスタ対を構成すると、チャネル幅やチャネル長に加えて、ＳＤ幅のばらつきもトランジスタ特性のばらつきを招き好ましくない。さらに、トランジスタ対のレイアウト構成によっては、それぞれのトランジスタのＳＤ幅が異なる場合があり、その場合はトランジスタの特性が異なったものとなり、対称性または一定の比の関係が求められるトランジスタ対として不適切になるという課題を有することになる。
そこで、本発明の目的は、対称性または相対性が重要な回路のトランジスタ対の相対精度を高めたレイアウトパターンを有する半導体装置を提供することにある。
上記の目的を達成するために、本発明の第１の側面によれば、トレンチアイソレーション領域で分離された活性領域に形成されたトランジスタを有する半導体装置において、
対称的または相対的特性を必要とする第１及び第２のトランジスタを含む所定の回路を有し、
当該第１及び第２のトランジスタにおける前記活性領域の一端とゲート電極との間の距離が、ソース領域とドレイン領域それぞれにおいて、前記第１及び第２のトランジスタの間でほぼ等しいことを特徴とする。
上記発明の第１の側面において、好ましい実施例では、前記所定の回路は、ゲートが共通に接続されたトランジスタ対を有するカレントミラー回路と、ソースが共通接続されゲートに入力信号が供給されドレインに出力信号が生成される差動回路のいずれかを含むことを特徴とする。
また、上記発明の第１の側面において、好ましい実施例では、前記所定の回路は、前記カレントミラー回路と差動回路とを有する差動増幅回路と、前記カレントミラー回路とデジタル信号がゲートに供給される差動回路とを複数組有するデジタル・アナログ変換回路のいずれかを含むことを特徴とする。
さらに、上記発明の第１の側面において、好ましい実施例では、前記第１及び第２のトランジスタは、それぞれトレンチアイソレーション領域で囲まれた第１及び第２の活性領域内にそれぞれ形成され、
各活性領域内には少なくとも平行な第１及び第２のゲート電極が形成され、前記活性領域の第１端から前記第１のゲート電極までの距離と、前記活性領域の前記第１端とは反対側の第２端から前記第２のゲート電極までの距離とがほぼ等しく、
前記第１または第２のトランジスタは、それぞれの活性領域内の第１及び第２のゲート電極を組み合わせて構成されることを特徴とする。
上記発明の第１の側面によれば、微少サイズであっても、第１及び第２のトランジスタのドレイン・ソース電流や閾値電圧などのトランジスタ特性を相対的にそろえることができる。
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。
図３は、本実施の形態に適用される所定の回路の一例としての８ビット電流型デジタル・アナログ・コンバータの回路図である。デジタル・アナログ・コンバータ（ＤＡＣ）回路は、共通ノードＢ１にバイアス電圧を供給するバイアス回路３０と、８ビットのデジタル入力D1,XD1〜D8,XD8に応じてアナログ電流を出力OUTに生成する電流源回路４０とを有する。バイアス回路３０内のPチャネルトランジスタP0と、電流源回路４０のトランジスタP1〜P5は、カレントミラー回路を構成し、負荷トランジスタP1〜P5のチャネル幅（ゲート長）は、１：２：４：８：１６のように２の累乗比に設定されている。また、図示していないが、チャネル幅１６のトランジスタP5は、１５個並列に設けられる。このようなトランジスタサイズに設定することにより、トランジスタP1〜P5は、トランジスタサイズに対応した電流を供給することができる。
また、電流源回路４０は、それぞれ逆相のデジタル入力D1,XD1〜D5,XD5がゲートに与えられる１対の差動トランジスタP10,P11〜P50,P51を有する。図示していないが、トランジスタサイズが１６の差動トランジスタ対P50,P51は、さらに１４個設けられ、最初の２対（トランジスタサイズ３２）にはデジタル入力D6,XD6が、次の４対（トランジスタサイズ６４）にはデジタル入力D7,XD7が、残りの８対（トランジスタサイズ１２８）にはデジタル入力D8,XD8がそれぞれゲートに与えられる。これらの差動トランジスタ対のトランジスタサイズは、差動トランジスタ対では同じサイズであり、また、差動トランジスタ対の間では、対応する負荷トランジスタP1〜P5のチャネル幅（ゲート長）に対応したサイズになっている。それにより、負荷トランジスタP1〜P5から供給される電流をそのまま出力OUTに出力することができる。
上記の通り、８ビット電流型DAC回路は、８ビットのデジタル入力に対して、２５６階調の電流出力を生成することができる。それにともない、２５６階調の電流値を高精度に出力するために、負荷トランジスタP1〜P5と、差動トランジスタ対P10,P11〜P50,P51とは、それぞれ同じサイズのトランジスタを２５６個形成し、それぞれのトランジスタサイズ比に応じた数のトランジスタを並列接続している。つまり、図３に示されるように、負荷トランジスタP1〜P5(×15)は２５６個のトランジスタ（ａ）により、差動トランジスタP10〜P50(×15)は２５６個のトランジスタ（ｂ）により、差動トランジスタP11〜P51(×15)は２５６個のトランジスタ（ｃ）により、それぞれ構成される。従って、３群の２５６個の並列トランジスタが必要である。
上記の差動トランジスタ対P10,P11〜P50,P51は、そのソースが共通接続されており、Ｌレベルのデジタル入力が供給される一方のトランジスタが導通し、Ｈレベルのデジタル入力が供給される他方のトランジスタが非導通になる。したがって、各トランジスタ対は、閾値電圧が等しく構成されている必要があり、更に、トランジスタ対の間では、負荷トランジスタと同様に２の累乗比の電流特性を有することが必要である。
上記説明から明らかなとおり、図３の電流型DAC回路において、カレントミラー回路を構成するトランジスタP0とP1、P0とP2などは、所定の電流比になるような相対的精度を要求されるトランジスタ対である。同様に、差動トランジスタ対を構成するトランジスタP10,P11やP20,P21などは、同じ電流、同じ閾値電圧になるような等しい精度を要求されるトランジスタ対である。
図４は、２５６個の並列トランジスタの構成例を示す図である。図４の並列トランジスタは、STI領域１４で囲まれた活性領域２２内に１６個のゲート電極Gが並列に設けられて、１６個のトランジスタが並列に形成されている。そして、ゲート電極間の活性領域に形成された不純物領域が、ソース領域Sまたはドレイン領域Dとして交互に使用される。このように共通の活性領域２２内に複数のゲート電極を設けることにより、面積効率を高め、高密度にトランジスタを形成することができる。
しかしながら、このような並列トランジスタの構成にすると、トランジスタサイズが小さくなるに伴い、活性領域２２の両端部に位置するトランジスタの特性と、活性領域２２の中央部に位置するトランジスタの特性とで異なってくる。つまり、図２に示したように、両端部に位置するトランジスタは、活性領域の両端２０Ａ，２０Ｂからゲート電極Ｇまでの距離が短いため、Ｐチャネルトランジスタではそのドレイン電流が増加し、Ｎチャネルトランジスタではそのドレイン電流が減少する。一方で、中央部に位置するトランジスタは、前記距離が十分に長いためドレイン電流の変動は生じない。その結果、１６個の並列トランジスタの特性は、活性領域内の位置に応じた特性を有することになり、前述したDAC回路のカレントミラー回路のトランジスタや差動トランジスタ対のトランジスタに使用すると、出力電流値の精度が低下してしまい、高精度の電流DAC回路としては不適切である。
図５は、本実施の形態における並列トランジスタの構成例を示す平面図である。この並列トランジスタの構成例では、並列トランジスタは、それぞれトレンチアイソレーション領域で囲まれた第１及び第２の活性領域内２２Ａ，２２Ｂに形成されている。そして、各活性領域内には第１及び第２のゲート電極G1,G2からなる単一のゲート電極対が形成され、活性領域の第１端20Aから第１のゲート電極G1までの距離S1と、活性領域の第１端20Aとは反対側の第２端20Bから第２のゲート電極G2までの距離S2とがほぼ等しい。逆に、活性領域の第２端20Bから第１のゲート電極G１までの距離D1と第１端20Aから第２のゲート電極G2までの距離D2もほぼ等しい。つまり、ゲート電極対G1,G2の間の領域をドレイン領域とすると、第１、第２のゲート電極G1,G2により構成されるトランジスタ対のソース側の距離S1,S2は等しく、ドレイン側の距離D1,D2も等しい。このように、活性領域２２内にゲート電極を１対のみ設けることで、各ゲート電極のトランジスタのゲート電極と活性領域端との距離（SD幅）を等しくすることができる。なお、図５中の符号S,Dは、逆になっても良い。
図５のように、それぞれ単一のゲート電極対が設けられた活性領域22A,22Bは、それぞれ２個のトランジスタを構成するので、この活性領域22A,22Bを１２８個設けることで、２５６個の並列トランジスタを構成することができる。そして、その２５６個のトランジスタはすべて、ソース側における活性領域の一端からゲート電極までの距離（SD幅）が等しく、同様に、ドレイン側における活性領域の一端からゲート電極までの距離（SD幅）が等しいので、それらのトランジスタの特性は、微細化に伴って変動することはない。したがって、この並列トランジスタを適宜組み合わせることで、所定の比の電流駆動能力を有するトランジスタを高精度に提供することができる。たとえば、ゲート電極を、１個、２個、４個、８個、１６個組み合わせて使用することで、図３におけるDAC回路の負荷トランジスタP1〜P5、差動回路のトランジスタP10〜P50、トランジスタP11〜P51をそれぞれ構成することができる。
図５に示した単一の活性領域22Aにより、差動トランジスタ対P10,P11を構成することもできる。すなわち、差動トランジスタ対P10,P11は、トランジスタサイズが最小サイズであるので、ゲート電極G1をトランジスタP10に、ゲート電極G2をトランジスタP11にすることができる。つまり、単一の活性領域内に形成される１対のトランジスタにより、差動トランジスタ対を構成する。この場合も、両トランジスタ対のソース側の距離S1,S2とドレイン側の距離D1,D2とが等しいので特性も同等になる。
図６は、本実施の形態における並列トランジスタの第２の構成例を示す平面図である。この並列トランジスタの構成例では、並列トランジスタは、それぞれトレンチアイソレーション領域で囲まれた複数の活性領域内に形成される。但し、図６には単一の活性領域のみ示されている。この活性領域は、破線で示す領域24Xのように、第１の方向（X軸方向）に伸びる第１のサブ活性領域22Xと、第１のサブ活性領域22Xの交差領域23で交差し第１の方向（X軸方向）と交差する第２の方向（破線で示す領域24YのY軸方向）に伸びる第２のサブ活性領域22Yとを有し、第１及び第２のサブ活性領域22X,22Yにより十文字形状をなす。
そして、第１のサブ活性領域24Xにおいて、第１のサブ活性領域24Xの第１端20Aと交差領域23との間及び第１端20Aとは反対側の第２端20Bと交差領域23との間に第１及び第２のゲート電極からなる単一のゲート電極対Gが形成され、第１端20Aから第１のゲート電極までの距離D2と第２端20Bから第２のゲート電極までの距離D1とがほぼ等しい。また、第２のサブ活性領域24Yにおいて、第２のサブ活性領域24Yの第１端20Aと交差領域23との間及び第１端20Aとは反対側の第２端20Bと交差領域23との間に第３及び第４のゲート電極からなる単一のゲート電極対Gが形成され、第１端20Aから第３のゲート電極までの距離S1と第２端20Bから第４のゲート電極までの距離S2とがほぼ等しい。
つまり、図６の並列トランジスタの構成例は、図５に示した２つの活性領域を交差させて十文字形状にした構成であり、それぞれのサブ活性領域22X,22Y内の設けたゲート電極対により合計で４個のトランジスタが構成可能になっている。したがって、単一の十文字形状の活性領域内に形成された４つのゲート電極を利用してトランジスタ対を構成することが可能である。その場合のトランジスタ対のサイズは、１：１、１：２、１：３のいずれかの関係にすることができる。但し、このトランジスタ対はドレインまたはソースを交差領域23により共通に接続されたものとなる。図６中の符号S,Dは、逆になっても良い。
さらに、図６の並列トランジスタの構成例によれば、複数の十文字形状の活性領域を設けて、トランジスタ対のサイズを１：４、１：５、１：６〜１：１６のようにすることも可能である。ゲート電極を適宜組み合わせることにより、任意のサイズ比のトランジスタ対を構成することができ、かつ、そのトランジスタのドレイン電流は、組み合わせられるトランジスタのSD幅がすべて同じであるので、高精度に相対的な大きさにすることができる。図６のパターンによる並列トランジスタによるDAC回路の構成例は後述する。
図７は、本実施の形態における並列トランジスタの第３の構成例を示す平面図である。図７（Ａ）に示された並列トランジスタの構成例によれば、第１及び第２のトランジスタは、それぞれトレンチアイソレーション領域で囲まれた複数の活性領域内に形成される。そして、各活性領域は、図示されるように、第１の方向（X方向）に伸びる第１のサブ活性領域22Xと、第１のサブ活性領域22Xの交差領域23で交差し第１の方向（X方向）と交差する第２の方向（Y方向）に伸びる第２のサブ活性領域22Yとを有し、第１及び第２のサブ活性領域22X,22YによりＬ字形状をなす。
そして、第１のサブ活性領域22Xにおいて、第１のサブ活性領域22Xの交差領域23を除く領域に第１及び第２のゲート電極からなる単一のゲート電極対G1,G2が形成され、第１のサブ活性領域22Xの第１端20Aから第１のゲート電極G1までの距離D2と第１端20Aとは反対側の第２端20Bから第２のゲート電極G2までの距離D1とがほぼ等しい。同様に、第２のサブ活性領域22Yにおいて、第２のサブ活性領域22Yの交差領域23を除く領域に第３及び第４のゲート電極からなる単一のゲート電極対G1,G2が形成され、第２のサブ活性領域22Yの第１端20Aから第３のゲート電極G1までの距離S1と第１端20Aとは反対側の第２端20Bから第４のゲート電極G2までの距離とがほぼ等しい。
つまり、図７（Ａ）に示された活性領域は、図５の活性領域２２をＬ字型に組み合わせた構成になっている。そして、それぞれのサブ活性領域22X,22Y内に設けたゲート電極対G1,G2により、合計で４個のトランジスタが構成可能になっている。したがって、単一のＬ字形状の活性領域内に形成された４つのゲート電極を利用してトランジスタ対を構成することが可能である。その場合のトランジスタ対のサイズは、１：１、１：２、１：３のいずれかの関係にすることができる。なお、図７中の符号S,Dは逆になっても良い。
図７（Ａ）のＬ字型活性領域を複数設けて、多数の並列トランジスタを構成し、それらのゲート電極を適宜組み合わせて、ドレイン電流を任意の比にしたトランジスタ対を構成することができる。図３のDAC回路の構成例については後述する。
図７（Ｂ）は、図７（Ａ）のＬ字型活性領域を２つ（22-1,22-2）を組み合わせて、矩形形状にした構成例である。それぞれのＬ字型活性領域22-1,22-2の構成は、図７（Ａ）と同じである。したがって、図７（Ｂ）の構成例を利用すれば、８個のゲート電極を利用して８個のトランジスタを利用することができる。
図８、図９は、並列トランジスタの第３の構成例を示す図である。この例によれば、並列トランジスタは、それぞれSTI領域により分離された活性領域２２内に単一のゲート電極Ｇを設け、活性領域２２の第１端20Aからゲート電極Gまでの距離D1が、活性領域間ですべて等しく形成され、活性領域２２の第１端20Aと反対側の第２端20Bからゲート電極Gまでの距離S1も活性領域間ですべて等しく形成されている。したがって、すべてのトランジスタのSD幅は、等しく構成される。図８の例は、ゲート電極Gの両側のSD幅S1,D1が同等の距離を有するのに対して、図９の例は、ソース側のSD幅S3がドレイン側のSD幅D3よりも長い距離を有する。但し、図９の例においても、各トランジスタのドレイン側のSD幅D3はすべて等しく、ソース側のSD幅S3もすべて等しく構成されている。
図１０は、並列トランジスタの構成例を示す図である。この例は、図６に示した十文字形状の活性領域を密接に配置した例である。それぞれの十文字形状の活性領域が４個のトランジスタを含むので、図１０の例では、４×７＝２８個の並列トランジスタが含まれる。もっとも典型的な使用方法では、各十文字形状の活性領域でトランジスタを構成し、そのトランジスタのサイズに応じて１個から４個のゲート電極を利用する。つまり、各活性領域においてトランジスタサイズを１から４倍まで変形させることができる。もし、８倍または１６倍のトランジスタサイズが必要になる場合は、２個の十文字形状活性領域または４個の十文字活性領域を利用すれば良い。
図１１は、十文字形状の活性領域による並列トランジスタを利用してDAC回路を構成した例を示す図である。この構成例は、図３のDAC回路の電流源回路４０の一部を十文字形状の活性領域によるトランジスタにより構成したものであり、図中、各列に３個の十文字形状の活性領域が配置され、合計で５列示されている。図１１の左側から、最初の列はデジタル信号D1,XD1に対応し、次の列はデジタル信号D2,XD2に対応し、その次の列はデジタル信号D3,XD3に対応し、最も右側の２列はデジタル信号D4,XD4に対応する。
左側から１列目の３つの十文字形状活性領域は、それぞれ負荷トランジスタP1、差動トランジスタ対P11,P10として使用されている。これらのトランジスタサイズは最小サイズであるので、それぞれ十文字形状活性領域の交差領域とその下側のゲート電極とによる１つのトランジスタが利用されている。したがって、これらのゲート電極には、ノードB1、デジタル入力D1,D2がそれぞれ接続される。このトランジスタのSD幅はすべて等しいので、差動トランジスタ対にほぼ等しい閾値電圧特性を持たせることができる。
次に、左側から２列目の３つの十文字形状活性領域は、それぞれ負荷トランジスタP2、差動トランジスタ対P21,P20として使用されている。これらのトランジスタサイズは最小サイズの２倍であるので、それぞれ十文字活性領域の交差領域とその左右２つのゲート電極とによる２つのトランジスタが利用されている。したがって、これらのゲート電極には、ノードB1、デジタル入力D2,XD2がそれぞれ接続される。２個の並列接続されたトランジスタのSD幅はすべて等しいので、その電流量を正確に最小電流の２倍にすることができる。また、差動トランジスタ対にはほぼ等しい閾値電圧特性を持たせることができる。
左側から３列目の３つの十文字形状活性領域は、それぞれ負荷トランジスタP3、差動トランジスタ対P31,P30として使用されている。これらのトランジスタサイズは最小サイズの４倍であるので、それぞれ十文字活性領域の交差領域とその左右上下の４つのゲート電極とによる４つのトランジスタが利用されている。したがって、これらのゲート電極には、ノードB1、デジタル入力D3,XD3がそれぞれ接続される。４個の並列接続されたトランジスタのSD幅はすべて等しいので、その電流量を正確に最小電流の４倍にすることができる。また、差動トランジスタ対はほぼ等しい閾値電圧を有する。
そして、右側から１，２列目の６つの十文字形状活性領域は、それぞれ負荷トランジスタP4、差動トランジスタ対P41,P40として使用されている。これらのトランジスタサイズは最小サイズの８倍であるので、それぞれ２つの十文字活性領域の交差領域とその左右上下の４つのゲート電極とによる合計で８つのトランジスタが利用されている。したがって、これらのゲート電極には、ノードB1、デジタル入力D4,XD4がそれぞれ接続される。この場合の８個の並列接続されたトランジスタのSD幅はすべて等しく、その電流量は正確に最小電流の８倍になる。また、差動トランジスタ対はほぼ等しい閾値電圧を有する。
図示されていないが、トランジスタサイズが１６倍のトランジスタP5、P50、P51を形成する場合は、それぞれ４列の十文字形状活性領域による１６個のトランジスタが利用される。１６個の並列接続されるトランジスタのSD幅は、すべて等しいので、そのトランジスタの電流量を正確に１６倍にすることができる。
図１２は、L字形状の活性領域による並列トランジスタを利用してDAC回路を構成した例を示す図である。この構成例は、図１１と同様に、図３のDAC回路の電流源回路４０の一部をＬ字形状の活性領域によるトランジスタにより構成したものであり、図中、各列に３個のＬ字形状の活性領域が配置され、合計で５列示されている。図１２の左側から、最初の列はデジタル信号D1,XD1に対応し、次の列はデジタル信号D2,XD2に対応し、その次の列はデジタル信号D3,XD3に対応し、最も右側の２列はデジタル信号D4,XD4に対応する。最もレイアウト効率を上げるために、Ｌ字形状が交互に折り返して配置され、隣接する列のＬ字形状は逆方向にして対抗配置されている。むろん、このようなレイアウトに限定されるものではない。
左から１列目の３つのＬ字形状は、それぞれトランジスタP1,P11,P10を構成し、それぞれL字形状のY方向のサブ活性領域にある１つのトランジスタが使用されている。次に、２列目の３つのL字形状は、それぞれトランジスタP2,P21,P20を構成し、それぞれL字形状のY方向のサブ活性領域とX方向のサブ活性領域それぞれから１つのトランジスタが使用され、各L字形状の活性領域から２つのトランジスタが使用されている。
左から３列目の３つのL字形状は、それぞれトランジスタP3,P31,P30を構成し、各L字形状において４つすべてのトランジスタが使用されている。つまり、各トランジスタのサイズは最小サイズの４倍になっている。そして、左から４，５列目の６つのL字形状は、トランジスタP4,P41,P40を構成し、各トランジスタは、最小サイズの８倍のトランジスタサイズに構成されている。それにともなって、２つのL字形状のゲート電極B1,D4,XD4がそれぞれ一体に形成されている。
この例でも、L字形状の活性領域内に形成されている各最小サイズのトランジスタのSD幅がすべて同じになるように構成されているので、それらの最小サイズのトランジスタを並列接続して形成されたトランジスタの電流量は、高精度にその個数に比例する。また、微少サイズになっても同じ閾値電圧をほぼ等しくすることができる。従って、DAC回路の２５６階調のアナログ出力電流量を高精度に生成することができる。
図１３は、差動増幅回路の回路図とそのレイアウト例を示す図である。図１３（Ａ）は、差動増幅回路の回路図を示し、差動増幅回路は、カレントミラー回路を構成する１対のＰチャネルトランジスタP100,P101と、ソースが共通に接続された差動トランジスタ対を構成するＮチャネルトランジスタN102,N103と、電流源トランジスタを構成するＮチャネルトランジスタN104とからなる。そして、差動トランジスタ対N102,N103のゲートには、差動の入力信号IN,XINが供給され、トランジスタN103のドレイン端子から出力信号OUTが取り出される。カレントミラー回路のトランジスタ対は、所定の電流比にすることが望まれ、差動トランジスタ対は同じ閾値電圧にすることが望まれる。
図１３（Ｂ）は、この差動増幅回路のカレントミラー回路と差動トランジスタ対のレイアウト例を示す。このレイアウト例は、カレントミラー回路のトランジスタ対P100,P101のトランジスタサイズが１：２の例である。図５に示された１対のゲート電極を有する活性領域２２が３つ設けられ、トランジスタP100は、活性領域２２内の１つのゲート電極を利用して構成され、トランジスタP101は、活性領域２２内の２つのゲート電極を並列接続して構成されている。一方、差動トランジスタ対N102,N103は、共通の活性領域２２内に形成された２つのゲート電極をそれぞれ利用して構成されている。つまり、差動トランジスタ対N102,N103は、単一の活性領域により構成される。
このような構成にすることにより、カレントミラー回路のトランジスタ対P100,P101の電流比を正確に１：２にすることができ、差動トランジスタ対N102,N103の電流比を正確に１：１にすることができる。
図１４は、差動増幅回路の回路図とその別のレイアウト例を示す図である。図１４（Ａ）は、図１３（Ａ）と同じ差動増幅回路の回路図である。そして、図１４（Ｂ）は、差動増幅回路のカレントミラー回路と差動トランジスタ対の別のレイアウト例を示す。このレイアウト例では、カレントミラー回路のトランジスタ対P100,P101の電流比を１：４にするために、図６に示された十文字形状の活性領域２２が２つ形成されている。そして、左側の活性領域２２では、１つのトランジスタを利用してトランジスタP100が構成され、右側の活性領域２２では、４つのトランジスタを利用してトランジスタP101が構成されている。差動トランジスタ対N102,N103の構成は、図１３と同じである。
以上説明した実施の形態によれば、STIにより分離され、それぞれ単一のゲート電極対を有する活性領域を組み合わせた十文字形状やＬ字形状のレイアウトを密接に配置し、それらゲート電極によるトランジスタをトランジスタサイズに対応する個数だけ並列に接続する。各活性領域でのゲート電極対は、それぞれのSD幅が等しくなるように構成されている。そのため、任意の数のトランジスタを並列に接続して構成されたトランジスタ対は、その個数に対応した高精度の電流特性を有することができる。また、図８や図９のように、活性領域内に単一のゲート電極を設けたものを多数配置して、任意の数のトランジスタを並列に接続しても同様の作用効果をえることができる。但し、図５、図６、図７のようなパターンを利用することで、面積効率をより高くすることができる。
以上の実施の形態をまとめると以下の付記の通りである。
（付記１）トレンチアイソレーション領域で分離された活性領域に形成されたトランジスタを有する半導体装置において、
対称的または相対的特性を必要とする第１及び第２のトランジスタを含む所定の回路を有し、
当該第１及び第２のトランジスタにおける前記活性領域の一端とゲート電極との間の距離が、ソース領域とドレイン領域それぞれにおいて、前記第１及び第２のトランジスタの間でほぼ等しいことを特徴とする半導体装置。
（付記２）付記１において、
前記所定の回路は、ゲートが共通に接続されたトランジスタ対を有するカレントミラー回路と、ソースが共通接続されゲートに入力信号が供給されドレインに出力信号が生成される差動回路のいずれかを含むことを特徴とする半導体回路。
（付記３）付記２において、
前記所定の回路は、前記カレントミラー回路と差動回路とを有する差動増幅回路と、前記カレントミラー回路とデジタル信号がゲートに供給される差動回路とを複数組有するデジタル・アナログ変換回路のいずれかを含むことを特徴とする半導体回路。
（付記４）付記１乃至３のいずれかにおいて、
前記第１及び第２のトランジスタは、それぞれトレンチアイソレーション領域で囲まれた第１及び第２の活性領域内にそれぞれ形成され、当該第１及び第２の活性領域にはそれぞれ単一のゲート電極が設けられ、前記第１のトランジスタのソース領域側の前記距離と前記第２のトランジスタのソース領域側の前記距離とがほぼ等しく、前記第１のトランジスタのドレイン領域側の前記距離と前記第２のトランジスタのドレイン領域側の前記距離とがほぼ等しく形成されていることを特徴とする半導体装置。
（付記５）付記４において、
前記ドレイン側の前記等しい距離と、前記ソース側の前記等しい距離とが異なる長さであることを特徴とする半導体装置。
（付記６）付記１乃至３のいずれかにおいて、
前記第１及び第２のトランジスタは、トレンチアイソレーション領域で囲まれた共通の活性領域内に形成され、
当該共通の活性領域内には第１及び第２のゲート電極からなる単一のゲート電極対が形成され、前記活性領域の第１端から前記第１のゲート電極までの距離と、前記活性領域の前記第１端とは反対側の第２端から前記第２のゲート電極までの距離とがほぼ等しく、前記活性領域の前記第１及び第２のゲート電極との間の領域が、前記第１及び第２のトランジスタの共通のソースまたはドレイン領域であることを特徴とする半導体装置。
（付記７）付記１乃至３のいずれかにおいて、
前記第１及び第２のトランジスタは、それぞれトレンチアイソレーション領域で囲まれた複数の活性領域内に形成され、
各活性領域内には第１及び第２のゲート電極からなる単一のゲート電極対が形成され、前記活性領域の第１端から前記第１のゲート電極までの距離と、前記活性領域の前記第１端とは反対側の第２端から前記第２のゲート電極までの距離とがほぼ等しく、
前記第１または第２のトランジスタは、前記第１及び第２のゲート電極を組み合わせて構成されることを特徴とする半導体装置。
（付記８）付記１乃至３のいずれかにおいて、
前記第１及び第２のトランジスタは、それぞれトレンチアイソレーション領域で囲まれた複数の活性領域内に形成され、
各活性領域は、第１の方向に伸びる第１のサブ活性領域と、前記第１のサブ活性領域の交差領域で交差し前記第１の方向と交差する第２の方向に伸びる第２のサブ活性領域とを有し、当該第１及び第２のサブ活性領域により十文字形状をなし、
前記第１のサブ活性領域において、当該第１のサブ活性領域の第１端と前記交差領域との間及び前記第１端とは反対側の第２端と前記交差領域との間に第１及び第２のゲート電極からなる単一のゲート電極対が形成され、前記第１端から前記第１のゲート電極までの距離と前記第２端から前記第２のゲート電極までの距離とがほぼ等しく、
前記第２のサブ活性領域において、当該第２のサブ活性領域の第１端と前記交差領域との間及び前記第１端とは反対側の第２端と前記交差領域との間に第３及び第４のゲート電極からなる単一のゲート電極対が形成され、前記第１端から前記第３のゲート電極までの距離と前記第２端から前記第４のゲート電極までの距離とがほぼ等しく、
前記第１または第２のトランジスタは、前記第１乃至第４のゲート電極を組み合わせて構成されることを特徴とする半導体装置。
（付記９）付記１乃至３のいずれかにおいて、
前記第１及び第２のトランジスタは、それぞれトレンチアイソレーション領域で囲まれた複数の活性領域内に形成され、
各活性領域は、第１の方向に伸びる第１のサブ活性領域と、前記第１のサブ活性領域の交差領域で交差し前記第１の方向と交差する第２の方向に伸びる第２のサブ活性領域とを有し、当該第１及び第２のサブ活性領域によりＬ字形状をなし、
前記第１のサブ活性領域において、当該第１のサブ活性領域の前記交差領域を除く領域に第１及び第２のゲート電極からなる単一のゲート電極対が形成され、前記第１のサブ活性領域の第１端から前記第１のゲート電極までの距離と前記第１端とは反対側の第２端から前記第２のゲート電極までの距離とがほぼ等しく、
前記第２のサブ活性領域において、当該第２のサブ活性領域の前記交差領域を除く領域に第３及び第４のゲート電極からなる単一のゲート電極対が形成され、前記第２のサブ活性領域の第１端から前記第３のゲート電極までの距離と前記第１端とは反対側の第２端から前記第４のゲート電極までの距離とがほぼ等しく、
前記第１または第２のトランジスタは、前記第１乃至第４のゲート電極を組み合わせて構成されることを特徴とする半導体装置。
（付記１０）付記９において、
前記第１または第２の活性領域は、前記第１及び第２のサブ活性領域により構成されるＬ字形状を１対有し、当該１対のＬ字形状により矩形形状をなすことを特徴とする半導体装置。
（付記１１）付記８乃至１０のいずれかにおいて、
前記第１または第２の活性領域内の複数のゲート電極がそれぞれ共通電極で構成されることを特徴とする半導体装置。
（付記１２）付記８乃至１０のいずれかにおいて、
前記カレントミラー回路に含まれる前記第１及び第２のトランジスタは、前記第１乃至第４のゲート電極の使用個数が異なることを特徴とする半導体装置。
STIにより分離されたＭＯＳトランジスタの構成図である。 本発明者により見いだされたゲート電極と境界の間のＳＤ幅Ｘに対応するソース・ドレイン間電流Idsの特性を示すグラフ図である。 本実施の形態に適用される所定の回路の一例としての８ビット電流型デジタル・アナログ・コンバータの回路図である。 ２５６個の並列トランジスタの構成例を示す図である。 本実施の形態における並列トランジスタの構成例を示す平面図である。 本実施の形態における並列トランジスタの第２の構成例を示す平面図である。 本実施の形態における並列トランジスタの第３の構成例を示す平面図である。 並列トランジスタの第３の構成例を示す図である。 並列トランジスタの第３の構成例を示す図である。 並列トランジスタの構成例を示す図である。 十文字形状の活性領域による並列トランジスタを利用してDAC回路を構成した例を示す図である。 L字形状の活性領域による並列トランジスタを利用してDAC回路を構成した例を示す図である。 差動増幅回路の回路図とそのレイアウト例を示す図である。 差動増幅回路の回路図とその別のレイアウト例を示す図である。
符号の説明
１０：半導体基板、１４：トレンチアイソレーション領域、１２：トレンチ（分離溝）
２０Ａ：活性領域の第１端、２０Ｂ：活性領域の第２端、２２、２２Ａ、２２Ｂ：活性領域
２２Ｘ：第１の方向のサブ活性領域、２２Ｙ：第２の方向のサブ活性領域
Ｓ：ソース領域、Ｄ：ドレイン領域、Ｇ：ドレイン電極

Claims (10)

  1. トレンチアイソレーション領域で分離された活性領域に形成されたトランジスタを有する半導体装置において、
    対称的または相対的特性を必要とする第１及び第２のトランジスタを含む所定の回路を有し、
    当該第１及び第２のトランジスタにおける前記活性領域の一端とゲート電極との間の距離が、ソース領域とドレイン領域それぞれにおいて、前記第１及び第２のトランジスタの間でほぼ等しいことを特徴とする半導体装置。
  2. 請求項１において、
    前記所定の回路は、ゲートが共通に接続されたトランジスタ対を有するカレントミラー回路と、ソースが共通接続されゲートに入力信号が供給されドレインに出力信号が生成される差動回路のいずれかを含むことを特徴とする半導体回路。
  3. 請求項２において、
    前記所定の回路は、前記カレントミラー回路と差動回路とを有する差動増幅回路と、前記カレントミラー回路とデジタル信号がゲートに供給される差動回路とを複数組有するデジタル・アナログ変換回路のいずれかを含むことを特徴とする半導体回路。
  4. 請求項１乃至３のいずれかにおいて、
    前記第１及び第２のトランジスタは、それぞれトレンチアイソレーション領域で囲まれた第１及び第２の活性領域内にそれぞれ形成され、当該第１及び第２の活性領域にはそれぞれ単一のゲート電極が設けられ、前記第１のトランジスタのソース領域側の前記距離と前記第２のトランジスタのソース領域側の前記距離とがほぼ等しく、前記第１のトランジスタのドレイン領域側の前記距離と前記第２のトランジスタのドレイン領域側の前記距離とがほぼ等しく形成されていることを特徴とする半導体装置。
  5. 請求項４において、
    前記ドレイン側の前記等しい距離と、前記ソース側の前記等しい距離とが異なる長さであることを特徴とする半導体装置。
  6. 請求項１乃至３のいずれかにおいて、
    前記第１及び第２のトランジスタは、トレンチアイソレーション領域で囲まれた共通の活性領域内に形成され、
    当該共通の活性領域内には第１及び第２のゲート電極からなる単一のゲート電極対が形成され、前記活性領域の第１端から前記第１のゲート電極までの距離と、前記活性領域の前記第１端とは反対側の第２端から前記第２のゲート電極までの距離とがほぼ等しく、前記活性領域の前記第１及び第２のゲート電極との間の領域が、前記第１及び第２のトランジスタの共通のソースまたはドレイン領域であることを特徴とする半導体装置。
  7. 請求項１乃至３のいずれかにおいて、
    前記第１及び第２のトランジスタは、それぞれトレンチアイソレーション領域で囲まれた複数の活性領域内に形成され、
    各活性領域内には第１及び第２のゲート電極からなる単一のゲート電極対が形成され、前記活性領域の第１端から前記第１のゲート電極までの距離と、前記活性領域の前記第１端とは反対側の第２端から前記第２のゲート電極までの距離とがほぼ等しく、
    前記第１または第２のトランジスタは、前記第１及び第２のゲート電極を組み合わせて構成されることを特徴とする半導体装置。
  8. 請求項１乃至３のいずれかにおいて、
    前記第１及び第２のトランジスタは、それぞれトレンチアイソレーション領域で囲まれた複数の活性領域内に形成され、
    各活性領域は、第１の方向に伸びる第１のサブ活性領域と、前記第１のサブ活性領域の交差領域で交差し前記第１の方向と交差する第２の方向に伸びる第２のサブ活性領域とを有し、当該第１及び第２のサブ活性領域により十文字形状をなし、
    前記第１のサブ活性領域において、当該第１のサブ活性領域の第１端と前記交差領域との間及び前記第１端とは反対側の第２端と前記交差領域との間に第１及び第２のゲート電極からなる単一のゲート電極対が形成され、前記第１端から前記第１のゲート電極までの距離と前記第２端から前記第２のゲート電極までの距離とがほぼ等しく、
    前記第２のサブ活性領域において、当該第２のサブ活性領域の第１端と前記交差領域との間及び前記第１端とは反対側の第２端と前記交差領域との間に第３及び第４のゲート電極からなる単一のゲート電極対が形成され、前記第１端から前記第３のゲート電極までの距離と前記第２端から前記第４のゲート電極までの距離とがほぼ等しく、
    前記第１または第２のトランジスタは、前記第１乃至第４のゲート電極を組み合わせて構成されることを特徴とする半導体装置。
  9. 請求項１乃至３のいずれかにおいて、
    前記第１及び第２のトランジスタは、それぞれトレンチアイソレーション領域で囲まれた複数の活性領域内に形成され、
    各活性領域は、第１の方向に伸びる第１のサブ活性領域と、前記第１のサブ活性領域の交差領域で交差し前記第１の方向と交差する第２の方向に伸びる第２のサブ活性領域とを有し、当該第１及び第２のサブ活性領域によりＬ字形状をなし、
    前記第１のサブ活性領域において、当該第１のサブ活性領域の前記交差領域を除く領域に第１及び第２のゲート電極からなる単一のゲート電極対が形成され、前記第１のサブ活性領域の第１端から前記第１のゲート電極までの距離と前記第１端とは反対側の第２端から前記第２のゲート電極までの距離とがほぼ等しく、
    前記第２のサブ活性領域において、当該第２のサブ活性領域の前記交差領域を除く領域に第３及び第４のゲート電極からなる単一のゲート電極対が形成され、前記第２のサブ活性領域の第１端から前記第３のゲート電極までの距離と前記第１端とは反対側の第２端から前記第４のゲート電極までの距離とがほぼ等しく、
    前記第１または第２のトランジスタは、前記第１乃至第４のゲート電極を組み合わせて構成されることを特徴とする半導体装置。
  10. 請求項９において、
    前記第１または第２の活性領域は、前記第１及び第２のサブ活性領域により構成されるＬ字形状を１対有し、当該１対のＬ字形状により矩形形状をなすことを特徴とする半導体装置。
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