JP5438947B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
近年、携帯型無線端末の送信部の高周波電力増幅器に、ＣＭＯＳ回路を用いることが提案されている（特許文献１参照）。特に、大きな出力電流を得るために、同一の素子領域に複数のトランジスタを配置し、これらのトランジスタを並列接続した構造が提案されている。この場合、通常はマルチフィンガーと呼ばれるレイアウト構造が採用されている。このマルチフィンガー型のレイアウト構造では、互いに平行に配置され、且つ互いに電気的に接続された複数のゲート電極が同一の素子領域上に配置されている。
しかしながら、上述したマルチフィンガー型のレイアウト構造を有する半導体装置では、優れた特性を実現するための構造が必ずしも提案されているとは言えない。
特開２００７−６０６１６号公報
本発明は、優れた特性を実現するための構造を有する半導体装置を提供することを目的としている。
本発明の第１の視点に係る半導体装置は、複数の辺によって規定された多角形形状を有する素子領域と、前記素子領域を囲む素子分離領域とを含む基板と、前記基板上に設けられ、前記素子領域を横切り、互いに平行に配置され、且つ互いに電気的に接続された複数のゲート電極と、を備えた半導体装置であって、前記辺の少なくとも１つは、前記複数のゲート電極のいずれとも交差せず、且つ前記ゲート電極に対して非平行である。
本発明の第２の視点に係る半導体装置は、素子領域と、前記素子領域を囲む素子分離領域とを含む基板と、前記基板上に設けられ、前記素子領域を横切り、互いに平行に配置され、且つ互いに電気的に接続された第１、第２及び第３のゲート電極と、前記第１のゲート電極と前記第２のゲート電極との間に設けられ、前記第１、第２及び第３のゲート電極に平行な第１のダミーゲート電極と、前記第２のゲート電極と前記第３のゲート電極との間に設けられ、前記第１、第２及び第３のゲート電極に平行な第２のダミーゲート電極と、を備えた半導体装置であって、前記第１のダミーゲート電極の数と前記第２のダミーゲート電極の数とは異なる。
本発明の第３の視点に係る半導体装置は、複数の辺によって規定された多角形形状を有する素子領域と、前記素子領域を囲む素子分離領域とを含む基板と、前記基板上に設けられ、前記素子領域を横切り、互いに平行に配置され、且つ互いに電気的に接続された複数のゲート電極と、を備えた半導体装置であって、前記ゲート電極が横切る２つの前記辺は、互いに非平行である。
本発明によれば、優れた特性を実現するための構造を有する半導体装置を得ることが可能となる。
まず、本発明の実施形態を説明する前に、比較例について説明する。
図１は比較例に係る半導体装置（マルチフィンガー型のレイアウト構造を有する半導体装置）の構成を模式的に示した図である。図１（ａ）は平面図であり、図１（ｂ）は図１（ａ）のＢ−Ｂ線に沿った断面図である。
図１に示すように、半導体基板（シリコン基板）１１には素子領域１２が設けられ、素子領域１２は絶縁膜で形成された素子分離領域１３で囲まれている。素子領域１２の平面形状は、４つの辺（エッジ）２１〜２４で規定された長方形形状である。
素子領域１２及び素子分離領域１３を有する基板１０上には、ゲート絶縁膜（図示せず）を介して複数のゲート電極３１が形成されている。複数のゲート電極３１は、互いに平行に同一ピッチで配置されており、共通電極３２を介して互いに電気的に接続されている。複数のゲート電極３１の幅（チャネル長方向の幅）は互いに等しい。また、ゲート電極３１は、素子領域１２を横切っている。すなわち、ゲート電極３１は、２つの辺２１及び２２と交差している。より具体的には、ゲート電極３１は、辺２１及び２２と垂直に交差している。また、ゲート電極３１は、辺２３及び２４に対して平行に配置され、辺２３及び２４とは交差していない。素子領域１２の表面部分にはソース／ドレイン用の拡散層４１が形成されており、隣接する拡散層４１の間の領域がチャネル領域となる。
上述したように、マルチフィンガー型のレイアウト構造を有する半導体装置では、同一の素子領域１２に複数のＭＯＳトランジスタ（ＭＩＳトランジスタ）が配置され、これら複数のＭＯＳトランジスタが並列接続されている。その結果、大きな出力電流を得ることができ、例えば、携帯型無線端末の送信部における高周波電力増幅器に用いることが可能である。
しかしながら、上述したような構造を有する半導体装置では、正常な特性が得られない場合があることが、本願発明者によって確認された。
図２は、上述したような構造を有する半導体装置の電気特性を示した図である。横軸はドレイン電圧Ｖds、縦軸はドレイン電流Ｉdであり、ゲート電圧Ｖgsを変えている。測定にはｎ型ＭＯＳトランジスタを用い、ゲート長が０．３μｍ、ゲート幅が５．２μｍである。ゲート電極の数は２４本であるため、トータルのゲート幅は１２４．８μｍである。測定には、半導体パラメータアナライザを用いた。
図２に示すように、負性抵抗、ドレイン電流の不連続点、ドレイン電流の傾きの不連続点、変曲点といった異常な特性が観測される。このような異常なトランジスタ特性は、回路シミュレーション用のモデルによって表すことはできない。したがって、このような異常な特性を有するトランジスタは、アナログ回路に適しているとは言えず、高周波電力増幅器に適用することは困難である。
上述したような異常な特性が生じるのは、素子領域内に音響的な定在波が発生するためではないかと考えられる。以下、この点について、図３を参照して説明を加える。
図１に示したように、素子領域１２の平面形状は一般的に長方形である。したがって、対向する一対の辺２３及び２４は互いに平行である。また、複数のゲート電極３１は、互いに平行であり、且つ辺２３及び２４に対して平行である。そして、複数のゲート電極３１は同一ピッチ（同一周期）で配置されている。
トランジスタの動作時には、ゲート電極下にチャネルが形成され、ソース及びドレイン間に印加された電圧Ｖdsにより伝導キャリアが加速される。ソース及びドレイン間の電圧Ｖdsが高いほど、キャリアの移動速度は大きくなり、キャリアの運動エネルギーは高くなる。高い運動エネルギーを持ったキャリアが半導体の結晶格子に衝突すると、運動エネルギーの一部が格子振動のエネルギーに変換される。格子振動のエネルギーは、種々の波長、種々の振動数、種々のエネルギーに分配される。格子振動には、ゲート電極の配置周期と一致する波長を有する音響波も含まれている。
結晶の内部を伝搬する音響波は、波長が長いほど、遠くまで伝搬する性質を持つ。また、素子領域と素子分離領域では、構成材料が異なるため、音響インピーダンスが異なる。そのため、素子領域と素子分離領域との境界では、音響波が反射する。したがって、素子領域の互いに対向する辺（図１の辺２３及び２４）の距離が、音響波の波長の整数倍であると、定在波が発生する。また、音響的な定在波の波長とゲート電極の配置周期が一致すると、トランジスタのチャネル領域では、格子振動の強度が周期的に変化する。そのため、チャネル中を走行するキャリアと結晶格子との衝突確率や衝突強度も周期的に変化する。その結果、音響的な定在波は、その強度がさらに高められる。すなわち、正のフィードバック機構が作用し、定在波は存続し続けることになる。
伝導キャリアと結晶格子との衝突は、インパクトイオン化現象により、新たな電子−正孔対を発生させる。発生した電子−正孔対の一部は基板電位を変化させ、その結果、トランジスタの閾電圧が変化する。閾電圧の変化によってチャネル中を走行するキャリアの数が減少すれば、負性抵抗等が観測されることになる。
このように、図１の示したような構造を有する半導体装置では、音響的な定在波に起因して、異常なトランジスタ特性が生じるという問題がある。したがって、適正な特性を有する高性能の高周波電力増幅器を得ることは困難である。
以下、本発明の実施形態を図面を参照して説明する。
（実施形態１）
図４は本発明の第１の実施形態に係る半導体装置（マルチフィンガー型のレイアウト構造を有する半導体装置）の構成を模式的に示した図である。図４（ａ）は平面図であり、図４（ｂ）は図４（ａ）のＢ−Ｂ線に沿った断面図である。
図４に示すように、半導体基板（シリコン基板）１１には素子領域１２が設けられ、素子領域１２は絶縁膜で形成された素子分離領域１３で囲まれている。素子領域１２の平面形状は、複数の辺によって規定された多角形形状である。本実施形態では、素子領域１２の平面形状は、４つの辺（エッジ）２１〜２４で規定された四角形形状である。辺２１及び辺２２は互いに平行であり、辺２３及び辺２４は互いに非平行である。
素子領域１２及び素子分離領域１３を有する基板１０上には、ゲート絶縁膜（図示せず）を介して複数のゲート電極３１が形成されている。複数のゲート電極３１は、互いに平行に同一ピッチで配置されており、共通電極３２を介して互いに電気的に接続されている。複数のゲート電極３１の幅（チャネル長方向の幅）は互いに等しい。また、ゲート電極３１は、素子領域１２を横切っている。すなわち、ゲート電極３１は、２つの辺２１及び２２と交差している。より具体的には、ゲート電極３１は、辺２１及び２２と垂直に交差している。また、ゲート電極３１は、辺２３及び２４に対して非平行に配置され、辺２３及び２４とは交差していない。素子領域１２の表面部分にはソース／ドレイン用の拡散層４１が形成されており、隣接する拡散層４１の間の領域がチャネル領域となる。
図５は、図４に示した半導体装置における、ゲート電極３１及びソース／ドレイン用拡散層４１の電気的接続を示した図である。図５に示すように、ゲート電極３１は共通に接続されており、拡散層４１は１本おきに共通に接続されている。これにより、複数のＭＯＳトランジスタ（ＭＩＳトランジスタ）が並列接続されて、実質的に１つのトランジスタとして機能する。
上述した半導体装置では、同一の素子領域１２に複数のＭＯＳトランジスタ（ＭＩＳトランジスタ）が配置され、これら複数のＭＯＳトランジスタが並列接続されている。その結果、大きな出力電流を得ることができ、例えば携帯型無線端末の送信部の高周波電力増幅器に用いることが可能である。
また、上述した本実施形態の半導体装置では、ゲート電極３１は、集積度を高めるために、互いに平行に同一ピッチで配置されている。しかしながら、本実施形態の半導体装置では、素子領域１２の辺（エッジ）２３及び２４は、ゲート電極３１に対して非平行である。すなわち、ゲート電極３１のいずれとも交差しない辺２３及び２４は、ゲート電極３１に対して非平行である。したがって、音響波が発生したとしても、素子領域１２と素子分離領域１３との境界で音響波の進行方向が変えられる。そのため、音響的な定在波の発生を抑制することができる。その結果、異常なトランジスタ特性が生じるという問題を防止することができ、適正な特性を有する優れた半導体装置を得ることができる。
なお、定在波の発生をより確実に抑制する観点から、素子領域１２の辺２１〜２４は以下のような関係を満たしていることが好ましい。図６を用いて説明する。
ゲート電極３１に対して垂直な方向に進行する音響波が、素子領域１２の辺２４で反射する場合を考える。この場合、音響波は一般的な反射の法則（入射角＝反射角）にしたがって反射する。このとき、反射波が辺２３ではなく辺２２に到達するように素子領域１２の辺２１〜２４の関係が設定されていれば、定在波は極めて発生し難いと考えられる。具体的には、辺２１近傍を進行する音響波が、一般的な反射の法則（入射角＝反射角＝θ）にしたがって反射したときに、反射波が辺２２に到達すればよい。言い換えると、辺２１と辺２４との交点を通り且つ辺２４に垂直な直線１０１を考え、この直線１０１に対して辺２１と対称な直線１０２又はその延長線１０２が辺２２と交差するように、素子領域１２の平面形状が規定されていることが好ましい。
なお、素子領域１２のパターンは、フォトマスク上のマスクパターンに基づいて形成されるが、一般にマスクパターンのエッジを厳密に斜めにすることは困難である。したがって、図４に示した斜辺２３及び２４は、現実的には図７に示すように階段状に形成される。すなわち、斜辺２３及び２４は、厳密に見れば（ミクロ的に見れば）、多数の微小な辺によって構成されることになる。しかしながら、このような微小な辺の長さは、斜辺２３及び２４の長さに比べて十分に短い。したがって、マクロ的には、階段状の形状を無視することができる。すなわち、マスクパターンの製造技術に起因して生じる微細な階段状の形状は無視することができる。したがって、図７のような場合にも、素子領域１２は辺２１〜２４で規定された四角形形状であると見なすことができる。
（実施形態２）
図８は本発明の第２の実施形態に係る半導体装置（マルチフィンガー型のレイアウト構造を有する半導体装置）の構成を模式的に示した図である。図８（ａ）は平面図であり、図８（ｂ）は図８（ａ）のＢ−Ｂ線に沿った断面図である。なお、本実施形態の基本的な構成は第１の実施形態の構成と類似しているため、第１の実施形態で説明した事項については説明を省略する。
第１の実施形態では、素子領域１２の辺（エッジ）２３及び２４がいずれも、ゲート電極３１に対して非平行であった。本実施形態では、辺２４はゲート電極３１に対して非平行であるが、辺２３はゲート電極３１に対して平行である。すなわち、ゲート電極３１のいずれとも交差しない辺２３及び２４のうち、１つの辺２４のみがゲート電極３１に対して非平行である。
本実施形態においても、辺２４がゲート電極３１に対して非平行であるため、第１の実施形態と同様に、音響的な定在波の発生を抑制することができる。その結果、異常なトランジスタ特性が生じるという問題を防止することができ、適正な特性を有する優れた半導体装置を得ることができる。
（実施形態３）
図９は本発明の第３の実施形態に係る半導体装置（マルチフィンガー型のレイアウト構造を有する半導体装置）の構成を模式的に示した図である。図９（ａ）は平面図であり、図９（ｂ）は図９（ａ）のＢ−Ｂ線に沿った断面図である。なお、本実施形態の基本的な構成は第１の実施形態の構成と類似しているため、第１の実施形態で説明した事項については説明を省略する。
第１の実施形態では、素子領域１２の辺（エッジ）２３及び２４が互いに非平行であったが、本実施形態では、辺２３及び２４が互いに平行である。ただし、辺２３及び２４はいずれも、ゲート電極３１に対して非平行である。すなわち、ゲート電極３１のいずれとも交差しない辺２３及び２４は、ゲート電極３１に対して非平行である。
本実施形態においても、辺２３及び２４がゲート電極３１に対して非平行であるため、第１の実施形態と同様に、音響的な定在波の発生を抑制することができる。その結果、異常なトランジスタ特性が生じるという問題を防止することができ、適正な特性を有する優れた半導体装置を得ることができる。
（実施形態４）
図１０は本発明の第４の実施形態に係る半導体装置（マルチフィンガー型のレイアウト構造を有する半導体装置）の構成を模式的に示した図である。図１０（ａ）は平面図であり、図１０（ｂ）は図１０（ａ）のＢ−Ｂ線に沿った断面図である。なお、本実施形態の基本的な構成は第１の実施形態の構成と類似しているため、第１の実施形態で説明した事項については説明を省略する。
第１の実施形態では、素子領域１２の平面形状は、４つの辺（エッジ）２１〜２４で規定された四角形形状であった。本実施形態では、素子領域１２の平面形状は、６つの辺２１、２２、２３ａ、２３ｂ、２４ａ及び２４ｂで規定された多角形形状である。辺２３ａ、２３ｂ、２４ａ及び２４ｂはいずれも、ゲート電極３１に対して非平行である。すなわち、ゲート電極３１のいずれとも交差しない辺２３ａ、２３ｂ、２４ａ及び２４ｂが、ゲート電極３１に対して非平行である。
本実施形態においても、辺２３ａ、２３ｂ、２４ａ及び２４ｂがゲート電極３１に対して非平行であるため、第１の実施形態と同様に、音響的な定在波の発生を抑制することができる。その結果、異常なトランジスタ特性が生じるという問題を防止することができ、適正な特性を有する優れた半導体装置を得ることができる。
（実施形態５）
図１１は本発明の第５の実施形態に係る半導体装置（マルチフィンガー型のレイアウト構造を有する半導体装置）の構成を模式的に示した図である。図１１（ａ）は平面図であり、図１１（ｂ）は図１１（ａ）のＢ−Ｂ線に沿った断面図である。なお、本実施形態の基本的な構成は第１の実施形態の構成と類似しているため、第１の実施形態で説明した事項については説明を省略する。
第１の実施形態では、素子領域１２の辺（エッジ）２１及び２２がいずれも、ゲート電極３１に対して垂直であった。本実施形態では、辺２１及び２２がいずれも、ゲート電極３１に対して垂直ではない。すなわち、本実施形態では、ゲート電極３１と交差する２つの辺２１及び２２が互いに非平行である。
このように、本実施形態では、辺２１と２２とが互いに非平行であるため、辺２１と辺２２との間での音響的な定在波の発生を抑制することができる。もちろん、第１の実施形態等と同様、辺２３と２４とが互いに非平行であるため、辺２３と２４との間での音響的な定在波の発生を抑制することもできる。したがって、本実施形態においても、異常なトランジスタ特性が生じるという問題を防止することができ、適正な特性を有する優れた半導体装置を得ることができる。
（実施形態６）
図１２は本発明の第６の実施形態に係る半導体装置（マルチフィンガー型のレイアウト構造を有する半導体装置）の構成を模式的に示した図である。図１２（ａ）は平面図であり、図１２（ｂ）は図１２（ａ）のＢ−Ｂ線に沿った断面図である。なお、本実施形態の基本的な構成は第１の実施形態の構成と類似しているため、第１の実施形態で説明した事項については説明を省略する。
第１の実施形態では、複数のゲート電極３１が同一のピッチで配置されていた。本実施形態では、ゲート電極３１が同一のピッチで配置されていない。具体的には、任意の連続して配置された３つのゲート電極３１を第１、第２及び第３のゲート電極とすると、第１のゲート電極と第２のゲート電極との間隔（ピッチ）と、第２のゲート電極と第３のゲート電極との間隔（ピッチ）とが互いに異なるように、複数のゲート電極３１が配置されている。
このように、本実施形態では、ゲート電極３１が同一のピッチで配置されていないため、第１の実施形態よりもさらに音響的な定在波が発生し難い。すなわち、ゲート電極３１のピッチに依存した周期を有する定在波の発生を防止することができる。したがって、異常なトランジスタ特性が生じるという問題を防止することができ、適正な特性を有する優れた半導体装置を得ることができる。
また、本実施形態では、全ての間隔（ａ1、ａ2、ａ3、ａ4、ａ5、ａ6、ａ7）が互いに異なるように、複数のゲート電極３１が配置されている。これにより一層、定在波の発生を防止することができる。
また、各間隔（ａ1、ａ2、ａ3、ａ4、ａ5、ａ6、ａ7）は、互いに整数倍の関係にならないように設定されている。言い換えると、間隔（ａ1、ａ2、ａ3、ａ4、ａ5、ａ6、ａ7）の最小公倍数が、各間隔の積（ａ1×ａ2×ａ3×ａ4×ａ5×ａ6×ａ7）となるように、間隔（ａ1、ａ2、ａ3、ａ4、ａ5、ａ6、ａ7）が設定されている。これにより、さらに一層、定在波の発生を防止することができる。
一例として、ゲート電極３１の間隔（ａ1、ａ2、ａ3、ａ4、ａ5、ａ6、ａ7）は、以下のように設定されている。
ａ1＝０．７３（μｍ）
ａ2＝０．９６（μｍ）
ａ3＝１．１９（μｍ）
ａ4＝１．４２（μｍ）
ａ5＝１．６５（μｍ）
ａ6＝１．８８（μｍ）
ａ7＝２．１１（μｍ）
上記の関係は、一般に、
ａi＝（ａ1／ｐ）×［ｐ＋（ｉ−１）ｑ］
と表すことができる。ここで、ｐ及びｑは素数であり、ｐ＝７３、ｑ＝２３、である。ゲート電極３１の数をＮとすると、ｐ＞Ｎであるため、任意のｉに対して、ａi（ｉ＝１〜Ｎ）は互いに整数倍とはならない。
（実施形態７）
図１３は本発明の第７の実施形態に係る半導体装置（マルチフィンガー型のレイアウト構造を有する半導体装置）の構成を模式的に示した図である。図１３（ａ）は平面図であり、図１３（ｂ）は図１３（ａ）のＢ−Ｂ線に沿った断面図である。なお、本実施形態の基本的な構成は第１の実施形態の構成と類似しているため、第１の実施形態で説明した事項については説明を省略する。
本実施形態では、トランジスタ動作に用いられるゲート電極３１（本実施形態では５本）の他に、トランジスタ動作に用いられないダミーゲート電極５１（本実施形態では１９本）が設けられている。これらのダミーゲート電極５１は、ダミーゲート電極用の共通電極５２に接続されている。共通電極５２は所定電位（例えば、ｎ型ＭＯＳトランジスタではゼロボルト）に固定され、ダミーゲート電極５１を含んだダミートランジスタがオン状態にならないようにしている。また、ダミートランジスタに含まれるダミーソース／ドレインも、所定電位に固定されている。
ダミーゲート電極５１はいずれも、ゲート電極３１に対して平行に配置されており、ダミーゲート電極５１の幅（チャネル長方向の幅）はいずれも、ゲート電極３１の幅（チャネル長方向の幅）と等しい。また、ダミーゲート電極５１間の間隔（ピッチ）は互いに等しい。ダミーゲート電極５１間の間隔（ピッチ）は、ダミーゲート電極５１とゲート電極３１との間の間隔（ピッチ）とも等しい。したがって、合計２４本の電極（５本のゲート電極３１と１９本のダミーゲート電極５１）が、互いに平行に且つ同一ピッチで配置されている。このような周期的な電極配置をすることで、フォトリソグラフィ工程やエッチング工程において、精密な微細加工を高精度で行うことができる。したがって、ゲート寸法のばらつきを抑制することができ、優れた特性を有する半導体装置を得ることが可能である。
第６の実施形態と同様に、ゲート電極３１自体は、同一のピッチで配置されていない。すなわち、任意の連続して配置された３つのゲート電極３１を第１、第２及び第３のゲート電極とすると、第１のゲート電極と第２のゲート電極との間隔（ピッチ）と、第２のゲート電極と第３のゲート電極との間隔（ピッチ）とが互いに異なるように、複数のゲート電極３１が配置されている。したがって、第１のゲート電極と第２のゲート電極との間に設けられたダミーゲート電極を第１のダミーゲート電極とし、第２のゲート電極と第３のゲート電極との間に設けられたダミーゲート電極を第２のダミーゲート電極とすると、第１のダミーゲート電極の数と第２のダミーゲート電極の数とは互いに異なる。このような構造を採用することで、第１の実施形態よりもさらに音響的な定在波が発生し難くすることができる。すなわち、ゲート電極３１のピッチに依存した周期を有する定在波の発生を防止することができる。したがって、異常なトランジスタ特性が生じるという問題を防止することができ、適正な特性を有する優れた半導体装置を得ることができる。
なお、第６の実施形態と同様、複数のゲート電極３１の全ての間隔（本実施形態では４つの間隔）が互いに異なるようにしてもよい。また、第６の実施形態と同様、各間隔が互いに整数倍の関係にならないようにしてもよい。さらに、第６の実施形態と同様、以下の式、
ａi＝（ａ1／ｐ）×［ｐ＋（ｉ−１）ｑ］
が満たされるように、ゲート電極３１の各間隔を設定してもよい。
以上のように、本実施形態によれば、音響的な定在波を発生し難くすることができ、異常なトランジスタ特性が生じるという問題を防止することができるとともに、フォトリソグラフィ工程やエッチング工程において精密な微細加工を行うことができ、ゲート寸法のばらつきを抑制することができる。したがって、適正な特性を有する優れた半導体装置を得ることが可能となる。
なお、図１３に示した例では、素子領域１２の平面形状は、１０本の辺２１、２２、２３ａ、２３ｂ、２３ｃ、２３ｄ、２４ａ、２４ｂ、２４ｃ及び２４ｄで規定された多角形形状である。そして、辺２３ａ、２３ｂ、２３ｃ、２３ｄ、２４ａ、２４ｂ、２４ｃ及び２４ｄはいずれも、ゲート電極３１に対して非平行である。すなわち、図１３に示した例では、ゲート電極３１のいずれとも交差しない辺が、ゲート電極３１に対して非平行となっている。しかしながら、本実施形態では、ゲート電極３１のいずれとも交差しない辺が、ゲート電極３１に対して平行であってもよい。この場合にも、上述した効果と同様の効果を奏することが可能である。
（実施形態８）
例えば、第１の実施形態等で述べたように、ゲート電極のいずれとも交差しない辺がゲート電極に対して非平行となるような構成を採用することで、音響的な定在波の発生を抑制することでき、適正な特性を有する半導体装置を得ることが可能である。しかしながら、そのような構成を採用した場合であっても、異常な特性が生じる場合があることが本願発明者によって確認された。以下、この点について説明する。
図１４は、上述したような構造を有する半導体装置の周波数特性を示した図である。横軸は周波数であり、左側縦軸はインピーダンスの実部、右側縦軸は位相である。ソース電位を共通電位としており、Ｚ11はゲート電極側から見たインピーダンス、Ｚ22はドレイン電極側から見たインピーダンスである。測定にはネットワークアナライザを用い、２ポートのＳパラメータを測定して、これをインピーダンスに変換した。
図１４に示すように、周期的にインピーダンスのピークが観測された。ピークの周期は、ほぼ一定の１２５ＭＨｚであった。このような異常な周波数特性は、回路シミュレーション用のモデルによって表すことはできない。したがって、このような異常な特性を有するトランジスタは、アナログ回路に適しているとは言えず、高周波電力増幅器に適用することは困難である。
上述したような異常な特性が生じるのは、素子領域内に音響的な定在波が発生するためではないかと考えられる。すなわち、ゲート電極が横切る２つの辺が互いに平行であるため、先に述べた定在波生成のメカニズムと同様のメカニズムにより、ゲート電極が横切る２つの辺の間で音響的な定在波が生成されるためであると考えられる。本実施形態では、以下に述べるように、そのような音響的な定在波の発生を抑制することができる。
図１５は、本実施形態に係る半導体装置（マルチフィンガー型のレイアウト構造を有する半導体装置）の構成を模式的に示した図である。図１５（ａ）は平面図であり、図１５（ｂ）は図１５（ａ）のＢ−Ｂ線に沿った断面図である。なお、本実施形態の基本的な構成は第１の実施形態の構成と類似しているため、第１の実施形態で説明した事項については説明を省略する。
図１５に示すように、半導体基板（シリコン基板）１１には素子領域１２が設けられ、素子領域１２は絶縁膜で形成された素子分離領域１３で囲まれている。素子領域１２の平面形状は、複数の辺によって規定された多角形形状である。本実施形態では、素子領域１２の平面形状は、４つの辺（エッジ）２１〜２４で規定された四角形形状である。辺２１及び辺２２は互いに非平行であり、辺２３及び辺２４は互いに平行である。
素子領域１２及び素子分離領域１３を有する基板１０上には、ゲート絶縁膜（図示せず）を介して複数のゲート電極３１が形成されている。複数のゲート電極３１は、互いに平行に同一ピッチで配置されており、共通電極３２を介して互いに電気的に接続されている。また、ゲート電極３１は、素子領域１２を横切っている。すなわち、ゲート電極３１は、２つの辺２１及び２２と交差している。より具体的には、ゲート電極３１は、辺２２とは垂直に交差しているが、辺２１とは斜めに交差している。また、ゲート電極３１は、辺２３及び２４とは交差していない。素子領域１２の表面部分にはソース／ドレイン用の拡散層４１が形成されており、隣接する拡散層４１の間の領域がチャネル領域となる。また、拡散層４１にはソース電極６１及びドレイン電極７１が接続されている。そして、各ソース電極６１は共通電極６２に接続され、各ドレイン電極７１は共通電極７２に接続されている。
上述したように、本実施形態の半導体装置では、ゲート電極３１が横切る２つの辺２１及び２２は互いに非平行であり、ゲート電極３１は辺２１と斜めに交差している。したがって、仮に音響波が発生したとしても、素子領域１２と素子分離領域１３との境界で音響波の進行方向が変えられる。そのため、音響的な定在波の発生を抑制することができる。また、ゲート電極３１のゲート電極幅（ゲート電極３１と素子領域１２とのオーバーラップ部分のチャネル幅方向の幅）が互いに異なっている。したがって、仮に音響的な定在波が各ゲート電極３１に沿って発生したとしても、ゲート電極幅が互いに異なっているため、定在波の周期及び位相は互いに異なる。その結果、異常なトランジスタ特性が生じるという問題を防止することができ、適正な特性を有する優れた半導体装置を得ることができる。
なお、複数のゲート電極３１における最大ゲート電極幅（Ｗmax）は、最小ゲート電極幅（Ｗmin）の３倍よりも小さいことが好ましい。すなわち、Ｗmax＜３Ｗminであることが好ましい。仮に、Ｗmax＝３Ｗminであるとすると、最大ゲート電極幅を有するゲート電極３１で発生する音響的な定在波の３倍高調波の周波数が、最小ゲート電極幅を有するゲート電極３１で発生する音響的な定在波の基本波の周波数に一致する。その結果、そのような２つの周波数成分どうしが互いに影響し合い、音響的な定在波の影響が増強される。したがって、Ｗmax＜３Ｗminであることが好ましい。なお、２倍高調波については、電気的なインピーダンス変化に与える影響が同一ゲート電極内で互いに打ち消し合うため、特に考慮する必要はない。
また、複数のゲート電極のゲート電極幅は等差数列をなすことが好ましい。すなわち、隣接する２つのゲート電極のゲート電極幅の差がいずれも等しくなるように、各ゲート電極のゲート電極幅が決められていることが好ましい。このようにゲート電極を配置することで、個々のゲート電極で発生する共振のエネルギーを、周波数に対して等密度で分散させることが可能である。また、個々のゲート電極で発生する共振のエネルギーを、周波数の対数に対して等密度で分散させたい場合には、複数のゲート電極のゲート電極幅が等比数列をなすことが好ましい。すなわち、隣接する２つのゲート電極のゲート電極幅の比がいずれも等しくなるように、各ゲート電極のゲート電極幅が決められていることが好ましい。
なお、上述した実施形態では、図１５に示すように、辺２３と辺２４とが互いに平行であったが、例えば第５の実施形態の図１１に示すように、辺２３と辺２４とが互いに非平行であってもよい。この場合には、辺２３と辺２４との間の定在波の発生も抑えることができ、よりトランジスタ特性の適正化をはかることが可能である。
以上、本発明の各実施形態について説明したが、上述した各実施形態で述べた事項は適宜組み合わせることが可能である。
また、上述した各実施形態で述べた構造は、ｎ型ＭＯＳトランジスタ（ｎ型ＭＩＳトランジスタ）の他、ｐ型ＭＯＳトランジスタ（ｐ型ＭＩＳトランジスタ）にも適用可能である。
また、上述した各実施形態における半導体装置は、すでに述べた高周波電力増幅器の他、アナログ回路の定電流源に用いることも可能である。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
本発明の実施形態の比較例に係る半導体装置の構成を模式的に示した図である。 比較例に係る半導体装置の電気特性の問題点を示した図である。 比較例に係る半導体装置の問題点を説明するための図である。 本発明の第１の実施形態に係る半導体装置の構成を模式的に示した図である。 本発明の第１の実施形態に係る半導体装置の電気的接続を示した図である。 本発明の第１の実施形態に係る半導体装置に係り、素子領域を規定する辺について示した図である。 本発明の第１の実施形態に係る半導体装置の構成を模式的に示した図である。 本発明の第２の実施形態に係る半導体装置の構成を模式的に示した図である。 本発明の第３の実施形態に係る半導体装置の構成を模式的に示した図である。 本発明の第４の実施形態に係る半導体装置の構成を模式的に示した図である。 本発明の第５の実施形態に係る半導体装置の構成を模式的に示した図である。 本発明の第６の実施形態に係る半導体装置の構成を模式的に示した図である。 本発明の第７の実施形態に係る半導体装置の構成を模式的に示した図である。 問題点を説明するための周波数特性を示した図である。 本発明の第８の実施形態に係る半導体装置の構成を模式的に示した図である。
符号の説明
１０…基板 １１…半導体基板
１２…素子領域 １３…素子分離領域
２１、２２、２３、２４…辺（エッジ）
３１…ゲート電極 ３２…共通電極 ４１…拡散層
５１…ダミーゲート電極 ５２…共通電極
６１…ソース電極 ６２…共通電極
７１…ドレイン電極 ７２…共通電極

Claims (5)

  1. 複数の辺によって規定された多角形形状を有する素子領域と、前記素子領域を囲む素子分離領域とを含む基板と、
    前記基板上に設けられ、前記素子領域を横切り、互いに平行に配置され、且つ互いに電気的に接続された複数のゲート電極と、
    を備えた半導体装置であって、
    前記複数の辺のうち、前記複数のゲート電極を挟んで位置し且つ前記複数のゲート電極のいずれとも交差しない任意の２つの辺の少なくとも一方は、前記ゲート電極に対して非平行である
    ことを特徴とする半導体装置。
  2. 連続して配置された３つの前記ゲート電極を第１、第２及び第３のゲート電極とし、
    前記第１のゲート電極と前記第２のゲート電極との間隔と、前記第２のゲート電極と前記第３のゲート電極との間隔とは互いに異なる
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記素子領域は四角形状である
    ことを特徴とする請求項１に記載の半導体装置。
  4. 前記複数のゲート電極は同一ピッチで配置されている
    ことを特徴とする請求項１に記載の半導体装置。
  5. 前記ゲート電極が横切る２つの前記辺は、互いに非平行である
    ことを特徴とする請求項１に記載の半導体装置。
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