KR102371315B1 - 교대하는 전도성 라인들을 갖는 라이브러리 셀들을 이용한 집적 회로 레이아웃 - Google Patents

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Abstract

교대하는 전도성 라인들을 갖는 라이브러리 셀들을 이용하는 집적 회로 레이아웃이 설명된다. 일 실시예는 제1 셀 및 제2 셀을 포함하고, 제2 셀은 제1 셀에 인접한다. 제1 셀은 제1 복수의 전도성 라인들을 가지고, 제1 복수의 제1 부분은 제2 셀로부터 제1 거리인 라인 단부들을 가진다. 제2 셀은 제2 복수의 전도성 라인들을 가지고, 전도성 라인들은 제1 셀에서의 전도성 라인들에 대해 평행하고 전도성 라인들과 정렬되고, 제2 복수의 제2 부분은 제1 셀로부터 제2 거리인 라인 단부들을 가진다. 제1 거리는 제2 거리보다 더 짧다.

Description

교대하는 전도성 라인들을 갖는 라이브러리 셀들을 이용한 집적 회로 레이아웃
본 설명은 라이브러리(library)를 이용한 집적 회로 레이아웃에 관한 것으로, 특히, 교대하는 전도성 라인들을 갖는 라이브러리 셀들에 관한 것이다.
집적 회로들은 셀들의 라이브러리를 이용하여 전형적으로 설계된다. 각각의 셀은 논리 디바이스, 플립-플롭(flip-flop), 래치(latch), 비교기, 산술 유닛, 버퍼 또는 메모리 레지스터들의 세트, 지연 게이트, 또는 또 다른 컴포넌트와 같은 보편적으로 이용된 컴포넌트를 위한 회로부를 가진다. 셀들은 실리콘 상에서 배열되고 순서화되고, 그 다음으로, 희망하는 회로들을 설계하기 위하여 함께 접속된다. 셀들은 라이브러리에 따라서는, 버퍼들 및 논리 게이트(logic gate)들과 같은 매우 간단한 디바이스들, 또는 승산기(multiplier)들 및 메모리 어레이(memory array)들과 같은 더 복잡한 디바이스들로 제한될 수도 있다.
라이브러리에서의 각각의 셀은, 회로 설계자가 희망하는 회로를 만들기 위하여 임의의 희망하는 로케이션에서 임의의 셀을 놓을 수 있도록, 보편적인 물리적 및 전기적 표준들 내에 맞도록 설계된다. 전형적으로, 표준 셀 크기 유닛은 셀들의 전부를 위하여 이용된다. 그 다음으로, 일부 셀들은 2 배의 높이 또는 2 배의 폭 또는 양자 모두인 것으로서 설계된다. 이것은 더 복잡한 컴포넌트들이 단일 라이브러리를 이용하여 더 간단한 컴포넌트들과 조합되는 것을 허용한다.
셀들 사이의 접속들에 추가하여, 셀은 셀 내에서 트랜지스터들, 다이오드들, 및 다른 컴포넌트들 사이의 접속들을 전형적으로 가진다. 이 내부 접속들은 집적 회로의 실리콘 기판 상에 형성된 트랜지스터들, 다이오드들, 및 임의의 다른 컴포넌트들 상부에 형성된 금속 라인들을 이용하여 행해질 수도 있다. 금속 라인들은 라이브러리에 따라서는, M1, M2, M3 등으로 명명될 수도 있는 층들에서 형성된다. 금속 라인들은 그것들이 유전체 라인들 사이의 평행 트랙(track)들 내에 있도록 설계된다. 이것은 회로를 제조하기 더 용이하게 하고, 그것은 접속 포인트들이 또한 평행 트랙들 상에 있을 것이므로, 셀들을 함께 접속하는 것을 더 용이하게 한다.
진보된 프로세스 설계 규칙들은 동일한 트랙 상의 임의의 2 개의 금속 라인들의 단부들 사이에서, 갭 또는 거리인 특정된 절단 간격을 요구한다. 설계 규칙들은 또한, 비아(via)와 비-관련된 라인 사이의 최소 거리를 요구할 수도 있다. 비아들 또는 금속 라인 단부들이 표준 셀 설계의 상부 또는 하부에서 발생할 때, 설계 규칙들은 비아들이 에지(edge)로부터 약간의 거리에 있고 금속 라인들이 셀의 에지 전에 약간의 거리에서 종료되는 것을 요구한다. 이러한 방법으로, 또 다른 셀이 바로 위 또는 아래에 배치될 경우, 그리고 이 셀이 동일한 트랙들에서 금속 라인들을 또한 가질 경우, 2 개의 셀들 사이의 라인 단부들은 서로로부터 충분하게 이격될 것이다. 설계 규칙들은 2 개의 상이한 셀들의 셀 경계들 근처에서의 전기적 성능을 보장한다.
실시예들은 유사한 참조 번호들이 유사한 구성요소들을 지칭하는 첨부한 도면들의 도면들에서 제한이 아니라 예로서 예시되어 있다.
도 1은 실시예에 따른, 집적 회로 설계 레이아웃의 인접한 셀들의 상호접속 층들의 간략화된 평면도 도면이다.
도 2는 실시예에 따른, 대안적인 집적 회로 설계 레이아웃의 인접한 셀들의 상호접속 층들의 간략화된 평면도 도면이다.
도 3은 실시예에 따른, 제2 대안적인 집적 회로 설계 레이아웃의 인접한 셀들의 상호접속 층들의 간략화된 평면도 도면이다.
도 4는 실시예에 따른, 제3 대안적인 집적 회로 설계 레이아웃의 인접한 셀들의 상호접속 층들의 간략화된 평면도 도면이다.
도 5는 실시예에 따른, 제4 대안적인 집적 회로 설계 레이아웃의 인접한 셀들의 상호접속 층들의 간략화된 평면도 도면이다.
도 6은 실시예에 따른, 제5 대안적인 집적 회로 설계 레이아웃의 인접한 셀들의 상호접속 층들의 간략화된 평면도 도면이다.
도 7은 실시예에 따른, 제6 대안적인 집적 회로 설계 레이아웃의 인접한 셀들의 상호접속 층들의 간략화된 평면도 도면이다.
도 8은 실시예에 따른, 제7 대안적인 집적 회로 설계 레이아웃의 인접한 셀들의 상호접속 층들의 간략화된 평면도 도면이다.
도 9는 실시예에 따른, 제10 대안적인 집적 회로 설계 레이아웃의 인접한 셀들의 상호접속 층들의 간략화된 평면도 도면이다.
도 10은 실시예에 따른, 집적 회로 설계 레이아웃의 인접한 셀들의 인터리빙된(interleaved) 금속 라인들의 평면도 도면이다.
도 11은 실시예에 따른, 또 다른 집적 회로 설계 레이아웃의 인접한 셀들의 인터리빙된 금속 라인들의 평면도 도면이다.
도 12는 실시예에 따른, 집적 회로 설계 레이아웃의 일부의 다수의 라이브러리 셀들의 레이아웃의 평면도 도면이다.
도 13은 실시예에 따른, 금속 라인들 및 폴리실리콘을 갖는 집적 회로의 부분의 측단면도이다.
도 14는 실시예에 따른, 집적 회로를 포함하는 컴퓨팅 디바이스의 블록도이다.
트랙들 사이에서 각각의 금속 라인의 단부로부터 셀의 에지까지의 최소 거리를 교대함으로써, 하나 걸러의 라인은 셀의 에지에 더 근접해질 수도 있다. 이것은 셀 라이브러리를 가능한 한 짧게 여전히 유지하면서, 설계 규칙들에서의 단부 대 단부(end to end) 및 비아 대 비아(via to via) 거리들이 완전히 충족되는 것을 허용하기 위하여 배치 규칙들과 조합될 수도 있다. 교대하는 거리는 셀들이 더 작아지는 것을 허용하고, 이것은 더 많은 셀들 및 더 많은 디바이스들이 더 적은 공간 내에 포함되는 것을 허용한다. 더 짧은 셀들은 최종적인 집적 회로 설계에서의 더 작은 다이(die) 또는 칩(chip)을 가능하게 한다.
일부 라이브러리들은 셀 경계들 상에서 전력 및 접지를 위한 금속 라인들을 배치하기 위한 설계 규칙들을 가진다. 이것은 전력 및 접지 접속들이 이웃하는 셀들 사이에서 용이하게 공유되는 것을 허용한다. 그러나, 금속 라인들과 셀 경계들 사이의 거리들에 대한 규칙들을 만족시키기 위하여, 전력 및 접지는 상부 및 하부 셀 경계들로부터 인보드(inboard)로 견인(pull)된다. 이것은 셀 높이, 상부로부터 레이아웃으로서 관측된 바와 같은 수직 길이를 증가시킨다.
절단 간격 또는 갭 거리에 대한 설계 규칙들은 또한, 예를 들어, 트랜지스터 게이트들을 위하여 이용된 폴리실리콘 영역들의 단부들, 그리고 트라이-게이트(tri-gate) 트랜지스터들을 포함하는 트랜지스터들 내의 소스 및 드레인 영역들의 단부들에 적용된다. 이 유형들의 단부들이 셀 경계에 근접하게 발생할 때, 거리는 또한, 현존하는 셀의 위 또는 아래에 배치되는 셀에서의 유사한 구조체들로부터 유지되어야 한다. 상이한 배치 옵션들에 대한 다수의 셀 설계들을 제공하는 것이 아니라, 단부들은 이러한 단부들이 얼마나 근접하게 상부 및 하부 셀 경계들에 올 수 있는지에 있어서 제한된다.
본원에서 설명된 바와 같이, 셀의 금속 라인들의 단부들은 셀 내에서 크레넬레이팅(crenellating)된다. 크레넬레이션(crenellation)들은 라이브러리에서의 셀들의 상부 및 하부 에지들에 대해 직교한다. 셀 배치는 퍼즐 조각들과 같은 단부들 맞춤을 보장하기 위하여 이용된다. 크레넬레이션들은 셀들의 상부 및 하부들까지의 라인 단부들의 근접성(closeness)을 교대한다. 이것은 셀 라이브러리 높이 상당히 감소되는 것을 허용한다. 라이브러리에서의 셀들에 대하여 요구된 영역을 감소시키는 것은 트랜지스터-당-비용(cost-per-transistor) 수치들을 일반적으로 개선시킬 것이다.
교대하는 폴리실리콘 및 소스 또는 드레인 라인들을 갖는 셀들에 대하여, 동일한 크레넬레이션 접근법이 이용될 수도 있다. 금속 소스 및 드레인 라인들은 그 폴리실리콘 라인들보다 에지에 더 근접하게 될 수도 있다. 이것은 금속 라인들의 단부들 상에서의 컨택들 및 폴리 및 게이트 라우팅 위의 금속 상호접속들로의 접속들을 형성하는 것을 허용한다.
폴리실리콘 라인들은 임의의 다른 라인들에 관계 없이 크레넬레이팅될 수도 있다. 게이트 재료들은 임의의 다른 라인들에 관계 없이 크레넬레이팅될 수도 있거나, 조합의 폴리실리콘 및 게이트 라인들은 함께 크레넬레이팅될 수도 있다. 크레넬(crenel)들은 외부 접속들이 어떻게 만들어져야 하는지에 따라, 폴리실리콘 또는 게이트의 어느 하나에 대응할 수도 있다.
다양한 상이한 크레넬레이션 스타일들이 본원에서 설명된다. 일부 스타일들은 더 높은 셀 밀도를 제공하고, 즉, 그것들은 셀들이 더 작아지는 것을 허용한다. 일부 스타일들은 상부 및 하부 수평 금속들 사이의 액세스를 개선시킨다. 셀 라이브러리는 하나의 유형 또는 다른 것에 기초할 수도 있다. 대안적으로, 양자의 유형들은 단일 셀 라이브러리에서 이용될 수 있다. 셀들의 배치는 더 어려울 것이다. 그러나, 결과적인 설계는 더 간결할 수도 있다.
도 1은 라인들이 크레넬레이팅되는 2 개의 인접한 셀들의 전도성 라인들의 간략화된 평면도 도면이다. 도면은 집적 회로 레이아웃의 매우 작은 부분이다. 제2 셀(104) 상부에 제1 셀(102)이 있다. 제1 셀은 페이지 상에 도시된 바와 같이 제2 셀 위에 있지만, 집적 회로들에 대하여, 2 개의 셀들은 이 평면도에서 동일한 수직 레벨에 있다. 제1 셀을 향한 방향은 위(up)로서 지칭될 것이고, 제2 셀을 향한 방향은 아래(down)로서 지칭될 것이다. 셀들은 단부-대-단부로 수직으로 정렬되고, 각각 4 개의 트랙들 높이 및 5 개의 트랙들 폭이다. 수평 트랙들 또는 행(row)들은 각각의 셀에 대한 페이지 아래의 좌측 상에 트랙 1, 트랙 2, 트랙 3, 및 트랙 4로 표기된다. 수직 트랙들 또는 열(column)들은 표기되는 것이 아니라, 각각은 이하에서 설명된 바와 같이 전도성 라인에 대응한다. 수평 트랙들은 서로에 대해 평행하고, 수직 트랙들은 설계 규칙들이 격자(grid)를 정의하도록 서로에 대해 평행하다.
본원에서 설명된 바와 같이, 수직은 전도성 라인들에 대해 평행한 방향을 지칭하고, 수평은 트랙들에 대해 평행한 방향을 지칭한다. 이것은 셀 레이아웃을 위하여 보편적으로 이용된 관례이지만, 대응하는 구조체들이 궁극적인 집적 회로에서 가질 위치를 지칭하지는 않는다. 여기에서 도시된 디바이스들은 평면형 구조체를 위한 것이지만, 실시예들은 그렇게 제한되지 않아서, 동작 시에, 양자의 방향들은 도 13에서 도시된 바와 같이 디바이스 기판에 평행할 것이다.
상부 셀에서, 수직 트랙들의 개개의 하나에서 각각, 좌측으로부터 우측으로 5 개의 전도성 라인들(106, 108, 110, 112, 114) 이 있다. 하부 셀은 좌측으로부터 우측으로 5 개의 전도성 라인들(116, 118, 120, 122, 124)을 유사하게 가진다. 전도성 라인들의 전부는 수직 트랙들과 정렬된다. 양자의 방향들에서의 트랙들의 크기, 위치결정, 및 정렬은 결과적인 집적 회로의 생산을 간략화한다. 전도성 라인들은 다양한 금속들, 또는 전도성 옥사이드(conductive oxide)들, 전도성 나이트라이드(conductive nitride)들, 및 세라믹(ceramic)들과 같은 다른 전도성 재료들 중의 임의의 것으로 이루어질 수도 있다. 라인들은 간략화를 위하여 금속 라인들로서 지칭될 것이지만, 그러나, 임의의 다른 전도성 재료가 이용될 수도 있다.
2 개의 셀들을 위한 상부 좌측 라인(106)은 비아(126)를 가진다. 비아는 금속 라인이 상부 좌측 라인(106) 위 또는 아래 중의 어느 하나에서의 또 다른 라인 또는 다른 접속에 결합되는 것을 허용한다. 유사하게, 하부 좌측 라인(116)은 그것을 그 라인 위 또는 아래의 일부 다른 컴포넌트에 접속하기 위한 비아(128)를 가진다.
제1(102) 및 제2(104) 셀들은 인접하고, 제1 셀의 하부 경계 및 제2 셀의 상부 경계는 인접하고 공통의 경계(130)를 공유한다. 금속 라인들은 제1 셀의 가장 좌측 라인(106)이 하부 셀의 가장 좌측 라인(116) 바로 위에 있도록 수평으로 정렬된다. 이 금속 라인들은 하부 셀의 라인의 단부가 2 개의 셀들의 에지(130)에 이르기까지 계속 융기하도록 스태거링(stagger)되거나 크레넬레이팅된다. 그러나, 상부 라인(106)의 단부는 에지로부터 멀어지게 이격된다. 4 개의 수직 트랙들의 측면에서, 하부 셀의 라인은 하부 셀의 트랙 1을 커버한다. 상부 셀의 라인은 상부 셀의 트랙 4를 커버하는 것이 아니라, 트랙 3에서 정지한다. 이 차이는 인접한 셀들에서의 동일한 트랙 상의 금속 라인들 사이에서 최소 단부-대-단부 거리를 유지하기 위한 것이다.
가장 좌측 라인들(106, 116)에서의 비아들(126, 128)을 고려하면, 또한, 동일하거나 인접한 셀들에서는 비아들 사이에서 최소 거리가 있다. 금속 라인들 사이의 최소 거리와 같은 이 최소 거리는 회로들이 기판 상부에서 레이아웃될 때에 회로들의 전기적 무결성(integrity)을 유지하기 위한 설계 규칙들의 일부이다. 상부 셀에서의 가장 좌측 라인은 트랙 3을 지나 연장될 수 있을 수도 있지만, 트랙들의 크기 및 최소 단부-대-단부 거리에 따라서는, 비아가 그렇지 않을 수 있다. 그 결과, 이 비아는 셀의 에지에서 트랙 4를 통해 임의의 컴포넌트들에 접속할 수 없다. 그러나, 하부 셀(104) 상에서, 비아(128)는 셀의 에지 근처에서 트랙 1에 접속할 수 있다.
제2 금속 라인들(108, 118)은 가장 좌측 금속 라인들(106, 116)과 동일한 방법으로 유사하게 수직으로 정렬된다. 제2 금속 라인들은 서로에 대해 평행하고, 평행한 수직 트랙들을 따라 연장된다. 그러나, 제2의 2 개의 라인들은 수직으로 스태거링된다. 수직 위치들은 교대하거나 크레넬레이팅된다. 상부 셀(102)의 가장 좌측 라인(106)은 셀의 에지(130)에 도달하는 것이 아니라, 오직 트랙 3을 약간 지난 것에 도달한다. 그러나, 다음 라인(108)의 단부는 셀의 에지(130)로 아래로 연장되고 셀의 에지(130)에 인접한다. 그러나, 단부-대-단부 거리 제한들을 침해하지 않기 위하여, 제2 셀(104)의 제2 금속 라인(118)은 하강된다. 이 라인은 그 좌측의 라인과 달리, 셀의 에지를 터치하는 것이 아니라, 셀의 에지 아래의 트랙 2 근처에서 종료된다. 에지 아래의 거리는 적어도 최소 단부-대-단부 거리만큼 크지만, 셀에 대한 회로 설계에 따라서는, 더 클 수도 있다.
이 패턴은 반복된다. 예시된 예에서, 금속 라인들은 모두 동일한 길이이고, 홀수 라인들, 즉, 제1, 제3, 및 제5 금속 라인들이 서로 수직으로 정렬되도록 위치에 있어서 교대한다. 유사하게, 짝수 라인들, 즉, 제2 및 제4 금속 라인들은 서로 정렬된다. 이 크레넬레이션들에서, 홀수 라인들은 상부 셀에서 에지로부터 멀어지게 융기되는 반면, 짝수 라인들은 상부 셀의 에지에 도달하도록 하강된다. 제2 또는 하부 셀(104)에서, 위치들은 홀수 라인들이 융기되고 짝수 라인들이 하강되도록 역전된다. 이것은 연동, 양자의 셀들이 그 에지들에 도달하는 라인들을 가지는 것을 허용하는 위치에서의 상보적 교대를 제공한다.
도 1의 예에서, 금속 라인들의 전부는 동일한 길이를 가진다. 양자의 셀들(102, 104)에서의 금속 라인들의 구성은 동일하다. 양자의 셀들의 홀수 라인들은 위로 푸시(push)되고, 양자의 셀들의 짝수 라인들은 아래로 푸시된다. 이것은 최소 단부-대-단부 거리가 유지되는 것을 허용한다. 2 개의 셀들은 금속 라인들의 정확하게 동일한 패턴을 가지고, 추가적인 셀들은 동일한 패턴을 유지하기 위하여 동일한 방법으로 도시된 2 개의 셀들 위 및 아래에 추가될 수도 있다. 이 구성을 갖는 추가적인 셀들은 또한, 예시된 것들의 좌측 및 우측에 추가될 수도 있고, 동일한 패턴은 여전히 유지된다. 여기에서 도시된 원리들은 가로질러서 5 개를 초과하는 수직 트랙들 및 4 개를 초과하는 수평 트랙들을 갖는 셀들에 적용될 수도 있다. 교대하는 패턴은 더 작거나 더 큰 셀들에 있어서 동일한 방법으로 이용될 수도 있다.
도 2는 대안적인 구성에서의 2 개의 셀들의 간략화된 평면도 도면이다. 제1 상부 셀(132)은 제2 하부 셀(134) 상부에 있지만, 그러나, 상부 셀은 하나의 수직 트랙에 대응하는 거리(136)만큼 오프셋된다. 그 결과, 가장 좌측 금속 라인(144)은 하부 셀의 임의의 금속 라인들과 정렬되지 않는다. 그것은 레이아웃에서 제3 셀의 라인들(도시되지 않음)과 정렬될 수도 있거나 정렬되지 않을 수도 있다. 상부 셀(146)의 좌측의 제2 라인(146)은 하부 셀(134)의 가장 좌측 라인(152)과 단부-대-단부로 정렬된다. 제1 셀은 제2 셀로부터 수평으로 오프셋되지만, 그것은 하나의 트랙만큼 오프셋되므로, 금속 라인들은 정렬된다. 그러나, 상부 셀의 짝수 라인들은 하부 셀의 홀수 라인들과 정렬된다.
제1 셀을 고려하면, 금속 라인들은 그것들이 공유된 에지(133), 상부 셀의 하부 에지, 및 하부 셀의 상부 에지로부터 거리에 있어서 교대하도록 크레넬레이팅된다. 제1, 제3, 및 제5 금속 라인들(144, 148, 152)은 에지로부터 떨어져 이격되고, 하부 단부들은 하부 에지로부터 위로 융기된다. 다른 한편으로, 제2 및 제4 금속 라인들(146, 150)은 2 개의 셀들 사이의 공통의 에지(133)로 아래로 계속 연장된다. 제1 셀 아래의 제2 셀(134)에서는, 동일한 패턴이 발생한다. 제1, 제3, 및 제5(154, 158, 162)는 제2 셀의 공통의 상부 에지로부터 이격되는 반면, 짝수 금속 라인들, 제2 및 제4 라인들(156, 160)은 에지로 계속 연장된다. 상부 및 하부 셀 사이의 오프셋(136)으로 인해, 상부 셀의 짝수 금속 라인들은 제2 셀의 홀수 금속 라인들과 동일한 수직 트랙 내에 있다. 그 결과, 2 개의 셀들의 공통의 경계에서의 교대하는 짧고 긴 구성이 유지된다.
많은 라이브러리들에서, 임의의 셀은 똑바로 또는 뒤집은 것의 어느 하나로 배치될 수도 있다. 접속들을 더 편리하고 더 직접적으로 하기 위하여, 임의의 셀은 반전될 수도 있거나 180° 회전될 수도 있다. 셀의 반전은 또한, 수직 트랙들에서 금속 라인들의 전부를 유지한다. 원의 1/4 또는 90°의 회전들은 그것이 수직 트랙들을 침해할 것이므로 전형적으로 허용되지 않는다. 수직 금속 라인들은 수평 금속 라인들이 될 것이다. 이것은 회로들을 레이아웃함에 있어서 큰 편리성을 제공하고, 접속들의 길이들을 감소시킨다.
도 1의 예에서, 상부 또는 하부 셀의 어느 하나가 반전되어야 할 경우, 에지에서의 교대하는 패턴은 역전될 것이다. 상부 셀이 반전되거나 뒤집힌 상태로 될 경우, 가장 좌측 금속 라인은 현재의 우측 라인(114)일 것이고, 셀의 상부 에지는 셀의 하부 에지일 것이다. 우측 라인(114)이 셀의 상부 에지가 되므로, 셀이 반전될 경우, 이 라인은 그 다음으로, 가장 좌측 트랙 상의 셀들 사이의 공유된 에지(130)가 될 것이다. 그 다음으로, 이것은 하부 셀의 좌측 라인(116)으로부터의 거리를 침해할 것이다. 동일한 침해는 제3 및 제5 라인들에 대하여 발생하는 반면, 제2 및 제4 라인들은 2 배의 최소 단부-대-단부 거리를 가질 것이다.
도 2는 대안적인 접근법을 제시한다. 동일한 길이인 라인들의 전부 대신에, 홀수 라인들(144, 148, 152, 154, 158, 162)은 더 짧고, 짝수 라인들(146, 150, 156, 160)은 더 길다. 이것은 양자의 셀들(132, 134)에서 동일하다. 셀들은 최소 단부-대-단부 거리를 침해하지 않으면서, 도 1에서와 같이 수평으로 정렬될 수 없지만, 셀들은 오프셋과 정렬될 수 있다. 임의의 홀수 오프셋이 이용될 수도 있다. 도시된 바와 같이, 오프셋은 하나의 트랙이다. 그러나, 3 개 또는 5 개의 트랙들의 오프셋이 이용될 수도 있다. 5 개를 초과하는 트랙들 폭인 것에 대하여, 더 큰 홀수 오프셋이 이용될 수도 있다. 게다가, 금속 라인들의 교대하는 길고 짧은 패턴으로 인해, 셀들의 어느 하나가 반전될 수도 있다. 길고 짧은 교대는 동일하게 남아 있을 것이다. 동일한 방법으로, 유사한 셀들은 도시된 2 개의 셀들 위 및 아래에 배치될 수도 있다. 홀수 오프셋이 이용된다면, 교대하는 패턴이 유지될 것이다.
도 3은 대안적인 구성에서의 도 1의 2 개의 셀들의 평면도 도면이다. 제1 셀(102)은 제2 셀(104) 위의 상부 상에 있다. 이 경우, 상부 셀은 2 개의 트랙들의 오프셋(165)만큼 제2 셀로부터 오프셋된다. 도 1에 대하여 위에서 설명된, 동일한 길이의 금속 라인들의 교대하는 위치들은 임의의 짝수 오프셋이 셀 레이아웃에 적용되는 것을 허용한다. 최소 단부-대-단부 거리가 여전히 유지된다.
2 개의 비아들은 도 1에서의 것들과 유사하게 도시되어 있다. 제1 셀은 트랙 3에서의 비아(127) 및 제3 비아(110)를 가진다. 비아들의 교대하는 위치들로 인해, 제3 트랙은 홀수 금속 라인들에서 이용가능한 셀들 사이의 공통의 에지(130)에 가장 근접한 트랙이다. 제3 트랙에서의 비아(127)는 가장 좌측 비아(106)에서의 비아(126)와 동일한 트랙 내에 있다. 가장 좌측 라인(116)에서의 가장 상부 비아(128)는 공통의 에지에 가장 근접한 제1 트랙 내에 있다. 2 개의 비아들(127, 128)은 최소 비아-대-비아 거리를 유지하는 도 1에서와 같이 하나의 트랙에 의해 분리된다.
도 4는 2 개의 상이한 셀들을 갖는 레이아웃의 평면도 도면이다. 제1 셀(180)은 다른 예들에서와 같이 4 개의 트랙들 높이이지만, 임의의 다른 희망하는 높이가 이용될 수도 있다. 그것은 6 개의 트랙들 폭이고, 쌍-단위(pair-wise)의 교대하는 금속 라인 위치 패턴을 가진다. 제2 셀(182)은 제1 셀의 아래에 있고, 동일한 금속 라인 패턴을 갖는 동일한 크기이다. 양자의 셀들에서, 제1의 2 개의 금속 라인들은 위로 융기된다. 제2의 2 개의 금속 라인들은 하강되고, 제3의 2 개의 금속 라인들은 제1의 2 개의 금속 라인들과 같이 위로 융기된다. 도 1의 예에서와 같이, 금속 라인들의 전부는 동일한 폭이고, 2 개의 셀들은 정렬되므로, 간격이 유지된다. 가장 좌측 쌍은 하부 셀의 라인들이 2 개의 셀들 사이의 공통의 에지에 도달하도록 융기되고, 상부 셀의 가장 좌측 쌍은 최소 단부-대-단부 거리를 유지하기 위하여 공통의 에지 위로 융기된다. 동일한 패턴이 6 개 대신에, 8 개의 수직 트랙들 외부로 연장될 경우, 패턴은 셀마다 균등하게 반복될 것이다. 그러나, 이 유형의 패턴으로, 임의의 수의 수직 트랙들이 지원될 수도 있다.
도 5는 대안적인 위치에서의 도 4의 셀들의 평면도 도면이다. 동일한 2 개의 셀들(180, 182)은 4 개의 수직 트랙들의 상대적인 오프셋으로 이제 위치된다. 제1 셀의 제5 금속 라인은 제2 셀의 제1 금속 라인과 정렬된다. 반복하는 쌍-단위 패턴으로 인해, 이 셀들은 임의의 짝수의 쌍들의 오프셋을 허용한다. 최소 에지-대-에지(edge-to-edge) 거리가 여전히 유지된다.
도 6은 대안적인 레이아웃에서의 대안적인 셀들의 평면도 도면이다. 이 예에서는, 단일 교대 패턴 또는 쌍-단위 교대 대신에, 패턴이 트리플렛(triplet)들로 되어 있다. 3 개의 융기된 금속 라인들, 그 다음으로 3 개의 하강된 금속 라인들이 있다. 제1 셀(190)은 2 개의 트리플렛들의 오직 하나의 패턴이 있도록, 6 개의 트랙들 폭이다. 제2 셀(192)은 동일한 패턴을 가진다. 정렬된 2 개의 셀들에 의하여, 융기된 좌측 셀들은 도 1의 예에서와 같이 최소 에지-대-에지 간격을 유지한다. 패턴은 제1 셀의 좌측의 제3 셀(196), 및 제2 셀의 우측의 제4 셀(198)에 의해 도시된 바와 같이 반복된다.
도 7은 상이한 쌍-단위 반복 패턴을 갖는 2 개의 셀들의 평면도 도면이다. 제1 셀(202)은 2 개의 짧은 금속 라인들, 2 개의 금속 라인들, 및 2 개 초과의 짧은 금속 라인들의 쌍-단위 교대하는 패턴을 가진다. 짧은 라인들은 오직 제2 및 제3 수평 트랙들에서 비아들을 허용한다. 긴 라인들은 셀의 4 개의 트랙들 중의 임의의 것에서 비아들을 허용한다. 제2 셀(204)은 제1 셀의 아래에 배치되고, 2 개의 긴 라인들, 그 다음으로, 2 개의 짧은 라인들, 그 다음으로, 2 개 초과의 긴 라인들을 갖는 반전 패턴을 가진다. 이것은 최소 에지-대-에지 거리를 유지하면서, 셀들의 수직 트랙들이 정렬되는 것을 허용한다. 셀들은 쌍-단위 패턴이 더 많은 반복들을 가지도록 폭이 더 넓어질 수도 있거나, 쌍-단위 패턴이 더 적은 반복들을 가지도록 더 짧아질 수도 있다.
도 8은 수평 오프셋(206)을 갖는, 도 7에서와 같은 동일한 2 개의 셀들(202, 204)의 평면도 도면이다. 오프셋은 패턴의 폭, 금속 라인들의 4 개의 트랙들 또는 2 개의 쌍들과 동일하다. 더 긴 셀들이 또한 가능할 수도 있고, 이 경우, 패턴 오프셋은 더 많은 트랙들 또는 더 많은 쌍들을 포함하여 폭이 더 넓을 수도 있다. 오프셋은 최소 거리가 유지되도록, 아래의 긴 라인들과의 위의 짧은 트랙들 및 그 반대의 정렬을 유지한다.
도 9는 더 큰 패턴을 갖는 셀들과의 레이아웃의 평면도 도면이다. 이 예에서, 짧은 라인, 긴 라인 패턴은 쌍들 대신에, 트리플렛들로 반복된다. 제1 셀(208)에서, 3 개의 짧은 라인들, 그 다음으로, 3 개의 긴 라인들, 그 다음으로, 3 개의 짧은 라인들이 있다. 제1 셀 아래의 제2 셀(210)은 트리플렛 패턴을 반복하지만, 반전되어 있다. 이러한 방법으로, 수직 트랙들은 단부-대-단부 거리에 대한 설계 규칙들을 침해하지 않으면서 정렬될 수도 있다. 이 2 개의 셀들은 또한, 이 예에서의 패턴 또는 6 개의 트랙들과 동일한 크기인 오프셋으로 위치될 수도 있다.
패터닝된 반복들은 쌍들 및 트리플렛들을 초월하여 연장될 수도 있다. 4 개, 5 개, 6 개 이상의 짧은 막대들 또는 긴 막대들과, 그 다음으로, 대응하는 수의 긴 막대들 또는 짧은 막대들이 있을 수도 있다. 반복들의 수는 임의의 특정한 셀의 필요성들을 맞추도록 구비될 수도 있다. 도시된 바와 같이, 동일한 접근법은 또한, 융기된 막대, 하강된 막대 패턴들에 적용될 수도 있다. 1 개, 2 개, 3 개, 4 개, 5 개 이상의 융기된 막대들과, 그 다음으로, 대응하는 수의 하강된 막대들이 있을 수도 있다. 패턴들은 대칭적인 것으로서 도시되어 있지만, 그것들은 또한 비대칭적일 수도 있다. 즉, 2 개의 융기된 막대들과, 그 다음의 2 개의 하강된 막대들 대신에, 1 개의 융기된 막대와, 그 다음으로, 2 개의 하강된 막대들 또는 임의의 다른 비대칭적인 패턴이 있을 수도 있다. 도시된 바와 같이, 패턴은 도 6에서와 같이 2 번과 같은 짝수의 횟수, 또는 도 3에서의 3 번과 같은 홀수의 횟수로 반복될 수도 있다.
이 예들의 각각에서, 금속 라인들 중의 하나 이상을 공통의 경계에 수직으로 더 근접하게 이동시킴으로써, 금속 라인은 그 경계에 가장 근접한 수평 트랙 상의 접속들에 대한 액세스가 허용된다. 그 다음으로, 동일한 트랙에서의 수직으로 정렬된 금속 라인은 공통의 경계로부터 멀어지게 이동된다. 이 이동들은 위 또는 아래의 수직 병진이동(translation)들로서, 또는 동일한 트랙에서의 인접한 라인의 길이를 증가시키면서, 하나의 라인의 길이를 감소시키는 것으로서 도시되어 있다. 금속 라인들은 최소 단부-대-단부 거리에 의해 허용되는 바와 같이 항상 긴 것으로서 도시되어 있지만, 이것은 필수적이지 않다. 일부 셀들에 대하여, 훨씬 더 짧은 트랙은 수평 트랙들로의 희망하는 접속들을 만들기 위하여 충분할 수도 있다. 게다가, 희망하는 접속들에 대하여 오직 필요한 것으로까지 라인들을 감소시키기 위하여, 라인들은 일부 거리들에서 더 짧을 수도 있거나 파손될 수도 있다.
도 10은 셀에서의 상이한 금속 라인들의 평면도 도면이다. 도 1의 상호접속 층들이 이격에 대한 설계 규칙들을 가지는 것처럼, 이 금속 라인들이 설계 규칙들을 또한 가진다. 도 10의 금속 라인들은 이 예에서 폴리실리콘 라인들과 인터리빙된다. 제1 셀(302)은 제2 셀(304)과 정렬되고, 제2 셀(304)에 인접하게 그리고 제2 셀(304) 위에 위치된다. 양자의 셀들은 9 개의 트랙들 폭이고 4 개의 트랙들 높이이지만, 그러나, 임의의 다른 희망하는 치수들이 특정한 구현예에 맞추기 위하여 이용될 수도 있다. 셀들은 2 개의 셀들 사이의 인접한 경계(306)에서 만난다. 이 경계는 상부 셀의 하부 에지 및 하부 셀의 상부 에지이다.
양자의 셀들은 수평 p-도핑된 영역(308, 312) 및 수평 n-도핑된 영역(310, 314)을 가진다. 이 영역들은 셀들에 대한 의도된 회로들을 형성하기 위하여 각각의 셀 내에서 트랜지스터들, 다이오드들, 및 임의의 다른 희망하는 디바이스들을 지원한다. 제1 셀에서, p-형 영역은 n-형 영역 위에 있고, 제2 셀에서, 위치들은 역전된다. 이것은 각각의 셀이 셀에 대하여 희망된 회로부를 지원하기 위하여 고유의 구조체 및 구성요소들의 구성을 가질 수도 있다는 것을 간단하게 보여주기 위한 것이다. 이것은 또한, 셀들 중의 하나가 반전되었다는 것과, 제1 셀의 하부 에지가 제2 셀의 상부 에지에 대응한다는 것을 제외하고는, 2 개의 셀들이 동일하거나 유사할 수도 있다는 것을 보여준다. 특정한 셀에 따라서는, 오직 하나의 n 또는 p-형 영역이 있을 수도 있다. 대안적으로, 양자의 영역들은 n-형 또는 p-형일 수도 있다. 2 개의 확산 영역들 사이에는 확산 갭(diffusion gap)이 있다.
셀들은 양자 모두 금속 라인들을 가지고, 예시된 예에서, 라인들은 p 및 n-형 영역들의 상이한 위치들에도 불구하고, 동일한 위치 및 배향을 가진다. 양자의 셀들의 좌측에서, 셀에서 하강되는 금속 라인(320, 322)이 있다. 그 결과, 제1 셀에서의 좌측 금속 라인(320)은 2 개의 셀들 사이의 경계(306)까지 연장된다. 제2 셀에서의 좌측 금속 라인(322)은 경계로부터 거리를 두거나 변위되도록 하강된다. 양자의 라인들의 이 하강은 최소 단부-대-단부 거리가 2 개의 인접한 수직으로 정렬된 금속 라인들에 의해 제공되는 것을 허용한다. 제3 금속 라인들(328, 330)에서, 위치들은 역전된다. 제2 셀의 제3 금속 라인(330)은 그것이 상방으로 병진이동되므로 셀 경계에 도달한다. 제1 셀의 제3 금속 라인(328)은 또한, 상방으로 병진이동되고, 셀 경계에 도달하지 않는다.
이전의 예들에서 설명된 바와 같이, 이것은 설계 규칙들을 침해하지 않으면서, 이 예에서 가장 외부의 수평 트랙들, 트랙 1 및 트랙 4에 도달하는 비아들이 제공되는 것을 허용한다. 제1 셀에서, 상부 셀의 제1, 제5, 및 제9 금속 라인들은 트랙 4에 도달하는 반면, 제3 및 제7 라인들은 트랙 1에 도달한다. 제1 셀(302)의 좌측 라인(334)은 트랙 4에 또한 접속하기 위한 비아(334)를 가진다. 동일한 수직 트랙에서, 제1 셀의 좌측 비아와 수직으로 정렬되고 제1 셀의 좌측 비아의 바로 아래에 있는 제2 셀(304)의 좌측 비아(322)는 트랙 1에 접속할 수 있는 것이 아니라, 오직 트랙 2에 접속할 수 있다. 이것은 이 2 개의 비아들이 하방으로 병진이동된다. 제2 셀(304)의 제3 비아(330)는 트랙 1에 접속할 수 있다. 제3 라인들은 크레넬레이션들의 교대하는 상하 패턴을 형성하기 위하여 상방으로 병진이동된다.
트랜지스터 회로에서의 이 레벨에서의 홀수 금속 라인들은 n 및 p-형 영역들에서의 트랜지스터들의 소스 및 드레인 영역들에 결합된다. 금속 라인들은 트랜지스터들이 함께 접속되는 것을 허용한다. 또 다른 레벨에서의 수평 금속 라인들(도시되지 않음)은 희망하는 회로 배선을 제공하기 위하여 추가적인 접속들을 허용한다. 이 금속 라인들 사이에서는, 금속 라인들 사이의 추가적인 라인들, 제2, 제4, 제6, 및 8 라인들이 있다. 이 라인들은 게이트 영역들로의 폴리실리콘 접속들을 보여준다. 이 예에서, 게이트 라인들은 금속 라인들과 같이 크레넬레이팅되지 않는다. 게이트 라인들의 전부는 동일한 길이이고, 오직 n 및 p-형 영역들 상부에서 연장된다. 게이트 라인들의 어느 것도 어느 하나의 셀에서 트랙 1 또는 트랙 4에 접속할 수 있다. 그러나, 그것들은 또 다른 접속 층(도시되지 않음)을 통해 임의의 다른 라인들에 접속될 수도 있다.
셀의 회로들에 맞추기 위하여 금속 라인들을 구비하는 추가의 예로서, 양자의 셀들에서의 제2 폴리실리콘 라인들(324, 326)은 양자의 n 및 p-형 영역들에 걸쳐 연장된다. 제4 폴리실리콘 라인들(332, 334)은 양자의 영역들에 걸쳐 연장되는 것이 아니라, 파손된다. 각각의 라인은 n-형 영역에서의 하나의 세그먼트(segment) 및 p-형 영역에서의 또 다른 해체 세그먼트(disjoint segment)를 가진다. 이 2 개의 세그먼트들은 접속되지 않는다. 이것은 본원에서 논의된 예 중의 임의의 것에서의 라인들이 셀에 대한 의도된 회로부를 지원하도록 희망될 경우에 언제든지 파손될 수도 있다는 것을 보여주기 위한 것이다.
도 10의 크레넬레이션들은 오직 금속 소스 및 드레인 라인들에 적용되지만, 크레넬레이션들은 그 대신에 또는 추가로 폴리실리콘 라인들에 적용될 수도 있다. 도 11은 크레넬레이팅되지 않는 금속 라인들과 인터리빙된 크레넬레이팅된 폴리실리콘 라인들의 평면도 도면이다. 제1 셀(340)은 소스 및 드레인 금속 라인들을 통해 그리고 폴리실리콘 라인들과 접속되는 n 및 p-형 영역들을 가진다. 제2 셀(342)은 정렬된 수직 트랙들을 갖는 제1 셀 바로 아래에 있고, 제1 셀에 인접해 있다. 금속 라인들은 셀들의 양자의 상부 및 하부 에지들로부터의 충분한 단부-대-단부 거리로 전통적으로 형성된다.
폴리실리콘 라인들은 크레넬레이팅되고, 위로 병진이동되는 것과 아래로 병진이동되는 것 사이를 교대한다. 제1 및 가장 좌측의 폴리실리콘 라인들(346, 348)은, 하부 셀에서의 라인이 셀의 에지에 있고 공통의 경계(344)에 인접하지만, 상부 셀에서의 라인은 에지(344)로부터 변위되도록 위로 병진이동된다. 제2 폴리실리콘 라인들(350, 352)은, 제1 셀(340)의 라인(350)은 공통의 에지와 접촉하고 제2 셀(342)의 라인(352)은 그렇지 않도록 아래로 병진이동된다. 비아들에 대한 동일한 장점은 이 예에 마찬가지로 적용된다.
도 10 및 도 11의 예들은 도 1 내지 도 9에 대하여 위에서 설명된 바와 같이 수정될 수도 있다. 라인들은 단독으로, 쌍들로, 트리플렛들로, 그리고 더 큰 그룹들로 크레넬레이팅될 수도 있다. 셀들은 더 많거나 더 적은 수평 또는 수직 트랙들을 가질 수도 있다. 라인들은 도시된 바와 같이 상하로 병진이동되는 것 사이를 교대할 수도 있다. 라인들은 또한, 도 2 및 그 변형들에서와 같이, 더 짧은 것과 더 긴 것 사이를 교대할 수도 있다. 게다가, 어느 하나의 소스/드레인 라인들, 또는 폴리실리콘 라인들, 또는 양자는 영향받을 수도 있다. 도 10 및 도 11의 라인들에 대한 교대들은 금속 라인들을 접속함에 있어서 여전히 더 많은 신축성을 제공하기 위하여 도 1 내지 도 9의 교대들과 조합될 수도 있다.
예를 들어, 도 1, 도 2, 및 도 10에서 도시된 바와 같이, 허용되는 것보다 셀의 에지에 더 근접해지도록 하기 위하여 라인들의 위치들을 병진이동시킴으로써, 라인은 셀의 바로 그 에지에 가장 근접한 수평 트랙에서 비아를 통해 접속할 수 있다. 다음 셀에서의 수직으로 인접한 라인을 2 개의 셀들의 공통의 경계로부터 이동시키지 않으면서, 셀 경계에 그렇게 근접한 라인 및 비아가 없을 수 있다. 설계 규칙들은 이러한 작은 단부-대-단부 거리 및 비아들 사이의 이러한 작은 거리를 방지할 것이다. 이것은 또 다른 수평 트랙을 스페이서(spacer)로서 추가함으로써 보상될 수도 있지만, 그러나, 오직 이격의 목적들을 위하여 또 다른 트랙을 매 셀에 추가하는 것은 동일한 영역에서 수용될 수 있는 셀들의 수를 감소시킨다. 교대하는 단부 위치들은 셀들 사이의 스페이서 트랙 없이 접속들이 행해지는 것을 허용한다.
본원에서의 설명에서, 라인들은 셀 경계의 우측에 오는 것으로서 도시되어 있다. 이것은 설명을 이해하기 더 용이하게 하기 위한 것이다. 실제적인 시스템에서, 라인들은 셀 경계에 미치지 못할 수도 있다. 일부 실시예들에서는, 라인들이 최후 트랙, 예시된 예들의 경우에는, 트랙 1 또는 트랙 4에 도달하는 것이 오직 희망될 수도 있다. 그 다음으로, 라인들은, 라인이 셀의 에지로부터 약간의 거리에서 종료되도록, 그 트랙들에 도달한 후에 정지할 수도 있다. 다른 실시예들에서는, 셀들이 이용 시에 서로 중첩하지 않거나 간섭하지 않는다는 것을 보장하기 위하여, 에지로부터 제공된 일부 변위가 있을 수도 있다. 설명된 예들 중의 임의의 것은 셀 경계 전에 종료하기 위하여 라인들의 각각을 약간 더 짧게 함으로써, 그리고 상이한 접속들을 격리하기 위하여 라인들을 파손시킴으로서 수정될 수도 있다.
도 12는 많은 셀들이 더 큰 레이아웃을 형성하기 위하여 조합될 수도 있는 하나의 방법을 도시하는 라이브러리 셀들의 레이아웃(360)의 평면도 도면이다. 간단한 집적 회로를 나타낼 수도 있는 오직 수 십개의 셀들이 도시되어 있다. 실제적인 집적 회로는 대략 이 크기일 수도 있거나, 애플리케이션에 따라서는, 수 천 또는 수 백만 개의 셀들을 가질 수도 있다. 이 예에서, 셀들의 전부는 교대하는 상하 병진이동된 라인들을 가진다. 이것들은 2 개의 수직으로 정렬된 라인들이 서로 너무 근접해지지 않도록, 매 셀 경계에서 인터리빙된다. 이 목적을 위하여, 셀들은 그것의 바로 위 또는 아래의 셀로부터 수평으로 변위되는 몇몇 장소들(362, 364, 366)이 있다. 수평 변위는 작을 수도 있거나 클 수도 있다.
셀들의 많은 것은 5 개의 트랙들 폭이다. 이것은 셀들을 정렬하는 것을 돕는다. 다른 한편으로, 21 개의 트랙들 폭(368), 14 개의 트랙들 폭(370), 또는 홀수 또는 짝수의 트랙들을 갖는 또 다른 치수인 몇몇 더 큰 셀들이 있다. 일관된 교대하는 패턴으로 인해, 상이한 폭들은 셀들이 적게 낭비된 공간과 함께 조합되는 것을 여전히 허용한다. 트랙들 전부는 대략 동일한 높이를 가지지만, 상이한 높이들은 또한, 레이아웃(360)에 대한 적절한 변경들로 수용될 수도 있다. 도면에 의해 제안된 바와 같이, 셀 라이브러리에서 크기에 대한 표준화된 단위가 있더라도, 셀들은 상이한 크기들일 수도 있다. 이것 및 다른 도면들의 전부에서 도시된 셀들은 트랜지스터들, 트라이-게이트 디바이스들, 논리 게이트들, 또는 폭넓은 범위의 다른 논리 및 반도체 디바이스들 및 어셈블리들에 대응할 수도 있다.
도 13은 본원에서 설명된 바와 같은 금속 라인들 및 폴리실리콘을 갖는 집적 회로의 부분의 측단면도이다. 회로는 실리콘, 유리, 세라믹, 갈륨 아세나이드(gallium arsenide), 또는 다수의 다른 재료들 중의 임의의 것으로 이루어질 수도 있는 기판 상에서 형성된다. 배선 층들 및 수동 디바이스들(422)은 기판 상부의 기저 층(406)에서 형성된다. 배선 층들 및 수동 디바이스들은 금속 배선 라인들을 이용하여, 또는 임의의 다른 전도성 재료를 이용하여 형성될 수도 있다. 수동 디바이스들은 전도성 라인들에 결합될 수도 있고, 유전체 층들을 포함할 수도 있다. 하부 배선 층은 전력 또는 데이터를 다른 층들로 전송하기 위하여 이용될 수도 있다.
유전체 층(408)은 하부 배선 층 상부에 증착된다. 능동 디바이스들(424)은 유전체 층 상부의 도핑된 층에서 형성된다. 능동 디바이스들은 트랜지스터들, 다이오드들, 저항기들, 및 다른 디바이스들을 포함할 수도 있다. 능동 디바이스들은 실리콘 비아들을 통한 것과 같이, 수직 비아들(430)을 이용하여 하부 배선 층(406)에 결합될 수도 있다. 유전체 층(412)은 능동 디바이스들 상부에 적용된다. 금속 및 폴리실리콘 라인들(426)은 컨택들 층(414)에서 형성된다. 이 라인들은 도 10 및 도 11의 라인에 대응할 수도 있다. 이 라인들은 개재하는 유전체 층(intervening dielectric layer)을 통해 능동 디바이스들에 직접적으로 접속될 수도 있다.
또 다른 유전체 층(416)은 능동 디바이스들의 컨택들을 격리시키고 보호하기 위하여 적용될 수도 있다. 추가적인 금속 라인들(428)은 상부 배선 층(418)에서 형성될 수도 있다. 이 금속 라인들은 셀의 디바이스들 중의 임의의 하나 이상을 서로에 대해 접속하거나, 상이한 셀들을 서로에 대해 접속하기 위하여 이용될 수도 있다. 금속 라인들(428)로부터 하부 배선 층(406)으로의 비아들(432), 또는 금속 라인들을 셀 내의, 그리고 셀 외부의 다른 컴포넌트들에 접속하기 위한 컨택 층(414)이 있을 수도 있다. 이 금속 라인들은 도 1 내지 도 9의 금속 라인들에 대응할 수도 있다. 이것들은 전반에 걸쳐 금속 라인들로 지칭되지만, 그것들은 다양한 상이한 전도성 재료들 중의 임의의 것으로 이루어질 수도 있다. 이 재료들은 티타늄(titanium), 구리(copper), 알루미늄(aluminum), 금속 혼합물(metal mixture)들, 및 또한 금속 이외의 전도성 재료들을 포함한다.
추가적인 유전체 층들(420)은 금속 라인 층(418) 상부에 형성될 수도 있다. 추가적인 금속 라인 층들은 하부 및 상부 금속 라인 층들 상부에 형성될 수도 있다. 추가적인 전극들, 전도들, 격리, 열 분산, 및 다른 층들은 집적 회로(402)의 상부 상에 형성될 수도 있다. 그 다음으로, 디바이스는 디바이스의 의도된 이용에 따라, 임의의 다른 희망하는 방법으로 패키징될 수도 있거나, 오버몰딩(overmold)될 수도 있거나, 준비될 수도 있다.
도 14는 일 구현예에 따라, 컴퓨팅 디바이스(11)를 예시한다. 컴퓨팅 디바이스(11)는 보드(2)를 하우징한다. 보드(2)는, 프로세서(4) 및 적어도 하나의 통신 칩(6)을 포함하지만, 이것으로 제한되지는 않는 다수의 컴포넌트들을 포함할 수도 있다. 프로세서(4)는 보드(2)에 물리적으로 그리고 전기적으로 결합된다. 일부 구현예들에서, 적어도 하나의 통신 칩(6)은 또한, 보드(2)에 물리적으로 그리고 전기적으로 결합된다. 추가의 구현예들에서, 통신 칩(6)은 프로세서(4)의 일부이다.
그 애플리케이션들에 따라서는, 컴퓨팅 디바이스(11)가 보드(2)에 물리적으로 그리고 전기적으로 결합될 수도 있거나 결합되지 않을 수도 있는 다른 컴포넌트들을 포함할 수도 있다. 이 다른 컴포넌트들은 휘발성 메모리(예컨대, DRAM)(8), 비-휘발성 메모리(예컨대, ROM)(9), 플래시 메모리(도시되지 않음), 그래픽 프로세서(12), 디지털 신호 프로세서(도시되지 않음), 크립토 프로세서(crypto processor), 칩셋(14), 안테나(16), 디스플레이, 터치스크린 디스플레이와 같은 디스플레이(18), 터치스크린 제어기(20), 배터리(22), 오디오 코덱(도시되지 않음), 비디오 코덱(도시되지 않음), 전력 증폭기(24), 글로벌 위치확인 시스템(global positioning system)(GPS) 디바이스(26), 나침반(28), 가속도계(도시되지 않음), 자이로스코프(gyroscope)(도시되지 않음), 스피커(30), 카메라(32), 및 (하드 디스크 드라이브(10), 컴팩트 디스크(compact disk)(CD)(도시되지 않음), 디지털 다기능 디스크(digital versatile disk)(DVD)(도시되지 않음) 등과 같은) 대용량 저장 디바이스를 포함하지만, 이것으로 제한되지는 않는다. 이 컴포넌트들은 시스템 보드(2)에 접속될 수도 있거나, 시스템 보드에 장착될 수도 있거나, 다른 컴포넌트들 중의 임의의 것과 조합될 수도 있다.
통신 칩(6)은 컴퓨팅 디바이스(11)로의, 그리고 컴퓨팅 디바이스(11)로부터의 데이터의 전송을 위한 무선 및/또는 유선 통신들을 가능하게 한다. 용어 "무선" 및 그 파생어들은, 비-솔리드(non-solid) 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 이용을 통해 데이터를 통신할 수도 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 설명하기 위하여 이용될 수도 있다. 용어는 연관된 디바이스들이 임의의 배선들을 포함하지 않지만, 일부 실시예들에서는, 그것들이 그렇지 않을 수도 있다는 것을 암시하지는 않는다. 통신 칩(6)은, Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱텀 에볼루션(long term evolution)(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스(Bluetooth), 그 이더넷 파생물들뿐만 아니라, 3G, 4G, 5G, 및 그 이상으로서 지정되는 임의의 다른 무선 및 유선 프로토콜들을 포함하지만, 이것으로 제한되지는 않는 다수의 무선 또는 유선 표준들 또는 프로토콜들 중의 임의의 것을 구현할 수도 있다. 컴퓨팅 디바이스(11)는 복수의 통신 칩들(6)을 포함할 수도 있다. 예를 들어, 제1 통신 칩(6)은 Wi-Fi 및 블루투스와 같은 더욱 단거리 무선 통신들에 전용될 수도 있고, 제2 통신 칩(6)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 그 외의 것들과 같은 더욱 장거리 무선 통신들에 전용될 수도 있다.
컴퓨팅 디바이스(11)의 프로세서(4)는 프로세서(4) 내에서 패키징된 집적 회로 다이를 포함한다. 일부 구현예들에서, 프로세서, 메모리 디바이스들, 통신 디바이스들, 또는 다른 컴포넌트들의 집적 회로 다이는 본원에서 설명된 바와 같은 라이브러리로부터의 셀들을 이용하여 설계되고 레이아웃된다. 용어 "프로세서"는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여 그 전자 데이터를, 레지스터들 및/또는 메모리 내에 저장될 수도 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수도 있다.
다양한 구현예들에서, 컴퓨팅 디바이스(11)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 정보 단말(personal digital assistant)(PDA), 울트라 이동 PC, 이동 전화, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수도 있다. 추가의 구현예들에서, 컴퓨팅 디바이스(11)는 웨어러블 디바이스를 포함하는, 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수도 있다.
실시예들은 마더보드(motherboard), 애플리케이션 특정 집적 회로(application specific integrated circuit)(ASIC), 및/또는 필드 프로그래밍가능 게이트 어레이(field programmable gate array)(FPGA)를 이용하여 상호접속된 하나 이상의 메모리 칩들, 제어기들, CPU(Central Processing Unit; 중앙 프로세싱 유닛)들, 마이크로칩들 또는 집적 회로들의 일부로서 구현될 수도 있다.
"일 실시예", "실시예", "일 예의 실시예", "다양한 실시예들" 등에 대한 참조들은, 그렇게 설명된 실시예(들)가 특정한 특징부들, 구조체들, 또는 특성들을 포함할 수도 있지만, 모든 실시예가 특정한 특징부들, 구조체들, 또는 특성들을 반드시 포함하지는 않는다는 것을 표시한다. 또한, 일부 실시예들은 다른 실시예들에 대하여 설명된 특징부들의 일부, 전부를 가질 수도 있거나, 특징부들의 어떤 것도 가지지 않을 수도 있다.
다음의 설명 및 청구항들에서, 그 파생물들과 함께, 용어 "결합된"이 이용될 수도 있다. "결합된"은, 2 개 이상의 구성요소들이 서로 협력하거나 상호작용하지만, 그것들이 그들 사이의 매개하는 물리적 또는 전기적 컴포넌트들 가질 수도 있거나, 가지지 않을 수도 있다는 것을 표시하기 위하여 이용된다.
청구항들에서 이용된 바와 같이, 이와 다르게 특정되지 않으면, 공통의 구성요소를 설명하기 위한 서수 형용서 "제1", "제2", "제3" 등의 이용은 유사한 구성요소들의 상이한 사례들이 지칭되고 있다는 것을 단지 표시하고, 그렇게 설명된 구성요소들이 시간적으로, 공간적으로, 순위에 있어서, 또는 임의의 다른 방식에 있어서, 주어진 순서로 되어야 한다는 것을 암시하도록 의도된 것은 아니다.
도면들 및 상기한 설명은 실시예들의 예들을 부여한다. 본 기술분야의 통상의 기술자들은 설명된 구성요소들 중의 하나 이상이 단일의 기능적인 구성요소로 양호하게 조합될 수도 있다는 것을 인식할 것이다. 대안적으로, 어떤 구성요소들은 다수의 기능적인 구성요소들로 분할될 수도 있다. 일 실시예로부터의 구성요소들은 또 다른 실시예에 추가될 수도 있다. 예를 들어, 본원에서 설명된 프로세스들의 순서들은 변경될 수도 있고, 본원에서 설명된 방식으로 제한되지는 않는다. 또한, 임의의 흐름도의 액션(action)들은 도시된 순서로 구현될 필요가 없을 뿐만 아니라; 액트(act)들의 전부가 반드시 수행되어야 할 필요가 있는 것도 아니다. 또한, 다른 액트들에 종속적이지 않은 그러한 액트들은 다른 액트들과 병렬로 수행될 수도 있다. 실시예들의 범위는 결코 이 특정 예들에 의해 제한되지 않는다. 재료의 구조, 치수, 및 이용에 있어서의 차이들과 같은 다수의 변형들은 명세서에서 명시적으로 주어지든지 또는 그렇지 않든지 간에 가능하다. 실시예들의 범위는 다음의 청구항들에 의해 주어진 바와 같은 것만큼 적어도 넓다.
다음의 예들은 추가의 실시예들에 속한다. 상이한 실시예들의 다양한 특징부들은 포함된 일부 특징부들과, 다양한 상이한 애플리케이션들에 맞추기 위하여 제외된 다른 것들과 다양하게 조합될 수도 있다. 일부 실시예들은 집적 회로 레이아웃의 제1 셀, 집적 회로 레이아웃의 제2 셀 - 제2 셀은 제1 셀에 인접함 -, 제1 셀에서의 제1 복수의 전도성 라인들 - 제1 복수의 제1 부분은 제2 셀로부터 제1 거리인 라인 단부들을 가짐 -, 및 제2 셀에서의 제2 복수의 전도성 라인들 - 전도성 라인들은 제1 셀에서의 전도성 라인들에 대해 평행하고 상기 전도성 라인들과 수직으로 정렬되고, 제2 복수의 제2 부분은 제1 셀로부터 제2 거리인 라인 단부들을 가짐 - 을 포함하는 장치에 속하고, 여기서, 제1 거리는 제2 거리보다 더 짧다.
추가의 실시예들에서, 제1 부분의 라인들은 제1 복수의 교대하는 전도성 라인들을 포함한다.
추가의 실시예들에서, 여기서, 제1 복수의 라인들의 제2 부분의 라인들은 제1 거리보다 더 큰, 제2 셀로부터의 제3 거리를 가지고, 여기서, 제2 복수의 전도성 라인들의 제2 부분의 라인들은 제2 거리보다 더 작은, 제1 셀로부터의 제4 거리를 가지고, 여기서, 제1 복수의 제2 부분의 라인들은 제2 복수의 제2 부분의 라인들과 정렬된다.
추가의 실시예들에서, 제1 부분의 라인들은 제1 복수의 짝수 라인들을 포함한다.
추가의 실시예들에서, 제1 복수의 전도성 라인들은 수직 트랙들과 수직으로 정렬된 좌측으로부터 우측으로의 전도성 라인들의 시퀀스를 포함하고, 여기서, 제1 부분의 라인들은 제1 및 제2 전도성 라인들 및 제5 및 제6 전도성 라인들을 포함한다.
추가의 실시예들에서, 전도성 라인들의 제1 부분의 라인들은 제1 부분에 있지 않은 제1 복수의 전도성 라인들보다 더 길다.
추가의 실시예들에서, 조합된 제1 거리 및 제2 거리는 집적 회로에 대한 최소 단부-대-단부 거리 설계 규칙보다 더 크다.
추가의 실시예들에서, 전도성 라인들은 집적 회로의 배선 층에 있다.
추가의 실시예들에서, 전도성 라인들은 집적 회로의 컨택들 층에서의 폴리실리콘 게이트 배선이다.
추가의 실시예들에서, 전도성 라인들은 집적 회로의 컨택들 층에서의 소스 및 드레인 배선이다.
추가의 실시예들에서, 제2 셀은 공유된 경계를 따라 제1 셀의 에지에 인접한 에지를 가진다.
추가의 실시예들에서, 제1 복수의 전도성 라인들은 제1 셀의 에지에 대하여 크레넬레이팅된다.
일부 실시예들은 제1 셀을 집적 회로 레이아웃 내로 배치하는 단계 - 제1 셀은 제1 복수의 다른 라인들 이외의 셀의 에지에 더 근접한 제1 복수의 전도성 라인들의 제1 부분을 포함하는, 제1 복수의 평행한 전도성 라인들을 가짐 -, 및 집적 회로 레이아웃의 제2 셀을 제1 셀의 에지에 인접하게 배치하는 단계 - 제2 셀은 제2 복수의 평행한 전도성 라인들을 가지고, 제2 복수의 제2 부분은 제2 복수의 다른 라인들 이외의 제1 셀의 에지로부터 더 먼 라인 단부들을 가지고, 배치하는 단계는 제2 복수의 전도성 라인들의 제2 부분이 제1 복수의 전도성 라인들의 제1 부분과 단부-대-단부로 정렬되도록 되어 있음 - 를 포함하는 방법에 속한다.
추가의 실시예들에서, 제1 및 제2 셀들은 수직 트랙들을 이용하여 정의되고, 여기서, 제1 복수의 라인들의 라인들은 각각 상이한 평행한 수직 트랙에 있다.
추가의 실시예들에서, 제1 부분의 라인들은 제1 복수의 교대하는 전도성 라인들을 포함한다.
추가의 실시예들에서, 제1 부분의 라인들은 제1 복수의 하나 걸러의 전도성 라인을 포함한다.
추가의 실시예들에서, 제1 복수의 전도성 라인들은 좌측으로부터 우측으로의 전도성 라인들의 시퀀스를 포함하고, 여기서, 제1 부분의 라인들은 제1 및 제2 전도성 라인들 및 제5 및 제6 전도성 라인들을 포함한다.
추가의 실시예들에서, 전도성 라인들의 제1 부분의 라인들은 제1 부분에 있지 않은 제1 복수의 전도성 라인들보다 더 길다.
추가의 실시예들에서, 제1 복수의 라인들의 다른 라인들은 제2 복수의 라인들의 다른 라인들과 단부-대-단부로 정렬된다.
추가의 실시예들에서, 제1 및 제2 셀들은 수직 트랙들을 이용하여 정의되고, 배치하는 단계는 제1 부분의 라인들이 제2 부분의 라인들과는 상이한 수직 트랙들에 있도록 되어 있다.
일부 실시예들은 시스템 보드, 시스템 보드에 접속된 메모리, 및 시스템 보드에 접속되고 시스템 보드를 통해 메모리에 결합된 프로세서 - 프로세서는 제1 및 제1 셀에 인접한 제2 셀을 포함하는 다수의 셀들로 이루어진 레이아웃을 가지고, 레이아웃은 제1 셀에서의 제1 복수의 전도성 라인들 - 제1 복수의 제1 부분의 라인들은 제2 셀로부터 제1 거리인 라인 단부들을 가짐 -, 및 제2 셀에서의 제2 복수의 전도성 라인들 - 전도성 라인들은 제1 셀에서의 전도성 라인들에 대해 평행하고 전도성 라인들과 수직으로 정렬되고, 제2 복수의 제2 부분은 제1 셀로부터 제2 거리인 라인 단부들을 가짐 - 을 포함함 - 를 포함하는 시스템에 속하고, 여기서, 제1 거리는 제2 거리보다 더 짧다.
추가의 실시예들에서, 제1 부분의 라인들은 제1 복수의 교대하는 전도성 라인들을 포함한다.
추가의 실시예들에서, 제2 셀은 공유된 경계를 따라 제1 셀의 에지에 인접한 에지를 가지고, 전도성 라인들은 평행한 트랙들에서 수직으로 정렬된다.

Claims (23)

  1. 장치로서,
    집적 회로 레이아웃의 제1 셀;
    상기 집적 회로 레이아웃의 제2 셀 - 상기 제2 셀은 상기 제1 셀에 인접하고 상기 제1 셀 아래에 있음 -;
    상기 제1 셀에서의 제1 복수의 전도성 라인들 - 상기 제1 복수의 제1 부분의 라인들은 상기 제2 셀로부터 제1 거리에 있는 라인 단부들을 가짐 -; 및
    상기 제2 셀에서의 제2 복수의 전도성 라인들 - 상기 전도성 라인들은 상기 제1 셀에서의 전도성 라인들에 대해 평행하고 상기 제1 셀에서의 전도성 라인들과 수직으로 정렬되고, 상기 제2 복수의 제2 부분은 상기 제1 셀로부터 제2 거리에 있는 라인 단부들을 가짐 - 을 포함하고,
    상기 제1 거리는 상기 제2 거리보다 더 짧고,
    상기 전도성 라인들의 제1 부분은 상기 제2 부분으로부터 수평으로 오프셋되는, 장치.
  2. 제1항에 있어서, 상기 제1 부분의 라인들은 제1 복수의 교대하는(alternating) 전도성 라인들을 포함하는, 장치.
  3. 제1항에 있어서, 상기 제1 부분의 라인들은 제1 복수의 하나 걸러의(every other) 전도성 라인을 포함하는, 장치.
  4. 제1항에 있어서, 상기 제1 부분의 라인들은 상기 제1 복수의 짝수 라인들을 포함하는, 장치.
  5. 제1항에 있어서, 상기 제1 복수의 전도성 라인들은 수직 트랙들과 수직으로 정렬된 좌측으로부터 우측으로의 전도성 라인들의 시퀀스를 포함하고, 상기 제1 부분의 라인들은 제1 및 제2 전도성 라인들 및 제5 및 제6 전도성 라인들을 포함하는, 장치.
  6. 제1항에 있어서, 전도성 라인들의 상기 제1 부분의 라인들은 상기 제1 부분에 있지 않은 상기 제1 복수의 전도성 라인들보다 더 긴, 장치.
  7. 제1항에 있어서, 조합된 상기 제1 거리 및 상기 제2 거리는 상기 집적 회로에 대한 최소 단부-대-단부(end-to-end) 거리 설계 규칙보다 더 큰, 장치.
  8. 제1항에 있어서, 상기 전도성 라인들은 상기 집적 회로의 배선 층에 있는, 장치.
  9. 제1항에 있어서, 상기 전도성 라인들은 상기 집적 회로의 컨택들 층에서의 폴리실리콘 게이트 배선인, 장치.
  10. 제1항에 있어서, 상기 전도성 라인들은 상기 집적 회로의 컨택들 층에서의 소스 및 드레인 배선인, 장치.
  11. 제1항에 있어서, 상기 제2 셀은 공유된 경계를 따라 상기 제1 셀의 하부 에지에 인접한 상부 에지를 가지는, 장치.
  12. 제1항에 있어서, 상기 전도성 라인들은 평행 트랙들에서 수직으로 정렬되는, 장치.
  13. 방법으로서,
    제1 셀을 집적 회로 레이아웃 내로 배치하는 단계 - 상기 제1 셀은 제1 복수의 평행한 전도성 라인들을 가지고, 상기 제1 복수의 평행한 전도성 라인들은 제1 복수의 다른 라인들보다 상기 제1 셀의 하부 에지에 더 근접한 상기 제1 복수의 전도성 라인들의 제1 부분을 포함함 -; 및
    상기 집적 회로 레이아웃의 제2 셀을 상기 제1 셀의 상기 하부 에지에 인접하게 배치하는 단계 - 상기 제2 셀은 제2 복수의 평행한 전도성 라인들을 가지고, 상기 제2 복수의 제2 부분은 복수의 다른 라인들보다 상기 제1 셀의 상기 하부 에지로부터 더 먼 라인 단부들을 가지고, 상기 제2 복수의 전도성 라인들이 상기 제1 복수의 전도성 라인들과 수직으로 정렬되고 상기 전도성 라인들의 제1 부분은 상기 제2 부분으로부터 수평으로 오프셋되도록 배치됨 - 를 포함하는, 방법.
  14. 제13항에 있어서, 상기 제1 복수의 라인들 중의 라인들은 각각 상이한 평행한 수직 트랙에 있고 상기 오프셋은 하나의 수직 트랙에 대응하는, 방법.
  15. 제14항에 있어서, 상기 제1 부분의 라인들은 상기 제1 복수의 교대하는 전도성 라인들을 포함하는, 방법.
  16. 제13항에 있어서, 상기 제1 부분의 라인들은 상기 제1 복수의 하나 걸러의 전도성 라인을 포함하는, 방법.
  17. 제13항에 있어서, 상기 제1 복수의 전도성 라인들은 수직 트랙들과 수직으로 정렬된 좌측으로부터 우측으로의 전도성 라인들의 시퀀스를 포함하고, 상기 제1 부분의 라인들은 제1 및 제2 전도성 라인들 및 제5 및 제6 전도성 라인들을 포함하는, 방법.
  18. 시스템으로서,
    시스템 보드;
    상기 시스템 보드에 접속된 메모리; 및
    상기 시스템 보드에 접속되고 상기 시스템 보드를 통해 상기 메모리에 결합된 프로세서
    를 포함하고,
    상기 프로세서는 제1 셀 및 상기 제1 셀에 인접하고 상기 제1 셀 아래에 있는 제2 셀을 포함하는 다수의 셀들로 이루어진 레이아웃을 가지고, 상기 레이아웃은,
    상기 제1 셀에서의 제1 복수의 전도성 라인들 - 상기 제1 복수의 제1 부분의 라인들은 상기 제2 셀로부터 제1 거리에 있는 라인 단부들을 가짐 -; 및
    상기 제2 셀에서의 제2 복수의 전도성 라인들 - 상기 전도성 라인들은 상기 제1 셀에서의 전도성 라인들에 대해 평행하고 상기 제1 셀에서의 전도성 라인들과 수직으로 정렬되고, 상기 제2 복수의 제2 부분은 상기 제1 셀로부터 제2 거리에 있는 라인 단부들을 가짐 - 을 포함하고,
    상기 제1 거리는 상기 제2 거리보다 더 짧고,
    상기 전도성 라인들의 제1 부분은 상기 제2 부분으로부터 수평으로 오프셋되는, 시스템.
  19. 제18항에 있어서, 상기 제1 부분의 라인들은 상기 제1 복수의 교대하는 전도성 라인들을 포함하는, 시스템.
  20. 제18항에 있어서, 상기 제2 셀은 공유된 경계를 따라 상기 제1 셀의 하부 에지에 인접한 상부 에지를 가지고, 상기 전도성 라인들은 평행한 트랙들에서 수직으로 정렬되는, 시스템.
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