JP2016189489A - 公称最小ピッチの非整数倍であるセル高さを有するスタンダードセル - Google Patents

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尚志 謝
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恵中 莊
庭▲い▼ 江
Ting-Wei Chiang
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Chun-Fu Chen
俊甫 陳
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Abstract

【課題】公称最小ピッチの非整数倍であるセル高さを有するスタンダードセルを提供する。【解決手段】金属線の公称最小ピッチを有するプロセスにより製造される集積回路であって、複数の金属線、および、複数の金属線下の複数のスタンダードセルを含む。複数の金属線は第一方向に沿って延伸し、複数の金属線は、公称最小ピッチの整数により、第一方向に垂直な第二方向で分離される。複数のスタンダードセルの少なくともひとつは、第二方向に沿ったセル高さを有し、セル高さは公称最小ピッチの非整数倍である。公称最小ピッチは複数の金属線の所定最小ルーティングピッチであると共に、所定半導体製造プロセスの１つ以上の特徴に従って決定される。【選択図】図１

Description

本発明は、代理人整理番号T5057-884U (“STANDARD CELLS FOR PREDETERMINED FUNCTION HAVING DIFFERENT TYPES OF LAYOUT”と題されるTSMC2013-0380)、および、T5057-885U (“STANDARD CELL METAL STRUCTURE DIRECTLY OVER POLYSILICON STRUCTURE”と題されるTSMC2013-0381)を含む同時係属出願に関し、その内容は引用によって本願に援用される。
集積回路の設計において、所定機能を有するスタンダードセルが用いられる。スタンダードセルの事前設計レイアウトはセルライブラリーに保存される。集積回路を設計する時、スタンダードセルの事前設計レイアウトがセルライブラリーから検索され、集積回路レイアウト上のひとつ以上の所望の位置に設置される。その後、ルーティングが実行されて、金属線を用いて、スタンダードセルと互いに接続する。したがって、集積回路レイアウトが用いられて、所定半導体製造プロセスにより、集積回路を製造する。
本発明は、公称最小ピッチの非整数倍であるセル高さを有するスタンダードセルを提供することを目的とする。
金属線の公称最小ピッチを有するプロセスにより製造される集積回路であって、複数の金属線、および、複数の金属線下の複数のスタンダードセルを含む。複数の金属線は第一方向に沿って延伸し、複数の金属線は、公称最小ピッチの整数倍により、第一方向に垂直な第二方向で分離される。複数のスタンダードセルの少なくともひとつは、第二方向に沿ったセル高さを有し、セル高さは公称最小ピッチの非整数倍である。前記複数の金属線において、前記公称最小ピッチは当該複数の金属線の所定最小ルーティングピッチであると共に、所定半導体製造プロセスの１つ以上の特徴に従って決定される。前記複数のスタンダードセルの少なくともひとつの入力／出力シグナルポートは、第一組の複数の仮想グリッド線と重複するように配置される。前記複数の金属線は、第二組の前記複数の仮想グリッド線と重複するように配置され、前記複数の仮想グリッド線は平行で、前記複数の仮想グリッド線の二個の隣接するラインは、前記公称最小ピッチにより分離される。
公称最小ピッチの非整数倍であるセル高さを有するスタンダードセルが提供される。
ひとつ、または、それ以上の実施形態による集積回路の一部の拡大図を含む平面図である。 ひとつ、または、それ以上の実施形態による集積回路中のスタンダードセルの平面図である。 ひとつ、または、それ以上の実施形態による集積回路レイアウトを設計する方法のフローチャートである。 ひとつ、または、それ以上の実施形態による集積回路デザインシステムの機能ブロック図である。
本明細書は、本発明を特定して指摘し明確に請求する請求項で完結しているが、本発明は、好ましい実施形態の以下の説明を、類似の参照番号が類似の要素を特定する添付図面と併せ読むことにより、より良好に理解されると考えられる。
理解できることは、以下の開示はひとつ以上の異なる実施形態、または、範例を提供して、本発明の異なる特徴を実行することである。コンポーネントと配置の特定例が以下に示され、本発明をわかり易くする。もちろん、これらは決して本発明を限定するものではない。当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができる。
さらに、空間的相対用語、たとえば、 “下部” “上部” “水平” “垂直” “上方” “下方” “上” “下” “頂部” “底部” “左” “右” 等、および、それらの派生語(たとえば、 “水平に” “下方に” “上方に” 等)が用いられて、一特徴ともうひとつの特徴の関係をわかり易くする。空間的相対用語は、特徴を含む装置の異なる方向をカバーする目的で用いられる。
図１は、ひとつ、または、それ以上の実施形態による集積回路の一部１０２の拡大図１１０を含む集積回路１００の平面図である。集積回路１００は、スタンダードセル(Ｙ方向に沿った基準線１１２ａと１１２ｂ、および、Ｘ方向に沿った１１２ｃと１１２ｄにより示されるセル境界を有する)とも称される複数の事前設計回路ブロックを含む。相互接続構造、たとえば、金属線１１４ａ、１１４ｂ、１１４ｃ、１１４ｄ、および、１１４ｅのひとつ以上の層が、スタンダードセル上に形成される。セル境界は、スタンダードセルのセル領域を定義し、隣接するスタンダードセルのセル領域は重複しない。ある実施形態において、相互接続構造の層の少なくとも一つの層は、所定方向 (たとえば、Ｘ方向)に沿ったルートで、相互接続構造の層の少なくともひとつの別の層は、別の所定方向 (たとえば、Ｙ方向)に沿ったルートである。ある実施形態において、相互接続構造の異なる層は、プラグにより接続される。
図１において、スタンダードセルの詳細は省略する。ある実施形態において、ひとつ以上のスタンダードセルはロジックゲートセルである。ある実施形態において、ロジックゲートセルは、AND、OR、NAND、NOR、XOR、INV、AND-OR-Invert (AOI)、OR-AND-Invert (OAI)、MUX、Flip-flop、BUFF、ラッチ、遅延、または、クロックセルを含む。ある実施形態において、各スタンダードセルは、少なくとも、能動素子、たとえば、金属酸化物半導体電界効果トランジスタ、接合電界効果トランジスタ、バイポーラ接合トランジスタ、または、別の適当な能動素子を含む。
金属線１１４ａ、１１４ｂ、１１４ｃ、１１４ｄ、および、１１４ｅは、Ｘ方向に延伸し、対応する仮想グリッド線１１６ａ、１１６ｂ、１１６ｃ、１１６ｄ、および、１１６ｅと重複する。仮想グリッド線１１６ｄは、セル境界１１２ｄと同一の空間を占める。仮想グリッド線１１６ａ−ｅと別の仮想グリッド線 １１８ａ−ｆは、Ｘ方向に沿って平行に配置され、複数の仮想グリッド線１１６ａ−ｅと１１８ａ−ｆの二個の隣接するラインは、公称最小ピッチＴ (図２)により分離される。公称最小ピッチＴは、所定半導体製造プロセスに従って、相互接続構造を形成する金属線の所定最小ルーティングピッチである。ある実施形態において、公称最小ピッチＴは、リソグラフプロセスの波長、エッチングプロセスの選択性、金属線の材料、エラーの合理的な許容差、および、所定半導体製造プロセスの予期される歩留まり率を含む所定半導体製造プロセスのひとつ以上の特徴に従って決定される。設置とルーティングソフトウェアツールにおいて、仮想グリッド線１１６ａ−ｅと１１８ａ−ｆに従って、Ｘ方向に沿った集積回路レイアウトの金属線が配列される ( “ルーティング”としても知られる)。
ある実施形態において、各金属線１１４ａ−ｅは、少なくともひとつのバリア層と導電層を含むマルチレイヤー構造を含む。ある実施形態において、ひとつ以上の金属線は、非金属導電材料を含む導電線により代替される。
図２は、ひとつ、または、それ以上の実施形態による集積回路中のスタンダードセル２００の上面図である。スタンダードセル２００は、ひとつ以上のＰ型トランジスタを形成するＮ型アクティブ領域２１２、および、ひとつ以上のＮ型トランジスタを形成するＰ型アクティブ領域２１４を含む。スタンダードセル２００は、また、ひとつ以上のＰ型トランジスタとひとつ以上のＮ型トランジスタを接続する導電線２２２、２２４、および、２２６と電力線２３２と２３４を含んで、所定機能を実行する。図２に示される実施形態において、上セル境界２４２は、Ｘ方向に沿って延伸する電力線２３２の一部分の中間で定義され、下セル境界２４４は、Ｘ方向に沿って延伸する電力線２３４の一部分の中間で定義される。
Ｘ方向に沿って平行に、且つ、Ｘ方向に垂直なＹ方向に沿って連続して配置される複数の仮想グリッド線２５２ａ−２５２ｊが図２に示される。図１と共に示されるように、複数の仮想グリッド線２５２ａ−２５２ｊの二個の隣接するラインは、公称最小ピッチＴにより分離される。
一個のスタンダードセル２００と１０本の仮想グリッド線２５２ａ−２５２ｊが図２に示される。スタンダードセル２００を含む集積回路にとって、別のスタンダードセルと仮想グリッド線は図２では省略されて、本発明の説明が不明瞭になるのを回避する。当業者なら理解できるように、ひとつ以上の別のスタンダードセルは、スタンダードセル２００に隣接し、ひとつ以上の仮想グリッド線は、スタンダードセル２００を含む集積回路上で定義される。また、当業者なら理解できるように、スタンダードセル２００は、図１に示される集積回路１００のスタンダードセルとして使用される。
スタンダードセル２００は、Ｙ方向に沿ったセル高さＨを有し、上セル境界２４２と下セル境界２４４間の距離として定義される。セル高さＨは、公称最小ピッチＴの非整数倍である。図２に示される実施形態において、スタンダードセル２００のセル高さＨは７.５Ｔである。つまり、セル高さＨ対公称最小ピッチＴの比率は、７．５である。ある実施形態において、セル高さＨ対公称最小ピッチＴの比率は、６から１６である。ある実施形態において、セル高さ対公称最小ピッチの比率は、ｐ／ｑ、ｐとｑは整数である。図２に示される実施形態において、下セル境界２４４は、仮想グリッド線２５２ｉ(すなわち、オングリッド)のひとつの上にあり、上セル境界２４２は、仮想グリッド線２５２ａ−ｊ(すなわち、オフグリッド)のどの上にもない。ある実施形態において、上セル境界２４２はオングリッド、下セル境界はオフグリッドである。ある実施形態において、上セル境界２４２と下セル境界２４４両方は、オフグリッドである。
導電線２２２、２２４、および、２２６は、スタンダードセル２００外の金属線に接続されるように設置され、よって、スタンダードセル２００の入力／出力ポートとして見なされる。ある実施形態において、スタンダードセル２００の入力／出力ポートと見なされる全導電線２２２、２２４、および、２２６は、ひとつ以上の対応する仮想グリッド線 (導電線２２２の２５２ｄ〜２５２ｆ; 導電線２２４の２５２ｃ-２５２ｇ; 導電線２２６の２５２ｆ)と重複する。
その上、複数の金属線 (たとえば、図１の金属線１１４ａ−ｅ)は、スタンダードセル２００の上にあり、Ｘ方向に延伸する。ある実施形態において、公称最小ピッチＴの整数倍により、Ｘ方向に垂直なＹ方向で、複数の金属線が分離される。
公称最小ピッチＴの整数倍であるセル高さを有するスタンダードセルの設計と比較すると、図２に示されるスタンダードセル２００の設計において、回路設計者は、さらに、柔軟性を有する。たとえば、セル高さが７．５Ｔのスタンダードセルが、すでに所定性能仕様に符合している場合、回路設計者は、スタンダードセルのサイズを拡張して、スタンダードセル高さを、公称最小ピッチＴの整数にするのにちょうどの８Ｔのセル高さにする必要がない。多くのアプリケーションにおいて、公称最小ピッチＴの整数倍のセル高さを有する対応物を用いるのと比較すると、公称最小ピッチＴの非整数倍のセル高さを有するスタンダードセルを用いた集積回路は、さらに、集積回路のダイサイズ全体を減少させる。
図３は、ひとつ、または、それ以上の実施形態による集積回路レイアウトを設計する方法３００のフローチャートである。理解できることは、追加操作は、図３に示される方法３００の前、実行中、および／または、後で実行され、他の別のプロセスは簡潔に示されることである。
所定の製造プロセスを用いる図２に示されるスタンダードセル２００と併せて示されるように、スタンダードセルを含む集積回路を製造するために、集積回路レイアウト（図４の４１４ａ）は、回路フォーマット、または、回路記述ランゲージフォーマット中に保存される回路設計（４１４ｂ）に基づいて生成される。
操作３１０において、図３と図２に示されるように、ハードウェアコンピュータは、回路設計に基づいて、スタンダードセル２００のレイアウトを受信する。スタンダードセルは、所定の製造プロセスに対応するように設計され、所定の製造プロセスは、金属線のＹ方向に沿った公称最小ピッチＴを有する。スタンダードセル２００のレイアウトは、方向Ｙに沿ったセル高さＨを有し、セル高さＨは、公称最小ピッチＴの非整数倍である。
ある実施形態において、セル高さＨ対公称最小ピッチＴの比率は、６〜１６である。ある実施形態において、セル高さＨ対公称最小ピッチＴの比率は、７．５である。ある実施形態において、セル高さ対公称最小ピッチの比率は、ｐ／ｑ、ｐとｑは整数である。
操作３２０において、図３と図２に示されるように、複数の仮想グリッド線 (たとえば、仮想グリッド線２５２ａ−ｊ)は、Ｙ方向に垂直なＸ方向に沿って連続で配置される。複数の仮想グリッド線の二個の隣接するラインは、公称最小ピッチＴにより分離される。
操作３３０において、図３と図２に示されるように、スタンダードセル２００のレイアウトは、少なくともひとつの実施形態において、スタンダードセル２００の全入力／出力シグナルポート(すなわち、導電線２２２、２２４、および、２２６)が、第一組の仮想グリッド線２５２ｃ〜２５２ｇと重複する形式で設置されて、集積回路レイアウトを形成する。ある実施形態において、上セル境界２４２と下セル境界２４４のひとつは、複数の仮想グリッド線２５２ａ−ｊのひとつと一致し、上セル境界２４２と下セル境界２４４の別のひとつは、複数の仮想グリッド線２５２ａ−ｊのいずれとも一致しない。
操作３４０において、図３と図１に示されるように、ひとつ以上の金属線（たとえば、金属線１１４ａ-１１４ｅ）のレイアウトパターンは、ひとつ以上の金属線のレイアウトパターンが、第二組の仮想グリッド線１１６ａ−ｅと重複する形式で、集積回路レイアウトを形成するように設置される。
ある実施形態において、スタンダードセルはロジックゲートセルである。ある実施形態において、ロジックゲートセルは、AND、OR、NAND、NOR、XOR、AOI、OAI、MUX、Flip-flop、BUFF、ラッチ、INV、遅延、または、クロックセルである。
図４は、ひとつ、または、それ以上の実施形態による集積回路デザインシステム４００の機能ブロック図である。集積回路デザインシステム４００は、第一コンピュータシステム４１０、第二コンピュータシステム４２０、ネットワーク ストレージデバイス４３０、および、第一コンピュータシステム４１０、第二コンピュータシステム４２０、および、ネットワーク ストレージデバイス４３０を接続するネットワーク４４０を含む。ある実施形態において、第二コンピュータシステム４２０、ストレージデバイス４３０、および、ネットワーク４４０のひとつ以上は省略される。
第一コンピュータシステム４１０は、通信可能で、非一時的に結合されるハードウェアプロセッサ４１２、生成された集積レイアウト４１４ａ、回路設計４１４ｂ、および、コンピュータプログラムコード４１４ｃ、すなわち、一組の実行可能な命令を保存するコンピュータ可読ストレージ媒体４１４を含む。プロセッサ４１２は、コンピュータ可読ストレージ媒体４１４に電気的に接続される。プロセッサ４１２は、コンピュータ可読ストレージ媒体４１４で符号化される一組の命令４１４ｃを実行するように設定されて、コンピュータ４１０を、設置とルーティングツールとして有効にし、図３に示される一部、または、すべての操作を実行する。少なくともひとつの実施形態において、ハードウェアプロセッサ４１２は、スタンダードセルのレイアウト、および、所定半導体製造プロセスに対応する公称最小ピッチに基づいて、集積回路レイアウトを生成する一組の命令４１４ｃを実行するように設定される。
ある実施形態において、プロセッサ４１２は、中央処理装置 (ＣＰＵ)、マルチプロセッサ、分散処理システム、特定用途向け集積回路 (ＡＳＩＣ)、および／または、適当な処理ユニットである。
ある実施形態において、コンピュータ可読ストレージ媒体４１４は、電子、磁気、光学、電磁気、赤外線、および／または、半導体システム(または、機器、または、装置)である。たとえば、コンピュータ可読ストレージ媒体４１４は、半導体、または、固体メモリ、磁気テープ、リムーバブルコンピュータディスケット、ランダムアクセスメモリ (ＲＡＭ)、読み取り専用メモリ(ＲＯＭ)、剛性磁気ディスク、および／または、光ディスクを含む。光ディスクを用いた実施形態において、コンピュータ可読ストレージ媒体４１４は、コンパクトディスクＲＯＭ(ＣＤ-ＲＯＭ)、コンパクトディスク-読み取り/書き込み(ＣＤ-Ｒ/Ｗ)、および／または、デジタルビデオディスク (ＤＶＤ)を含む。
ある実施形態において、ストレージ媒体４１４は、第一コンピュータシステム４１０に、図３に示される方法３００を実行させるように設定されるコンピュータプログラムコード４１４ｃを保存する。ある実施形態において、ストレージ媒体４１４は、方法３００の実行に必要な、または、方法３００を実行する期間に生成される情報、たとえば、生成された集積回路レイアウト４１４ａ、オリジナルの回路設計４１４ｂ、および／または、スタンダードセル２００のレイアウトを含むライブラリー４１４ｄも保存する。
コンピュータシステム４１０は、少なくとも幾つかの実施形態において、入力／出力インターフェース４１６とディスプレイユニット４１７を含む。入力／出力インターフェース４１６は、コントローラー４１２に結合され、回路設計者が第一コンピュータシステム４１０を操作して、図３で示される方法を実行することが出来るようにする。少なくとも幾つかの実施形態において、ディスプレイユニット４１７は、リアルタイムの方式で、図３に示される方法の操作の状態を表示し、望ましくは、グラフィカルユーザーインターフェース (ＧＵＩ)を提供する。少なくとも幾つかの実施形態において、入力／出力インターフェース４１６とディスプレイ４１７は、相互作用的方式で、オペレータがコンピュータシステム４１０を操作できるようにする。
少なくとも幾つかの実施形態において、コンピュータシステム４１０は、また、プロセッサ４１２に結合されるネットワークインターフェース４１８を含む。ネットワークインターフェース４１８は、コンピュータシステム４１０がネットワーク４４０と通信できるようにし、ひとつ以上の別のコンピュータシステム４２０とネットワークストレージデバイス４３０は接続される。ネットワークインターフェースは、ワイヤレスネットワークインターフェース、たとえば、BLUETOOTH（登録商標）、WIFI、WIMAX、GPRS、または、WCDMA（登録商標）; または、有線のネットワークインターフェース、たとえば、ETHERNET（登録商標）、USB、または、IEEE-1394を含む。ある実施形態において、図３の方法は、二個以上のコンピュータシステム４１０と４２０、および／または、ネットワークストレージデバイス４３０中で実行され、および、情報、たとえば、オリジナルの回路設計、スタンダードセルライブラリー、および／または、生成された集積回路レイアウトは、ネットワーク４４０により、異なるコンピュータシステム４１０と４２０、および／または、ネットワークストレージデバイス４３０間で交換される。
一実施形態において、金属線の公称最小ピッチを有するプロセスにより製造される集積回路は、複数の金属線、および、複数の金属線下の複数のスタンダードセルを含む。複数の金属線は第一方向に延伸し、複数の金属線は、公称最小ピッチの整数倍により、第一方向に垂直な第二方向で分離される。複数のスタンダードセルの少なくともひとつは、第二方向に沿ったセル高さを有し、セル高さは公称最小ピッチの非整数倍である。
別の実施形態において、集積回路デザインシステムは、非一時的ストレージ媒体とハードウェアプロセッサを含む。非一時的ストレージ媒体は、所定の製造プロセスに対応するスタンダードセルのレイアウトで符号化される。所定の製造プロセスは、金属線の所定方向に沿った公称最小ピッチを有する。スタンダードセルのレイアウトは、所定方向に沿ったセル高さを有し、セル高さは、公称最小ピッチの非整数倍である。ハードウェアプロセッサは、通信可能で、非一時的ストレージ媒体に結合され、スタンダードセルのレイアウトと公称最小ピッチに基づいて、集積回路レイアウトを生成する一組の命令を実行するように設定される。
別の実施形態において、集積回路レイアウトの生成方法は、ハードウェアプロセッサにより、スタンダードセルのレイアウトを受信する工程を含む。スタンダードセルは、所定の製造プロセスに対応し、所定の製造プロセスは、金属線の所定方向に沿った公称最小ピッチを有する。スタンダードセルのレイアウトは、所定方向に沿ったセル高さを有し、セル高さは、公称最小ピッチの非整数倍である。集積回路レイアウトのスタンダードセルのレイアウトがセットされ、スタンダードセルの全入力／出力シグナルポートは、第一組の複数の仮想グリッド線と重複する。ひとつ以上の金属線のレイアウトパターンが集積回路レイアウトにセットされ、ひとつ以上の金属線のレイアウトパターンは、第二組の複数の仮想グリッド線と重複する。複数の仮想グリッド線は平行で、複数の仮想グリッド線の二個の隣接するラインは、公称最小ピッチにより分離される。
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
１００ 集積回路
１０２ 集積回路の一部
１１０ 拡大図
１１２ａと１１２ｂ、１１２ｃと１１２ｄ 基準線
１１４ａ、１１４ｂ、１１４ｃ、１１４ｄ、および、１１４ｅ 金属線
１１６ａ、１１６ｂ、１１６ｃ、１１６ｄ、および、１１６ｅ 仮想グリッド線
Ｔ 公称最小ピッチ
２００ スタンダードセル
２１２ Ｎ型アクティブ領域
２１４ Ｐ型アクティブ領域
２２２、２２４、および、２２６ 導電線
２３２と２３４ 電力線
２４２ 上セル境界
２４４ 下セル境界
２５２ａ−２５２ｊ 仮想グリッド線
Ｈ セル高さ
３００ 方法
４００ 集積回路デザインシステム
４１０ 第一コンピュータシステム
４１２ ハードウェアプロセッサ
４１４ コンピュータ可読ストレージ媒体
４１４ａ 集積レイアウト
４１４ｂ 回路設計
４１４ｃ コンピュータプログラムコード
４１４ｄ ライブラリー
４１６ 入力／出力インターフェース
４１７ ディスプレイユニット
４１８ ネットワークインターフェース
４２０ 第二コンピュータシステム
４３０ ネットワーク ストレージデバイス
４４０ ネットワーク

Claims (7)

  1. 金属線の公称最小ピッチを有するプロセスにより製造される集積回路であって、
    第一方向に沿って延伸し、前記公称最小ピッチの整数倍により、前記第一方向に垂直な第二方向で分離される複数の金属線であって、前記公称最小ピッチは当該複数の金属線の所定最小ルーティングピッチであると共に、所定半導体製造プロセスの１つ以上の特徴に従って決定される、複数の金属線、および、
    前記複数の金属線下に位置し、少なくともひとつが、前記第二方向に沿ったセル高さを有し、前記セル高さは、公称最小ピッチの非整数倍である複数のスタンダードセル、
    を含み、
    前記複数のスタンダードセルの少なくともひとつの入力／出力シグナルポートは、第一組の複数の仮想グリッド線と重複するように配置され、
    前記複数の金属線は、第二組の前記複数の仮想グリッド線と重複するように配置され、
    前記複数の仮想グリッド線は平行で、前記複数の仮想グリッド線の二個の隣接するラインは、前記公称最小ピッチにより分離されることを特徴とする集積回路。
  2. 前記所定半導体製造プロセスの特徴は、リソグラフプロセスの波長、エッチングプロセスの選択性、金属線の材料、エラーの合理的な許容差、および、所定半導体製造プロセスの予期される歩留まり率を含むことを特徴とする請求項１に記載の集積回路。
  3. 前記セル高さ対前記公称最小ピッチの比率は、ｐ／ｑ、ｐとｑは整数であることを特徴とする請求項１に記載の集積回路。
  4. 前記複数のスタンダードセルの少なくともひとつは、ロジックゲートセルであることを特徴とする請求項１に記載の集積回路。
  5. 集積回路レイアウトの製造方法であって、
    ハードウェアプロセッサにより、スタンダードセルのレイアウトを受信し、前記スタンダードセルは所定の製造プロセスに対応し、前記所定の製造プロセスは、金属線の所定方向に沿って、公称最小ピッチを有し、前記公称最小ピッチは複数の金属線の所定の最小ルーティングピッチであると共に、所定半導体製造プロセスの１つ以上の特徴に従って決定され、前記スタンダードセルの前記レイアウトは所定方向に沿ったセル高さを有し、前記セル高さは公称最小ピッチの非整数倍である工程と、
    前記スタンダードセルの前記レイアウトを、前記集積回路レイアウトに設置し、前記スタンダードセルの入力／出力シグナルポートは、第一組の複数の仮想グリッド線と重複する工程、および、
    ひとつ以上の金属線のレイアウトパターンを、前記集積回路レイアウトに設置し、前記ひとつ以上の金属線の前記レイアウトパターンは、第二組の前記複数の仮想グリッド線と重複する工程、
    前記複数の仮想グリッド線は平行で、前記複数の仮想グリッド線の二個の隣接するラインが、前記公称最小ピッチにより分離される工程、
    を含むことを特徴とする方法。
  6. 前記所定半導体製造プロセスの特徴は、リソグラフプロセスの波長、エッチングプロセスの選択性、金属線の材料、エラーの合理的な許容差、および、所定半導体製造プロセスの予期される歩留まり率を含むことを特徴とする請求項５に記載の方法。
  7. 前記セル高さ対前記公称最小ピッチの比率は、ｐ／ｑ、ｐとｑは整数であることを特徴とする請求項５に記載の方法。
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