JP2008090456A - 自動配置配線装置、自動配置配線方法、自動配置配線プログラム、半導体集積回路 - Google Patents
自動配置配線装置、自動配置配線方法、自動配置配線プログラム、半導体集積回路 Download PDFInfo
- Publication number
- JP2008090456A JP2008090456A JP2006268607A JP2006268607A JP2008090456A JP 2008090456 A JP2008090456 A JP 2008090456A JP 2006268607 A JP2006268607 A JP 2006268607A JP 2006268607 A JP2006268607 A JP 2006268607A JP 2008090456 A JP2008090456 A JP 2008090456A
- Authority
- JP
- Japan
- Prior art keywords
- terminal density
- wiring
- functional
- automatic placement
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【解決手段】半導体集積回路の設計において機能セルの自動配置配線を行う際に、所定領域設定部により機能セルの有する端子が集中しそうな部分に所定領域を設定し、端子密度設定部によりこの所定領域における端子密度を設定する。そして本発明では、この所定領域内の端子密度が、設定された端子密度以下となるように、機能セルの配置を行う。
【選択図】図4
Description
以下に図面を参照して本発明の第一の実施形態について説明する。
以下に図面を参照して本発明の第二の実施形態について説明する。図13は、本発明の第二の実施形態の自動配置配線装置300Aの機能構成を示す機能ブロック図である。
以下に図面を参照して本発明の第三の実施形態について説明する。図16は、本発明の第三の実施形態の自動配置配線装置300Bの機能構成を示す機能ブロック図である。
300、300A、300B 自動配置配線装置
312 表示部
314 入力部
320 機能セルライブラリ
330 デザインルール格納部
340 ネットリスト格納部
350 領域設定部
360 端子密度設定部
370 端子密度検出部
380 配置部
400 自動配置配線プログラム
410 記録媒体
Claims (10)
- 機能セルに係る情報が格納された機能セル格納手段と、前記機能セルの配置及び配線に関する設計規定に係る情報が格納された設計規定格納手段と、機能セルの接続情報を読み込む読込手段とを有し、
前記読込手段により読み込まれた前記接続情報と、前記設計規定に係る情報とに基づき、前記機能セル格納手段に格納された前記機能セルの配置及び配線を行う自動配置配線装置において、
隣接した前記機能セルの境界を含む所定領域を設定する領域設定手段と、
前記所定領域内の端子密度を設定する端子密度設定手段と、
前記機能セルを配置する配置手段とを有し、
前記配置手段は、前記領域設定手段により設定された前記所定領域における端子密度が、前記端子密度設定手段により設定された端子密度以下となるように前記機能セルを配置することを特徴とする自動配置配線装置。 - 前記所定領域の前記端子密度を検出する端子密度検出手段を有し、
前記配置手段は、前記端子密度検出手段の検出結果に基づき、前記機能セルを移動させて配置することを特徴とする請求項1に記載の自動配置配線装置。 - 前記配置手段は、前記端子密度検出手段の検出結果に基づき、前記機能セルを、Y軸を対称軸として反転させて配置することを特徴とする請求項1又は2に記載の自動配置配線装置。
- 前記機能セル格納手段には、前記機能セルとX軸に関して対称な関係にある機能セルが格納されており、
前記配置手段は、前記端子密度検出手段の検出結果に基づき、前記機能セルと、前記X軸に関して対称な関係にある機能セルのうち、いずれか一方を配置することを特徴とする請求項1ないし3のいずれか一項に記載の自動配置配線装置。 - 前記所定領域設定手段は、前記読込手段に読み込まれた前記接続情報より、前記所定領域を設定することを特徴とする請求項1ないし4のいずれか一項に記載の自動配置配線装置。
- 当該自動配置配線装置による配線処理において、配線の未収束部分を検出する未収束部検出手段を有し、
前記所定領域設定手段は、前記未収束部検出手段により検出された未収束部分を含む領域を、前記所定領域に設定することを特徴とする請求項1ないし5のいずれか一項に記載の自動配置配線装置。 - 前記所定領域は、その幅が、配置された機能セルと信号線とを接続する接続面のX軸方向の幅の略4倍あることを特徴とする請求項1ないし6のいずれか一項に記載の自動配置配線装置。
- 機能セルに係る情報が格納された機能セル格納手段と、前記機能セルの配置及び配線に関する設計規定に係る情報が格納された設計規定格納手段とを有し、前記設計規定に係る情報を用いて前記機能セルの自動配置配線を行う自動配置配線装置における自動配置配線方法において、
機能セルの接続情報を読み込む読込手順と、
隣接した前記機能セルの境界を含む所定領域を設定する領域設定手順と、
前記所定領域内の端子密度を設定する端子密度設定手順と、
前記接続情報と前記設計規定とに基づき前記機能セルを配置する配置手順とを有し、
前記配置手順は、前記領域設定手順により設定された前記所定領域における端子密度が、前記端子密度設定手順により設定された端子密度以下となるように前記機能セルを配置することを特徴とする自動配置配線方法。 - 機能セルに係る情報が格納された機能セル格納手段と、前記機能セルの配置及び配線に関する設計規定に係る情報が格納された設計規定格納手段とを有し、前記設計規定に係る情報を用いて前記機能セルの自動配置配線を行う自動配置配線装置における自動配置配線プログラムにおいて、
コンピュータに、
機能セルの接続情報を読み込む読込手順と、
隣接した前記機能セルの境界を含む所定領域を設定する領域設定手順と、
前記所定領域内の端子密度を設定する端子密度設定手順と、
前記接続情報と前記設計規定とに基づき前記機能セルを配置する配置手順とを実行させ、
前記配置手順は、前記領域設定手順により設定された前記所定領域における端子密度が、前記端子密度設定手順により設定された端子密度以下となるように前記機能セルを配置することを特徴とする自動配置配線プログラム。 - 請求項8記載の方法により自動配置配線された機能セルを有することを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006268607A JP2008090456A (ja) | 2006-09-29 | 2006-09-29 | 自動配置配線装置、自動配置配線方法、自動配置配線プログラム、半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006268607A JP2008090456A (ja) | 2006-09-29 | 2006-09-29 | 自動配置配線装置、自動配置配線方法、自動配置配線プログラム、半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008090456A true JP2008090456A (ja) | 2008-04-17 |
Family
ID=39374560
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006268607A Pending JP2008090456A (ja) | 2006-09-29 | 2006-09-29 | 自動配置配線装置、自動配置配線方法、自動配置配線プログラム、半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008090456A (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1050844A (ja) * | 1996-07-30 | 1998-02-20 | Nec Ic Microcomput Syst Ltd | 半導体集積回路のレイアウト方法 |
JP2003044536A (ja) * | 2001-07-27 | 2003-02-14 | Fujitsu Ltd | タイミング優先でセル配置するlsiのレイアウト方法及びその装置 |
JP2003099492A (ja) * | 2001-09-25 | 2003-04-04 | Nec Microsystems Ltd | 半導体集積回路のレイアウト方法 |
-
2006
- 2006-09-29 JP JP2006268607A patent/JP2008090456A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1050844A (ja) * | 1996-07-30 | 1998-02-20 | Nec Ic Microcomput Syst Ltd | 半導体集積回路のレイアウト方法 |
JP2003044536A (ja) * | 2001-07-27 | 2003-02-14 | Fujitsu Ltd | タイミング優先でセル配置するlsiのレイアウト方法及びその装置 |
JP2003099492A (ja) * | 2001-09-25 | 2003-04-04 | Nec Microsystems Ltd | 半導体集積回路のレイアウト方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102593720B1 (ko) | 집적회로 설계 및/또는 제조 | |
US10867100B2 (en) | Integrated circuit designing system | |
US8941150B2 (en) | Power routing in standard cells | |
US8132142B2 (en) | Various methods and apparatuses to route multiple power rails to a cell | |
US7800409B2 (en) | Logic block, a multi-track standard cell library, a method of designing a logic block and an asic employing the logic block | |
US20090138840A1 (en) | Cell, standard cell, standard cell library, a placement method using standard cell, and a semiconductor integrated circuit | |
JP2006196627A (ja) | 半導体装置、及び半導体装置の設計プログラム | |
JP4986114B2 (ja) | 半導体集積回路及び半導体集積回路の設計方法 | |
US20210183768A1 (en) | Integrated circuits including via array and methods of manufacturing the same | |
US20020105049A1 (en) | Integrated circuit having tap cells and a method for positioning tap cells in an integrated circuit | |
US8473891B1 (en) | System and method for integrated circuit layout editing using reference frames | |
JP4141322B2 (ja) | 半導体集積回路の自動配線方法及び半導体集積回路の設計のプログラム | |
US7958467B2 (en) | Deterministic system and method for generating wiring layouts for integrated circuits | |
US20230274065A1 (en) | Using machine learning to produce routes | |
JPWO2006137119A1 (ja) | フロアプラン装置,フロアプランプログラム及び同プログラムを記録したコンピュータ読取可能な記録媒体 | |
US20230282635A1 (en) | Integrated circuit with non-preferred direction curvilinear wiring | |
JP4610313B2 (ja) | 半導体集積回路の設計方法 | |
KR20170094744A (ko) | 집적 회로 및 상기 집적 회로의 제조를 위한 컴퓨터 구현 방법 | |
JP2008090456A (ja) | 自動配置配線装置、自動配置配線方法、自動配置配線プログラム、半導体集積回路 | |
US8555232B2 (en) | Wire routing using virtual landing pads | |
JP2006202923A (ja) | 半導体装置の設計方法、半導体装置の設計プログラム | |
WO2014195806A2 (en) | Methods and systems for insertion of spare wiring structures for improved engineering change orders | |
JP5456093B2 (ja) | 半導体集積回路及び半導体集積回路の設計方法 | |
JP2005217314A (ja) | 半導体集積回路 | |
JP4947120B2 (ja) | 半導体集積回路の設計方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090626 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110216 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110301 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110502 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110705 |