JP4947120B2 - 半導体集積回路の設計方法 - Google Patents
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Description
50(%)×CR+70(%)×(1−CR)=60(%)・・・式(1)
式(1)よりセル比率CR=0.5が求まる。これにより、ミニマムルールセルMCとプレファルールセルPCとを50%ずつの比で混在させることにより、混合セル使用率XURを目標セル使用率URと同等の60%にすることが可能となる。
(付記1) 基本となるセルを複数備える第1セルライブラリと、
該第1セルライブラリに備えられる同一回路構成の前記セルに比して、多数の配線経路を有する前記セルであってデザインルールが緩和される前記セルを備える第2セルライブラリとを用いる設計方法であって、
前記第1セルライブラリに基づいて配置配線するステップと、
前記第1セルライブラリに基づいて配置配線される第1セルの各々について、該第1セルの面積に対して配線が占める面積の比率である配線密度を求め、該配線密度に応じて前記第1セルを配線緩和対象セルとして認識するステップと、
該配線緩和対象セルに隣接するセルとの間で所定ピッチを満たすように、該配線緩和対象セルを、前記第2セルライブラリに基づいて配置される第2セルに置換するステップと、
再配線を行うステップと
を備えることを特徴とする半導体集積回路の設計方法。
(付記2) 前記第2セルに置換するステップ後において、前記配線緩和対象セルが前記所定ピッチを満たさない場合には、置換後の該配線緩和対象セルを移動させることを特徴とする付記1に記載の半導体集積回路の設計方法。
(付記3) 基本となるセルを複数備える第1セルライブラリと、
該第1セルライブラリに備えられる同一回路構成の前記セルに比して、多数の配線経路を有する前記セルであってデザインルールが緩和される前記セルを備える第2セルライブラリとを用いる設計方法であって、
前記第2セルライブラリに基づいて配置配線するステップと、
前記第2セルライブラリに基づいて配置配線され未結線となる端子を備える第2セルまたは/および配線されるべき前記端子間の接続を阻害する阻害セルを移動対象セルとして認識するステップと、
前記移動対象セルに隣接するセルとの間で所定ピッチを満たすように、該移動対象セルを前記第2セルの状態で移動するステップと、
再配線を行うステップと
を備えることを特徴とする半導体集積回路の設計方法。
(付記4) 前記第2セルの状態で移動するステップ後において、移動後の前記移動対象セルが前記所定ピッチを満たさない場合には、該移動対象セルを前記第1セルライブラリに基づいて配置される第1セルに置換すると共に移動させることを特徴とする付記3に記載の半導体集積回路の設計方法。
(付記5) 前記阻害セルは、互いに配線されるべき前記端子間の最短距離の配線経路が通過する前記第2セルのうち少なくとも何れか一つの前記第2セルであることを特徴とする付記3に記載の半導体集積回路の設計方法。
(付記6) 基本となるセルを複数備える第1セルライブラリと、
該第1セルライブラリに備えられる同一回路構成の前記セルに比して、多数の配線経路を有する前記セルであってデザインルールが緩和される前記セルを備える第2セルライブラリとを用いる設計方法であって、
ネットリストおよび配線層数に応じて求まる最小ブロックの面積に対して、前記第1セルライブラリに基づいて該最小ブロックに配置される第1セルの総面積が占める目標セル使用率を求めるステップと、
前記最小ブロックに比して大きいブロックサイズを有する実使用ブロックを求めるステップと、
前記目標セル使用率を満たすように、前記第1セルライブラリに基づいて前記実使用ブロックに配置配線される第1セルの数と、前記第2セルライブラリに基づいて前記実使用ブロックに配置配線される第2セルの数との比であるセル比率を求めるステップ
を備えることを特徴とする半導体集積回路の設計方法。
(付記7) 前記セル比率に基づいて前記第1セルおよび前記第2セルの配置配線を行うステップと、
前記第1セルライブラリに基づいて配置配線される第1セルの各々について、該第1セルの面積に対して配線が占める面積の比率である配線密度を求め、該配線密度に応じて前記第1セルを配線緩和対象セルとして認識するステップと、
該配線緩和対象セルに隣接するセルとの間で所定ピッチを満たすように、該配線緩和対象セルを、前記第2セルライブラリに基づいて配置される第2セルに置換するステップと、
再配線を行うステップと
を備えることを特徴とする付記6に記載の半導体集積回路の設計方法。
(付記8) 前記セル比率に基づいて前記第1セルおよび前記第2セルの配置配線を行うステップと、
前記第2セルライブラリに基づいて配置配線され未結線となる端子を備える第2セルまたは/および配線されるべき前記端子間の接続を阻害する阻害セルを移動対象セルとして認識するステップと、
前記移動対象セルに隣接するセルとの間で所定ピッチを満たすように、該移動対象セルを前記第2セルの状態で移動するステップと、
再配線を行うステップと
を備えることを特徴とする付記6に記載の半導体集積回路の設計方法。
(付記9) 前記セル比率に基づいて前記第1セルおよび前記第2セルの配置配線を行うステップと、
前記第2セルの各々について、該第2セルの面積に対して配線が占める面積の比率である第2セル配線密度を求め、該第2セル配線密度が予め定められる値以下である前記第2セルを縮小対象セルとして認識するステップと、
前記縮小対象セルを前記第1セルライブラリに基づいて第1セルに置換し、前記ブロック領域内に配置配線される前記第1セルまたは/および前記第2セルを前記ブロック領域の中心方向へ移動させるステップと、
再配線を行うステップと、
前記ブロック領域を再構成するステップと
を備えることを特徴とする付記6に記載の半導体集積回路の設計方法。
(付記10) 基本となるセルを複数備える第1セルライブラリと、
該第1セルライブラリに備えられる同一回路構成の前記セルに比して、多数の配線経路を有する前記セルであってデザインルールが緩和される前記セルを備える第2セルライブラリとを用いる設計方法であって、
前記第1セルライブラリに基づいて第1セルを配置配線するステップと、
ネットリストに基づいて、信号遅延のマージンが少ない配線経路であるクリティカルパスを求めるステップと、
前記配置配線された前記第1セルのうち、前記クリティカルパスが通過する前記第1セルを置換対象セルとして認識するステップと、
該置換対象セルに隣接するセルとの間で所定ピッチを満たすように、該置換対象セルを、前記第2セルライブラリに基づいて配置される第2セルに置換するステップと、
再配線を行うステップと
を備えることを特徴とする半導体集積回路の設計方法。
(付記11) 前記第2セルに置換するステップ後において、前記置換対象セルが前記所定ピッチを満たさない場合には、置換後の該置換対象セルを移動させることを特徴とする付記10に記載の半導体集積回路の設計方法。
(付記12) 基本となるセルを複数備える第1セルライブラリと、
該第1セルライブラリに備えられる同一回路構成の前記セルに比して、多数の配線経路を有する前記セルであってデザインルールが緩和される前記セルを備える第2セルライブラリとを用いる設計方法であって、
前記第2セルライブラリに基づいてブロック領域内に配置配線される第2セルの各々について、該第2セルの面積に対して配線が占める面積の比率である第2セル配線密度を求め、該第2セル配線密度が予め定められる値以下である前記第2セルを縮小対象セルとして認識するステップと、
前記縮小対象セルを前記第1セルライブラリに基づいて第1セルに置換し、前記ブロック領域内に配置配線される前記第1セルまたは/および前記第2セルを前記ブロック領域の中心方向へ移動させるステップと、
再配線を行うステップと、
前記ブロック領域を再構成するステップと
を備えることを特徴とする半導体集積回路の設計方法。
(付記13) 基本となるセルを複数備える第1セルライブラリと、
該第1セルライブラリに備えられる同一回路構成の前記セルに比して、多数の配線経路を有する前記セルであってデザインルールが緩和される前記セルを備える第2セルライブラリとを用いる設計プログラムであって、
前記第1セルライブラリに基づいて配置配線するステップと、
前記第1セルライブラリに基づいて配置配線される第1セルの各々について、該第1セルの面積に対して配線が占める面積の比率である配線密度を求め、該配線密度に応じて前記第1セルを配線緩和対象セルとして認識するステップと、
該配線緩和対象セルに隣接するセルとの間で所定ピッチを満たすように、該配線緩和対象セルを、前記第2セルライブラリに基づいて配置される第2セルに置換するステップと、
再配線を行うステップと
を備えることを特徴とする半導体集積回路の設計プログラム。
(付記14) 基本となるセルを複数備える第1セルライブラリと、
該第1セルライブラリに備えられる同一回路構成の前記セルに比して、多数の配線経路を有する前記セルであってデザインルールが緩和される前記セルを備える第2セルライブラリとを用いる設計プログラムであって、
前記第2セルライブラリに基づいて配置配線するステップと、
前記第2セルライブラリに基づいて配置配線され未結線となる端子を備える第2セルまたは/および配線されるべき前記端子間の接続を阻害する阻害セルを移動対象セルとして認識するステップと、
前記移動対象セルに隣接するセルとの間で所定ピッチを満たすように、該移動対象セルを前記第2セルの状態で移動するステップと、
再配線を行うステップと
を備えることを特徴とする半導体集積回路の設計プログラム。
(付記15) 基本となるセルを複数備える第1セルライブラリと、
該第1セルライブラリに備えられる同一回路構成の前記セルに比して、多数の配線経路を有する前記セルであってデザインルールが緩和される前記セルを備える第2セルライブラリとを用いる設計プログラムであって、
ネットリストおよび配線層数に応じて求まる最小ブロックの面積に対して、前記第1セルライブラリに基づいて該最小ブロックに配置される第1セルの総面積が占める目標セル使用率を求めるステップと、
前記最小ブロックに比して大きいブロックサイズを有する実使用ブロックを求めるステップと、
前記目標セル使用率を満たすように、前記第1セルライブラリに基づいて前記実使用ブロックに配置配線される第1セルの数と、前記第2セルライブラリに基づいて前記実使用ブロックに配置配線される第2セルの数との比であるセル比率を求めるステップ
を備えることを特徴とする半導体集積回路の設計プログラム。
(付記16) 基本となるセルを複数備える第1セルライブラリと、
該第1セルライブラリに備えられる同一回路構成の前記セルに比して、多数の配線経路を有する前記セルであってデザインルールが緩和される前記セルを備える第2セルライブラリとを用いる設計プログラムであって、
前記第1セルライブラリに基づいて第1セルを配置配線するステップと、
ネットリストに基づいて、信号遅延のマージンが少ない配線経路であるクリティカルパスを求めるステップと、
前記配置配線された前記第1セルのうち、前記クリティカルパスが通過する前記第1セルを置換対象セルとして認識するステップと、
該置換対象セルに隣接するセルとの間で所定ピッチを満たすように、該置換対象セルを、前記第2セルライブラリに基づいて配置される第2セルに置換するステップと、
再配線を行うステップと
を備えることを特徴とする半導体集積回路の設計プログラム。
(付記17) 基本となるセルを複数備える第1セルライブラリと、
該第1セルライブラリに備えられる同一回路構成の前記セルに比して、多数の配線経路を有する前記セルであってデザインルールが緩和される前記セルを備える第2セルライブラリとを用いる設計プログラムであって、
前記第2セルライブラリに基づいてブロック領域内に配置配線される第2セルの各々について、該第2セルの面積に対して配線が占める面積の比率である第2セル配線密度を求め、該第2セル配線密度が予め定められる値以下である前記第2セルを縮小対象セルとして認識するステップと、
前記縮小対象セルを前記第1セルライブラリに基づいて第1セルに置換し、前記ブロック領域内に配置配線される前記第1セルまたは/および前記第2セルを前記ブロック領域の中心方向へ移動させるステップと、
再配線を行うステップと、
前記ブロック領域を再構成するステップと
を備えることを特徴とする半導体集積回路の設計プログラム。
MCL ミニマムルールセルライブラリ
PC プレファルールセル
PCL プレファルールセルライブラリ
MET1 第1配線層
MET2 第2配線層
MET4 第4配線層
MW1、MW2 通過配線チャネル
RC 縮小対象セル
SC 移動対象セル
WC 配線緩和対象セル
UR 目標セル使用率
CR セル比率
MUR ミニマムルール時セル使用率
XUR 混合セル使用率
Claims (8)
- 基本となるセルを複数備える第1セルライブラリと、
該第1セルライブラリに備えられる同一回路構成の前記セルに比して、多数の配線経路を有する前記セルであってセル内を貫通する配線用のスペースである配線グリッドを増やしたセルを備える第2セルライブラリとを用いて、コンピュータが半導体集積回路の設計を実行する設計方法であって、
前記コンピュータが、前記第2セルライブラリに基づいて配置配線するステップと、
前記コンピュータが、前記第2セルライブラリに基づいて配置配線され未結線となる端子を備える第2セルまたは/および配線されるべき前記端子間を直線で結線することを阻害する阻害セルを移動対象セルとして認識するステップと、
前記コンピュータが、該移動対象セルを移動するステップと、
前記コンピュータが、再配線を行うステップと
を含むことを特徴とする設計方法。 - 前記移動対象セルを移動するステップ後において、移動後の前記移動対象セルがデザインルールを満たさない場合には、該移動対象セルを前記第1セルライブラリに備えられる第1セルに置換すると共に移動させることを特徴とする請求項1に記載の設計方法。
- 前記阻害セルは、互いに配線されるべき前記端子間の最短距離の配線経路が通過する前記第2セルのうち少なくとも何れか一つの前記第2セルであることを特徴とする請求項1に記載の設計方法。
- 基本となるセルを複数備える第1セルライブラリと、
該第1セルライブラリに備えられる同一回路構成の前記セルに比して、多数の配線経路を有する前記セルであってセル内を貫通する配線用のスペースである配線グリッドを増やしたセルを備える第2セルライブラリとを用いて、コンピュータが半導体集積回路の設計を実行する設計方法であって、
前記コンピュータが、ネットリストにより求まる総配線長および配線層数に応じて前記総配線長を収容可能な最小のブロックとして求まる最小ブロックの面積に対して、前記第1セルライブラリに備えられ前記ネットリストに基づいて該最小ブロックに配置される第1セルの総面積が占める目標セル使用率を求めるステップと、
前記コンピュータが、前記最小ブロックに比して所定量拡大されたブロックサイズを有する実使用ブロックを求めるステップと、
前記コンピュータが、前記目標セル使用率を満たすように、前記ネットリストに基づいて前記実使用ブロックに配置配線される、前記第1セルライブラリに備えられる第1セルの数と、前記第2セルライブラリに備えられる第2セルの数との比であるセル比率を求めるステップと
を含むことを特徴とする設計方法。 - 前記コンピュータが、前記セル比率に基づいて前記第1セルおよび前記第2セルの配置配線を行うステップと、
前記コンピュータが、前記第1セルライブラリに備えられ配置配線された第1セルの各々について、該第1セルの面積に対して配線が占める面積の比率である配線密度を求め、該配線密度に応じて前記第1セルを配線緩和対象セルとして認識するステップと、
前記コンピュータが、該配線緩和対象セルを、前記第2セルライブラリに備えられる第2セルに置換するステップと、
前記コンピュータが、再配線を行うステップと
を含むことを特徴とする請求項4に記載の設計方法。 - 基本となるセルを複数備える第1セルライブラリと、
該第1セルライブラリに備えられる同一回路構成の前記セルに比して、多数の配線経路を有する前記セルであってセル内を貫通する配線用のスペースである配線グリッドを増やしたセルを備える第2セルライブラリとを用いて、コンピュータが半導体集積回路の設計を実行する設計方法であって、
前記コンピュータが、前記第1セルライブラリに備えられる第1セルを配置配線するステップと、
前記コンピュータが、ネットリストに基づいて、信号遅延のマージンが少ない配線経路であるクリティカルパスを求めるステップと、
前記コンピュータが、前記配置配線された前記第1セルのうち、前記クリティカルパスが通過する前記第1セルを置換対象セルとして認識するステップと、
前記コンピュータが、該置換対象セルを、前記第2セルライブラリに備えられる第2セルに置換するステップと、
前記コンピュータが、再配線を行うステップと
を含むことを特徴とする設計方法。 - 前記第2セルに置換するステップ後において、前記置換対象セルがデザインルールを満たさない場合には、置換後の該置換対象セルを移動させることを特徴とする請求項6に記載の設計方法。
- 基本となるセルを複数備える第1セルライブラリと、
該第1セルライブラリに備えられる同一回路構成の前記セルに比して、多数の配線経路を有する前記セルであってセル内を貫通する配線用のスペースである配線グリッドを増やしたセルを備える第2セルライブラリとを用いて、コンピュータが半導体集積回路の設計を実行する設計方法であって、
前記コンピュータが、前記第2セルライブラリに備えられブロック領域内に配置配線された第2セルの各々について、該第2セルの面積に対して配線が占める面積の比率である第2セル配線密度を求め、該第2セル配線密度が予め定められる値以下である前記第2セルを縮小対象セルとして認識するステップと、
前記コンピュータが、前記縮小対象セルを前記第1セルライブラリに備えられる第1セルに置換し、前記ブロック領域内に配置配線される前記第1セルまたは/および前記第2セルを前記ブロック領域の中心方向へ移動させるステップと、
前記コンピュータが、再配線を行うステップと
を含むことを特徴とする設計方法。
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