JP2007081220A - 半導体集積回路およびそのレイアウト設計方法 - Google Patents

半導体集積回路およびそのレイアウト設計方法 Download PDF

Info

Publication number
JP2007081220A
JP2007081220A JP2005268564A JP2005268564A JP2007081220A JP 2007081220 A JP2007081220 A JP 2007081220A JP 2005268564 A JP2005268564 A JP 2005268564A JP 2005268564 A JP2005268564 A JP 2005268564A JP 2007081220 A JP2007081220 A JP 2007081220A
Authority
JP
Japan
Prior art keywords
wiring
hard macro
critical path
timing critical
pins
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2005268564A
Other languages
English (en)
Inventor
Tsutomu Kobayashi
努 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2005268564A priority Critical patent/JP2007081220A/ja
Priority to US11/521,490 priority patent/US7636906B2/en
Publication of JP2007081220A publication Critical patent/JP2007081220A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】半導体集積回路のレイアウト設計方法に関し、特にレイアウト設計工程において斜め配線を用い、ハードマクロの周辺における配線リソースを有効に活用することで、配線混雑を緩和する半導体集積回路およびそのレイアウト設計方法を提供する。
【解決手段】本発明の半導体集積回路は、ハードマクロ１辺において最小間隔ａで、互いに斜めにずれて位置するように配置された最小線幅ｃの複数のピンＰを有するハードマクロ１０と、ハードマクロにおけるピンに対して接続された斜め配線Ｎとを備える。ハードマクロの内側にピンが斜めに配置されている。最小間隔で並んだ縦横配線から直接にアクセスが可能で、最小間隔で並んだ斜め配線からも直接にアクセスを可能にする。
【選択図】図４

Description

本発明は、半導体集積回路のレイアウト設計方法に関し、特にレイアウト設計工程において斜め配線を用いてマクロセルのピンに対してアクセスする際に配線混雑を緩和するレイアウト設計方法と、配線混雑を緩和するピン構造を持った半導体集積回路に関するものである。
従来の半導体集積回路のレイアウト設計方法は、縦横配線が用いられるのみであった。近年、ヴィア数の減少・配線長の減少・チップ面積の縮小などにメリットがあるとの観点から、斜め配線を用いたレイアウト設計方法が用いられている（例えば、特許文献１参照）。
図１３は従来の半導体集積回路のレイアウト設計方法を示すフローチャートである。この従来のレイアウト設計方法では、ネットリスト読込み工程Ｔ１においてネットリストを自動配置配線ツール内に読み込んだ後、フロアプラン工程Ｔ２においてハードマクロやＩ／Ｏセル等の論理セル以外のセルの固定配置を行い、次の配置工程Ｔ３にて論理セルの配置処理を行い、最後に配線工程Ｔ４を行う。
図１４は、ハードマクロ１０において、最小間隔ａ[μｍ]（ａは任意の正数）で並んでいるピンＰ１に対して４５度傾斜の斜め配線Ｎ１を接続しようとしたところである。なお、最小間隔とはデザインルール上、確保しなければいけない配線間の最小距離のことである。図１４からも分かるように、ピンＰ１に対して直接に斜め配線Ｎ１を接続しようとすると、アクセスしようとしたピンＰ１の隣のピンＰ２と斜め配線Ｎ１との間隔がｂ[μｍ]（ｂは任意の正数）となり、ｂ＜ａで、最小間隔ａを満たすことができず、デザインルールエラーとなってしまう。
この不都合を避けるために、現状の配線手法では、図１５（ａ）のように最小間隔ａで並んだ斜め配線Ｎ１〜Ｎ３から一度、縦横配線Ｈ１〜Ｈ３に乗り換え、最小間隔ａで並んでいるハードマクロ１０のピンＰ１〜Ｐ３へアクセスしている。ここで、ピンＰ１〜Ｐ３は複数の配線層により構成されており、複数の配線からのピンへのアクセスを可能としている。斜め配線Ｎ１〜Ｎ３の配線層と縦横配線Ｈ１〜Ｈ３の配線層が異なる場合、斜め方向から縦横配線に乗り換える際に、ヴィアＶを生成する必要が出てくる。斜め方向の配線層と横方向の配線層が２層以上離れている場合、ヴィアＶはスタックドヴィアとなり、斜め方向から縦横方向の乗り換えに２層以上の配線層を使用することとなる。なお、スタックドヴィアとは第１の配線層のヴィアとそれとは異なる第２の配線層のヴィアとが重なることにより柱状に形成されたヴィアのことである。
特開２００５−１９６０４号公報
上記の従来の技術において、複数の配線層を有するスタックドヴィアが存在すると、そのスタックドヴィアを避けて配線を引く必要があるため、配線リソースを十分に活用できない。図１５（ａ）のような場合、ハードマクロ１０の周辺においてスタックドヴィアが複数個形成されることにより配線リソースを使ってしまうため、配線混雑の原因となる。また、図１５（ｂ）のように、斜め配線Ｎ１〜Ｎ３の配線層と縦横配線Ｈ１〜Ｈ３の配線層が同じ場合、ハードマクロ１０においてピンＰ１〜Ｐ３を縦横配線Ｈ１〜Ｈ３により引き伸ばしたことと同様となり、見かけ上、ハードマクロ１０の面積が大きくなり、多数のハードマクロを搭載するようなチップではチップ面積増大につながることになる。
本発明は、半導体集積回路のレイアウト設計方法に関し、特にレイアウト設計工程における斜め配線を用いてハードマクロのピンに対してアクセスする際に、配線混雑を緩和するレイアウト設計方法と、配線混雑を緩和するピン構造を持った半導体集積回路を提供することを目的とする。
本発明においては、ハードマクロの周辺において配線混雑を回避可能なピン形状を持つハードマクロとする。そのハードマクロは、ハードマクロの１辺と平行方向に最小間隔でハードマクロのピンが並んでおり、かつハードマクロの１辺と垂直方向に対してピン位置が内部にずれている。最小間隔で並走する斜め配線に対して、最小間隔を確保したままピンに対して直接にアクセスすることを可能とし、ハードマクロの１辺と垂直方向からの配線に対しても最小間隔でのピンへのアクセスを可能にする。
本発明による半導体集積回路のレイアウト設計方法は、
実動作に必要な論理セル群を含んだネットリストを自動配置配線ツールの内部に読み込むネットリスト読込み工程と、
ハードマクロやＩ／Ｏセルの論理セル以外のセルの固定配置を行うフロアプラン工程と、
タイミング制約を自動配線ツールの内部に読み込むタイミング制約読込み工程と、
各論理セルをセル配置可能領域に配置する配置工程と、
前記ハードマクロのピンの形状を確認するピン形状確認工程、各信号の配線経路の予測を行う仮想配線工程、前記仮想配線工程の結果に基づいて各タイミングクリティカルパスの配線長を算出する配線長解析工程、前記配線長解析工程により算出された前記配線長が所定値以上となるタイミングクリティカルパスを優先斜め配線対象として抽出する優先箇所判定工程とで構成されたタイミングクリティカルパス評価工程と、
前記タイミングクリティカルパス評価工程で特定したタイミングクリティカルパスに対して優先的に斜め配線を実施する優先配線工程と、
優先斜め配線されたタイミングクリティカルパス以外の信号について前記ネットリストに従って実際に配線を実施する配線工程とを含むものである。
この構成において、タイミングクリティカルパス評価工程では、ハードマクロのピンの形状を確認し、各信号の配線経路の予測を行い、その予測の結果に基づいて各タイミングクリティカルパスの配線長を算出し、算出された配線長が所定値以上となるタイミングクリティカルパスを優先斜め配線対象として抽出する。そして、優先配線工程は、抽出したタイミングクリティカルパスに対して優先的に斜め配線を実施する。
これによれば、ハードマクロのピンに対する直接のアクセスが可能なタイミングクリティカルパスが長距離配線となると予想されるパスを他の信号のパスに対して優先的に配線して、配線長を削減する。その結果として、タイミング到達時間を削減し、セットアップタイミングマージンを増加させることが可能となる。
また、本発明による半導体集積回路のレイアウト設計方法は、
実動作に必要な論理セル群を含んだネットリストを自動配置配線ツールの内部に読み込むネットリスト読込み工程と、
ハードマクロやＩ／Ｏセルの論理セル以外のセルの固定配置を行うフロアプラン工程と、
タイミング制約を自動配線ツールの内部に読み込むタイミング制約読込み工程と、
各論理セルをセル配置可能領域に配置する配置工程と、
前記ハードマクロのピンの形状を確認するピン形状確認工程、各信号の配線経路の予測を行う仮想配線工程、前記仮想配線工程の結果に基づいて各固定信号の配線負荷容量を算出する配線負荷容量解析工程、前記配線負荷容量解析工程により算出された前記配線負荷容量が所定値以上となるタイミングクリティカルパスを優先斜め配線対象として抽出する優先箇所判定工程とで構成されたタイミングクリティカルパス評価工程と、
前記タイミングクリティカルパス評価工程で特定したタイミングクリティカルパスに対して優先的に斜め配線を実施する優先配線工程と、
優先斜め配線されたタイミングクリティカルパス以外の信号について前記ネットリストに従って実際に配線を実施する配線工程とを含むものである。
この構成において、タイミングクリティカルパス評価工程では、ハードマクロのピンの形状を確認し、各信号の配線経路の予測を行い、その予測の結果に基づいて各固定信号の配線負荷容量を算出し、算出された配線負荷容量が所定値以上となるタイミングクリティカルパスを優先斜め配線対象として抽出する。そして、優先配線工程は、抽出したタイミングクリティカルパスに対して優先的に斜め配線を実施する。
これによれば、配線負荷容量値が大きくなると予想されるハードマクロのピンに対する直接のアクセスが可能なタイミングクリティカルパスを他の信号のパスに対して優先的に配線して、配線負荷容量値を削減する。その結果として、タイミングクリティカルパスにおける信号の鈍りを抑制することが可能となる。
また、本発明による半導体集積回路のレイアウト設計方法は、上記の２つのレイアウト設計方法を合成したものに相当し、
実動作に必要な論理セル群を含んだネットリストを自動配置配線ツールの内部に読み込むネットリスト読込み工程と、
ハードマクロやＩ／Ｏセルの論理セル以外のセルの固定配置を行うフロアプラン工程と、
タイミング制約を自動配線ツールの内部に読み込むタイミング制約読込み工程と、
各論理セルをセル配置可能領域に配置する配置工程と、
前記ハードマクロのピンの形状を確認するピン形状確認工程、各信号の配線経路の予測を行う仮想配線工程、前記仮想配線工程の結果に基づいて各タイミングクリティカルパスの配線長を算出する配線長解析工程、前記仮想配線工程の結果に基づいて各固定信号の配線負荷容量を算出する配線負荷容量解析工程、前記配線長解析工程により算出された前記配線長が所定値以上となりかつ前記配線負荷容量解析工程により算出された前記配線負荷容量が所定値以上となるタイミングクリティカルパスを優先斜め配線対象として抽出する優先箇所判定工程とで構成されたタイミングクリティカルパス評価工程と、
前記タイミングクリティカルパス評価工程で特定したタイミングクリティカルパスに対して優先的に斜め配線を実施する優先配線工程と、
優先斜め配線されたタイミングクリティカルパス以外の信号について前記ネットリストに従って実際に配線を実施する配線工程とを含むものである。ここで、配線長解析工程と配線負荷容量解析工程の順序は任意である。
これによれば、ハードマクロのピンに対する直接のアクセスが可能なタイミングクリティカルパスが長距離配線でかつ配線負荷容量値が大きくなると予想されるパスを他の信号のパスに対して優先的に配線して、配線長および配線負荷容量値を削減する。その結果として、タイミング到達時間を充分に削減し、セットアップタイミングマージンを充分に増加させることが可能になるとともに、タイミングクリティカルパスにおける信号の鈍りを抑制することが可能となる。
また、本発明による半導体集積回路は、ハードマクロ１辺において最小間隔ａで、互いに斜めにずれて位置するように配置された最小線幅ｃの複数のピンを有するハードマクロと、前記ハードマクロにおける前記ピンに対して接続された斜め配線とを備えたものである（ａ，ｃは任意の正数）。
そして、上記において、前記ハードマクロのピンは、最も近いピンどうしの斜め方向のピッチが｛（ａ＋ｃ）2 ＋ａ2 /２｝1/2 であるのが好ましい。
これによれば、ピンの相互間隔および斜め配線の相互間隔をともに最小にしながら、斜め配線を最もコンパクトに配置することができる。
また、上記において、前記ハードマクロのピンは、前記ハードマクロの辺に対してＶ字型に配置されているという態様がある。これによれば、Ｉ／Ｏセルを背にして配置されたハードマクロのタイミングクリティカルパスのピンの周辺において、ハードマクロのピンの引き伸ばしや、配線の乗り換えによるヴィアの生成は必要がなく、配線リソースを有効に利用でき、ハードマクロ周辺における配線混雑の回避が可能になる。
また、上記において、前記ハードマクロのピンは、前記ハードマクロの辺に対して平行四辺形型に配置されているという態様がある。これにによれば、Ｉ／Ｏセルから離れたセル配置領域に囲まれたハードマクロのタイミングクリティカルパスのピンの周辺において、ハードマクロのピンの引き伸ばしや、配線の乗り換えによるヴィアの生成は必要がなく、ハードマクロの対角方向の配線リソースを有効に利用でき、ハードマクロ周辺における配線混雑の回避が可能になる。
また、上記において、前記ハードマクロのピンは、前記ハードマクロの辺に対してダイヤ型に配置されているという態様がある。これによれば、Ｉ／Ｏセルから離れたセル配置領域に囲まれたハードマクロのタイミングクリティカルパスのピンの周辺において、ハードマクロのピンの引き伸ばしや、配線の乗り換えによるヴィアの生成は必要がなく、ハードマクロの斜め四方方向の配線リソースを有効に利用でき、ハードマクロ周辺における配線混雑の回避が可能になる。
また、上記において、前記ハードマクロのピンは、そのすべてが前記斜め配線で接続されているという態様がある。
また、上記において、前記ハードマクロのピンは、その一部が前記斜め配線で接続されているという態様がある。
本発明によれば、次のような効果を奏する。
第１に、従来の縦または横方向からの配線に対し、ハードマクロのピンの最小間隔配置を確保しつつ、最小間隔で並走する斜め配線についても、ハードマクロのピンに対する直接のアクセスを可能とすることから、従来に比べ、配線の乗り換えが発生せず、スタックドヴィアを形成する必要がない。その結果、配線の引き回しなどが発生せず、配線リソースを有効に活用することができ、配線混雑の緩和が可能となる。
第２に、縦または横方向からのアクセスに比べ、最小間隔で並走する斜め配線について、ハードマクロのピンに対する直接のアクセスが可能になることから、ハードマクロのピンに対する信号の配線長を短くすることができる。その結果、ハードマクロに対する信号の伝達を速めることができ、タイミングクリティカルパスに関して縦横配線よりも有利に展開することができる。
第３に、斜め配線についてハードマクロのピンに対する直接のアクセスが可能となることにより、従来行われていたハードマクロのピンの引き伸ばしをする必要がなく、チップ面積の縮小にも効果がある。
第４に、ハードマクロのピンに対する直接のアクセスが可能であることにより、配線層を乗り換えてピンへアクセスする場合に比べ、ヴィアを打つ必要がない分、歩留まりの向上にもつながる。
以下、本発明にかかわる半導体集積回路のレイアウト設計方法の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
図１は本発明の実施の形態１における半導体集積回路のレイアウト設計方法の処理を示すフローチャートである。
まず、ネットリスト読込み工程Ｓ１において、実動作に必要な論理セル群を含んだネットリストを自動配置配線ツールの内部に読み込む。
次に、フロアプラン工程Ｓ２において、事前にハードマクロやＩ／Ｏセル等の論理セル以外のセルの固定配置を行った後、タイミング制約読込み工程Ｓ３において、タイミングクリティカルパスのタイミング制約を自動配線ツールの内部に読み込む。
次いで、配置工程Ｓ４において、従来の配置工程Ｔ３と同様に、各論理セルをセル配置可能領域に配置する。
その後、タイミングクリティカルパス評価工程Ｓ５において、あらかじめ読み込んでおいたタイミング制約によりタイミングクリティカルパスを特定する。
次いで、優先配線工程Ｓ６において、特定したタイミングクリティカルパスに対して配線経路などを確保するために優先的に配線を実施する。
次いで、配線工程Ｓ７において、優先配線工程Ｓ６で優先配線されたタイミングクリティカルパス以外の信号のパスに対して、従来の配線工程Ｔ４と同様に、ネットリストに従って実際に配線を実施する。
図２はタイミングクリティカルパス評価工程Ｓ５の具体的な処理を示すフローチャートである。
ピン形状確認工程Ｓ１１において、ハードマクロのピンの形状を確認し、斜め配線からハードマクロのピンに対する直接のアクセスが可能であるか確認する。
次いで、仮想配線工程Ｓ１２において、ハードマクロのピンに対する直接のアクセスが可能であるピンに対し、各信号の配線経路の予測を実施する。
次いで、配線長解析工程Ｓ１３において、前記仮想配線結果に基づいて各タイミングクリティカルパスの配線長を算出する。
次いで、優先箇所判定工程Ｓ１４において、配線長が所定値以上となるタイミングクリティカルパスを優先斜め配線対象として抽出する。
以上のように本実施の形態によれば、ハードマクロのピンに対する直接のアクセスが可能なタイミングクリティカルパスが長距離配線となると予想されるときに、他の信号のパスに対してそのタイミングクリティカルパスを優先的に配線して、配線長を削減する。その結果として、タイミング到達時間を削減し、セットアップタイミングマージンを増加させることが可能となる。
（実施の形態２）
図３は本発明の実施の形態２におけるタイミングクリティカルパス評価工程Ｓ５の具体的な処理を示すフローチャートである。
本実施の形態は、上記の実施の形態１の場合の図２のピン形状確認工程Ｓ１１および仮想配線工程Ｓ１２のあとに、仮想配線結果に基づいて各タイミングクリティカルパスの配線負荷容量を算出する配線負荷容量解析工程Ｓ１３ａを持ち、次の優先箇所判定工程Ｓ１４にて配線負荷容量が所定値以上となるタイミングクリティカルパスを優先斜め配線対象として抽出することを特徴としている。
以上のように本実施の形態によれば、配線負荷容量値が大きくなると予想されるハードマクロのピンに対する直接のアクセスが可能なタイミングクリティカルパスを他の信号のパスに対して優先的に配線して、配線負荷容量値を削減することでタイミングクリティカルパスにおける信号の鈍りを抑制することが可能となる。
（実施の形態３）
図４は本発明の実施の形態３におけるハードマクロのピン構造を示す模式図である。
本実施の形態においては、ハードマクロ１０の複数のピンＰは、ハードマクロ１０の１辺に対して階段状に内部にずれてハードマクロ１０の１辺に対して斜めに配置されており、４５度傾斜の斜め配線Ｎがハードマクロ１０のピンＰに対して直接にアクセスすることを可能にしている。また、その他の辺のピンは、従来のハードマクロのピン構造と同様にハードマクロ１０の１辺に沿って配置されており、縦横配線Ｈを接続することができる。ａはピンＰの最小間隔であり、斜め配線Ｎも同じ最小間隔ａで並走している。すなわち、縦横方向でも斜め方向でも最小間隔ａでの配線接続が可能となっている。
図５はハードマクロ１０の使用例を示す模式図である。
半導体集積回路のコーナー部に配置されたハードマクロ１０に対して、セル配置可能領域Ａ１にある論理セル３０からＩ／Ｏセル２０の方向へ延びる斜め配線Ｎがハードマクロ１０のピンＰに対して直接にアクセスが可能であることを示している。
以上のように本実施の形態によれば、Ｉ／Ｏセルに挟まれたコーナー部に配置されたハードマクロのタイミングクリティカルパスのピンの周辺において、ハードマクロのピンの引き伸ばしや、配線の乗り換えによるヴィアの生成は必要でなくなり、配線リソースを有効に利用でき、ハードマクロ周辺における配線混雑の回避が可能になる。
（実施の形態４）
図６は本発明の実施の形態４におけるハードマクロのピン構造を示す模式図である。
本実施の形態においては、ハードマクロ１０のピンＰは、ハードマクロ１０の１辺に対して階段状に内部にずれており、また向かい合うハードマクロ１０の辺に対しても同様の形状を取っている。ハードマクロ１０の他の１辺に対してＶ字型にピン配置されており、斜め配線Ｎがハードマクロ１０のピンＰに対して斜め方向から直接にアクセスすることを可能にしている。ピンＰの最小間隔ａに対して、斜め配線Ｎも同じ最小間隔ａで並走している。
図７はハードマクロ１０の使用例を示す模式図である。
半導体集積回路のＩ／Ｏセル２０を背にして配置されたハードマクロ１０に対して、セル配置可能領域Ａ１にある論理セル３０からＩ／Ｏセル２０の方向へ延びる斜め配線Ｎがハードマクロ１０のピンＰに対して直接にアクセスが可能であることを示している。
本実施の形態は、実施の形態３に比べ、斜め配線Ｎを用いてハードマクロ１０のピンＰに対して両側から直接にアクセスが可能であり、また縦横方向からのピンへのアクセスも可能である。
以上のように本実施の形態によれば、Ｉ／Ｏセルを背にして配置されたハードマクロのタイミングクリティカルパスのピンの周辺において、ハードマクロのピンの引き伸ばしや、配線の乗り換えによるヴィアの生成は必要でなくなり、配線リソースを有効に利用でき、ハードマクロ周辺における配線混雑の回避が可能になる。
（実施の形態５）
図８は本発明の実施の形態５におけるハードマクロのピン構造を示す模式図である。
本実施の形態においては、ハードマクロ１０のピンＰは、ハードマクロ１０の１辺に対して階段状に内部にずれているピンと、辺に沿って並んでいるピンが混在しており、ハードマクロ１０の辺に対して平行四辺形型に配置されている。斜め配線Ｎがハードマクロ１０のピンＰへハードマクロ１０の対角方向から直接にアクセスすることを可能にしている。ピンＰの最小間隔ａに対して、斜め配線Ｎも同じ最小間隔ａで並走している。
図９はハードマクロ１０の使用例を示す模式図である。
半導体集積回路のＩ／Ｏセルから離れた中央部に配置されたハードマクロ１０に対して、セル配置可能領域Ａ１に位置する論理セル３０からハードマクロ１０の方向に延びる斜め配線Ｎが、ハードマクロ１０のピンＰに対して直接にアクセスが可能であることを示している。
本実施の形態は、実施の形態３・４に比べ、ハードマクロ１０のピンＰに対して対角方向から斜め配線Ｎでの直接のアクセスが可能であり、また縦横方向からのピンへのアクセスも可能である。
以上のように本実施の形態によれば、Ｉ／Ｏセルから離れたセル配置領域に囲まれたハードマクロのタイミングクリティカルパスのピンの周辺において、ハードマクロのピンの引き伸ばしや、配線の乗り換えによるヴィアの生成は必要でなくなり、ハードマクロの対角方向の配線リソースを有効に利用でき、ハードマクロ周辺における配線混雑の回避が可能になる。
（実施の形態６）
図１０は本発明の実施の形態６におけるハードマクロのピン構造を示す模式図である。
本実施の形態においては、ハードマクロ１０のピンＰは、ハードマクロ１０の１辺に対して階段状に内部にずれているピンがあり、ハードマクロ１０の４辺に同様のピン構造を持っている。ハードマクロ１０の４辺に対してダイヤ型に配置されており、斜め配線Ｎがハードマクロ１０のピンＰへ斜め方向から直接にアクセスすることを可能にしている。ピンＰの最小間隔ａに対して、斜め配線Ｎも同じ最小間隔ａで並走している。
図１１はハードマクロ１０の使用例を示す模式図である。半導体集積回路のＩ／Ｏセルから離れた中央部に配置されたハードマクロ１０に対して、セル配置可能領域Ａ１に位置する論理セル３０からハードマクロ１０の方向に延びる斜め配線Ｎが、ハードマクロ１０のピンＰに対して直接にアクセスが可能であることを示している。
本実施の形態は、実施の形態３・４・５に比べ、ハードマクロ１０に対して斜め四方方向からのピンへの直接のアクセスが可能であり、配線リソースの有効活用が可能である。
以上のように本実施の形態によれば、Ｉ／Ｏセルから離れたセル配置領域に囲まれたハードマクロのタイミングクリティカルパスのピンの周辺において、ハードマクロのピンの引き伸ばしや、配線の乗り換えによるヴィアの生成は必要でなくなり、ハードマクロの斜め四方方向の配線リソースを有効に利用でき、ハードマクロ周辺における配線混雑の回避が可能になる。
（実施の形態７）
本発明の実施の形態７では、上記の実施の形態１〜６において、ハードマクロがメモリセルとなっているものである。この場合、斜め配線を用いてメモリセルのピンに対して直接にアクセス可能とすることにより、メモリセルのセットアップタイミングのクリティカルな信号を速く伝達することが可能となる。
（実施の形態８）
本発明の実施の形態８では、上記の実施の形態１〜６において、ハードマクロがアナログマクロセルとなっているものである。この場合、デジタルノイズの影響を受けやすいアナログマクロセルのピンへの配線長を短くし、配線容量を減少させることで、ノイズの影響を減少させることが可能となる。
（実施の形態９）
本発明の実施の形態９では、上記の実施の形態１〜６において、ハードマクロが下位階層ブロックとなっているものである。この場合、タイミングのクリティカルな下位階層ブロックのパスに対して斜め配線から直接にアクセスが可能になり、セットアップタイムを満足することができる。さらに、斜め配線から直接にピンへのアクセスが可能になることで、配線長を均一に近づけることができ、縦横配線に比べ、ピンごとの信号到達時間のばらつきを抑えることができる。
（実施の形態１０）
図１２はハードマクロの隣り合うピン同士の距離を示す模式図である。ハードマクロ１０のピンＰの幅は最小線幅ｃであり、ハードマクロ１０のピンＰに接続する斜め配線も最小線幅ｃである。この場合、隣り合うピンは、ピンが接している辺の垂直方向に対して√２・ａ/２だけ内部にずれており、隣り合うピン同士のピッチｄは、三平方の定理より、｛（ａ＋ｃ）2 ＋ａ2 /２｝1/2以上、必要なことが分かる。
以上により、ハードマクロの隣り合うピン同士がピッチｄ＝｛（ａ＋ｃ）2 ＋ａ2 /２｝1/2 で並んだ場合、最小間隔ａで並んだ最小線幅ｃの斜め配線から、ハードマクロのピンと接する１辺に対し、前記ピンと水平方向に最小間隔で並んだ最小線幅のピンに対して直接にアクセスが可能となる。
本発明の半導体集積回路のレイアウト設計方法は、斜め配線を用いてハードマクロのピンに直接にアクセスする際にハードマクロ内部のピン作成が現状と大差がなく、斜め方向の配線レイアウトへの対応が容易で、かつ配線リソースの効率良い活用により配線混雑を回避するための方法として有用である。
本発明の実施の形態１における半導体集積回路のレイアウト設計方法の処理を示すフローチャート 本発明の実施の形態１におけるタイミングクリティカルパス評価工程の具体的な処理を示すフローチャート 本発明の実施の形態２におけるタイミングクリティカルパス評価工程の具体的な処理を示すフローチャート 本発明の実施の形態３におけるハードマクロのピン構造を示す模式図 本発明の実施の形態３におけるハードマクロの使用例を示す模式図 本発明の実施の形態４におけるハードマクロのピン構造を示す模式図 本発明の実施の形態４におけるハードマクロの使用例を示す模式図 本発明の実施の形態５におけるハードマクロのピン構造を示す模式図 本発明の実施の形態５におけるハードマクロの使用例を示す模式図 本発明の実施の形態６におけるハードマクロのピン構造を示す模式図 本発明の実施の形態６におけるハードマクロの使用例を示す模式図 本発明の実施の形態１０におけるハードマクロの隣り合うピン同士の距離を示す模式図 従来の技術における半導体集積回路のレイアウト設計方法の処理を示すフローチャート 従来の技術におけるハードマクロのピン構造と斜め配線を示す図 従来の技術におけるハードマクロのピン構造と斜め配線から縦横配線へのヴィアを使っての接続を示す図と、ハードマクロのピン構造と斜め配線から縦横配線への接続を示す図
符号の説明
Ｓ１ ネットリスト読込み工程
Ｓ２ フロアプラン工程
Ｓ３ タイミング制約読込み工程
Ｓ４ 配置工程
Ｓ５ タイミングクリティカルパス評価工程
Ｓ６ 優先配線工程
Ｓ７ 配線工程
Ｓ１１ ピン形状確認工程
Ｓ１２ 仮想配線工程
Ｓ１３ 配線長解析工程
Ｓ１３ａ 配線負荷容量解析工程
Ｓ１４ 優先箇所判定工程
Ａ１ セル配置可能領域
Ｈ 縦横配線
Ｎ 斜め配線
Ｐ ハードマクロのピン
Ｖ ヴィア
in 論理セルの入力ピン
out 論理セルの出力ピン
ａ 最小間隔
ｂ 最小間隔より短い間隔
ｃ 最小線幅
ｄ ハードマクロの隣り合うピン同士のピッチ
１０ ハードマクロ
２０ Ｉ／Ｏセル
３０ 論理セル

Claims (10)

  1. 実動作に必要な論理セル群を含んだネットリストを自動配置配線ツールの内部に読み込むネットリスト読込み工程と、
    ハードマクロやＩ／Ｏセルの論理セル以外のセルの固定配置を行うフロアプラン工程と、
    タイミング制約を自動配線ツールの内部に読み込むタイミング制約読込み工程と、
    各論理セルをセル配置可能領域に配置する配置工程と、
    前記ハードマクロのピンの形状を確認するピン形状確認工程、各信号の配線経路の予測を行う仮想配線工程、前記仮想配線工程の結果に基づいて各タイミングクリティカルパスの配線長を算出する配線長解析工程、前記配線長解析工程により算出された前記配線長が所定値以上となるタイミングクリティカルパスを優先斜め配線対象として抽出する優先箇所判定工程とで構成されたタイミングクリティカルパス評価工程と、
    前記タイミングクリティカルパス評価工程で特定したタイミングクリティカルパスに対して優先的に斜め配線を実施する優先配線工程と、
    優先斜め配線されたタイミングクリティカルパス以外の信号について前記ネットリストに従って実際に配線を実施する配線工程とを含む半導体集積回路のレイアウト設計方法。
  2. 実動作に必要な論理セル群を含んだネットリストを自動配置配線ツールの内部に読み込むネットリスト読込み工程と、
    ハードマクロやＩ／Ｏセルの論理セル以外のセルの固定配置を行うフロアプラン工程と、
    タイミング制約を自動配線ツールの内部に読み込むタイミング制約読込み工程と、
    各論理セルをセル配置可能領域に配置する配置工程と、
    前記ハードマクロのピンの形状を確認するピン形状確認工程、各信号の配線経路の予測を行う仮想配線工程、前記仮想配線工程の結果に基づいて各固定信号の配線負荷容量を算出する配線負荷容量解析工程、前記配線負荷容量解析工程により算出された前記配線負荷容量が所定値以上となるタイミングクリティカルパスを優先斜め配線対象として抽出する優先箇所判定工程とで構成されたタイミングクリティカルパス評価工程と、
    前記タイミングクリティカルパス評価工程で特定したタイミングクリティカルパスに対して優先的に斜め配線を実施する優先配線工程と、
    優先斜め配線されたタイミングクリティカルパス以外の信号について前記ネットリストに従って実際に配線を実施する配線工程とを含む半導体集積回路のレイアウト設計方法。
  3. 実動作に必要な論理セル群を含んだネットリストを自動配置配線ツールの内部に読み込むネットリスト読込み工程と、
    ハードマクロやＩ／Ｏセルの論理セル以外のセルの固定配置を行うフロアプラン工程と、
    タイミング制約を自動配線ツールの内部に読み込むタイミング制約読込み工程と、
    各論理セルをセル配置可能領域に配置する配置工程と、
    前記ハードマクロのピンの形状を確認するピン形状確認工程、各信号の配線経路の予測を行う仮想配線工程、前記仮想配線工程の結果に基づいて各タイミングクリティカルパスの配線長を算出する配線長解析工程、前記仮想配線工程の結果に基づいて各固定信号の配線負荷容量を算出する配線負荷容量解析工程、前記配線長解析工程により算出された前記配線長が所定値以上となりかつ前記配線負荷容量解析工程により算出された前記配線負荷容量が所定値以上となるタイミングクリティカルパスを優先斜め配線対象として抽出する優先箇所判定工程とで構成されたタイミングクリティカルパス評価工程と、
    前記タイミングクリティカルパス評価工程で特定したタイミングクリティカルパスに対して優先的に斜め配線を実施する優先配線工程と、
    優先斜め配線されたタイミングクリティカルパス以外の信号について前記ネットリストに従って実際に配線を実施する配線工程とを含む半導体集積回路のレイアウト設計方法。
  4. ハードマクロ１辺において最小間隔ａで、互いに斜めにずれて位置するように配置された最小線幅ｃの複数のピンを有するハードマクロと、
    前記ハードマクロにおける前記ピンに対して接続された斜め配線とを備えた半導体集積回路。
  5. 前記ハードマクロのピンは、最も近いピンどうしの斜め方向のピッチが｛（ａ＋ｃ）2 ＋ａ2 /２｝1/2 である請求項４に記載の半導体集積回路。
  6. 前記ハードマクロのピンは、前記ハードマクロの辺に対してＶ字型に配置されている請求項４または請求項５に記載の半導体集積回路。
  7. 前記ハードマクロのピンは、前記ハードマクロの辺に対して平行四辺形型に配置されている請求項４または請求項５に記載の半導体集積回路。
  8. 前記ハードマクロのピンは、前記ハードマクロの辺に対してダイヤ型に配置されている請求項４または請求項５に記載の半導体集積回路。
  9. 前記ハードマクロのピンは、そのすべてが前記斜め配線で接続されている請求項４から請求項８までのいずれかに記載の半導体集積回路。
  10. 前記ハードマクロのピンは、その一部が前記斜め配線で接続されている請求項４から請求項８までのいずれかに記載の半導体集積回路。
JP2005268564A 2005-09-15 2005-09-15 半導体集積回路およびそのレイアウト設計方法 Withdrawn JP2007081220A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005268564A JP2007081220A (ja) 2005-09-15 2005-09-15 半導体集積回路およびそのレイアウト設計方法
US11/521,490 US7636906B2 (en) 2005-09-15 2006-09-15 Semiconductor integrated circuit and layout designing method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005268564A JP2007081220A (ja) 2005-09-15 2005-09-15 半導体集積回路およびそのレイアウト設計方法

Publications (1)

Publication Number Publication Date
JP2007081220A true JP2007081220A (ja) 2007-03-29

Family

ID=37856812

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005268564A Withdrawn JP2007081220A (ja) 2005-09-15 2005-09-15 半導体集積回路およびそのレイアウト設計方法

Country Status (2)

Country Link
US (1) US7636906B2 (ja)
JP (1) JP2007081220A (ja)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7257797B1 (en) * 2004-06-07 2007-08-14 Pulsic Limited Method of automatic shape-based routing of interconnects in spines for integrated circuit design
JP4935232B2 (ja) * 2006-08-07 2012-05-23 日本電気株式会社 情報処理装置、配線設計方法及びプログラム
US8555232B2 (en) * 2011-02-28 2013-10-08 Apple Inc. Wire routing using virtual landing pads
US8635573B2 (en) 2011-08-01 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a semiconductor device having a defined minimum gate spacing between adjacent gate structures
KR102494048B1 (ko) * 2016-01-11 2023-02-01 삼성전자주식회사 반도체 장치의 핀 간 라우팅 설계 방법 및 그것을 적용한 설계 시스템
US10839109B2 (en) * 2018-11-14 2020-11-17 Massachusetts Institute Of Technology Integrated circuit (IC) portholes and related techniques

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3565991B2 (ja) * 1996-06-26 2004-09-15 株式会社ルネサステクノロジ 半導体集積回路および半導体集積回路の製造方法
KR20000015941A (ko) * 1997-03-24 2000-03-15 야스카와 히데아키 반도체 장치 및 그 제조 방법
US6262487B1 (en) 1998-06-23 2001-07-17 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device, semiconductor integrated circuit wiring method, and cell arranging method
JP3822009B2 (ja) 1999-11-17 2006-09-13 株式会社東芝 自動設計方法、露光用マスクセット、半導体集積回路装置、半導体集積回路装置の製造方法、および自動設計プログラムを記録した記録媒体
US7024650B2 (en) 2000-12-06 2006-04-04 Cadence Design Systems, Inc. Method and apparatus for considering diagonal wiring in placement
US6745379B2 (en) 2001-08-23 2004-06-01 Cadence Design Systems, Inc. Method and apparatus for identifying propagation for routes with diagonal edges
JP4177123B2 (ja) * 2003-01-10 2008-11-05 富士通株式会社 配線図形検証方法、プログラム及び装置
JP2004228164A (ja) * 2003-01-20 2004-08-12 Toshiba Corp 半導体集積回路及びその製造方法
JP4245418B2 (ja) 2003-06-25 2009-03-25 富士通マイクロエレクトロニクス株式会社 斜め方向配線を有する半導体集積回路装置及びそのレイアウト方法
US6998719B2 (en) * 2003-07-30 2006-02-14 Telairity Semiconductor, Inc. Power grid layout techniques on integrated circuits
US7340711B2 (en) * 2004-06-04 2008-03-04 Cadence Design Systems, Inc. Method and apparatus for local preferred direction routing

Also Published As

Publication number Publication date
US7636906B2 (en) 2009-12-22
US20070061770A1 (en) 2007-03-15

Similar Documents

Publication Publication Date Title
JP4398989B2 (ja) 三次元集積回路設計方法及び三次元集積回路設計装置
KR102389047B1 (ko) 집적회로 내부의 전력망 도체 배치
US7962878B2 (en) Method of making an integrated circuit using pre-defined interconnect wiring
US7800409B2 (en) Logic block, a multi-track standard cell library, a method of designing a logic block and an asic employing the logic block
JP2007081220A (ja) 半導体集積回路およびそのレイアウト設計方法
JP2007013060A (ja) 半導体装置
JP2005203447A (ja) 半導体集積回路、半導体集積回路設計システム及び半導体集積回路設計方法
JP5216287B2 (ja) 半導体装置
JP2006202924A (ja) 半導体集積回路
TWI718245B (zh) 積體電路、製造其的電腦實施方法以及定義其的標準元件
JP4610313B2 (ja) 半導体集積回路の設計方法
US7725865B2 (en) Method, storage media storing program, and component for avoiding increase in delay time in semiconductor circuit having plural wiring layers
KR20180028252A (ko) 집적 회로 설계 시스템 및 집적 회로의 제조 방법
US8250512B2 (en) Apparatus for preventing congestive placement and associated method
JP4786989B2 (ja) 半導体集積回路装置
JP6599813B2 (ja) 半導体集積回路及び半導体集積回路の設計方法
JP4293028B2 (ja) オンチップデカップリングキャパシタ挿入方法
JP2014086439A (ja) マスクパターンの製造方法
JP4800586B2 (ja) 半導体集積回路の設計方法
JP4947120B2 (ja) 半導体集積回路の設計方法
JP2006294707A (ja) 半導体集積回路の配線方法および半導体集積回路
JP2007066974A (ja) 半導体集積回路および半導体集積回路のレイアウト方法
JPH11177029A (ja) 半導体集積回路
Ozdal et al. A two-layer bus routing algorithm for high-speed boards
JP2001189386A (ja) 半導体集積回路のレイアウト方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080828

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20110307