JPH05233762A - 自動配線方法 - Google Patents

Abstract

(57)【要約】 【目的】 マクロブロックなど大きな配線禁止領域を含
む回路に対して階層的配線を効率的に行う。 【構成】 配線領域を概略格子で分割し、概略格子間の
境界上に設定され、配線ネットによって横切られるカッ
トラインを全て求め、各カットラインに対して、最も配
線の混雑を緩和させるように前記配線領域を２分割する
カットラインの選択され易さを表す評価値を、複数の評
価項目について計算し、計算された各評価値に重み付け
を行って評価値の総和を計算し、前記全てのカットライ
ンのうち、評価値の総和が最小となったカットラインで
前記配線領域を２分割し、このカットラインを横切る全
配線ネットの横切る位置を決定し、２分割された部分領
域が所望の最小領域になるまで同様な処理を階層的に繰
り返すことにより、全配線ネットに対する前記概略格子
上の概略配線経路を決定する 【効果】 配線禁止領域を考慮し、配線混雑も緩和され
た質の良い配線経路を得ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路やプ
リント基板などの配線方法に関し、特に計算機を用いた
自動配線方法に関する。

【０００２】

【従来の技術】大規模集積回路（ＬＳＩ）は、微細化技
術の進歩に連れて、１チップに搭載されるトランジスタ
ー数が年々増えている。既に、１チップに百万個を越え
るトランジスターが載せられたＬＳＩが出ている。一
方、製品開発に要する期間を短縮する必要があり、ゲー
トアレイ、スタンダードセルなどのセミカスタムＬＳＩ
は広く用いられている製造方法である。これらのＬＳＩ
を設計するときには、計算機を用いた設計（ＣＡＤ）が
不可欠である。

【０００３】設計の下流段階に相当するレイアウト設計
は、研究開発の歴史も長く、いくつかの代表的な技術が
実用段階に達して製品開発に用いられている。例えば、
自動配線のアルゴリズムとして、これまでに多数の方法
が提案されてきた。その代表的なものは、迷路アルゴリ
ズム・階層的アルゴリズム・ラインサーチアルゴリズム
・チャネル配線アルゴリズムなどである。

【０００４】これらのアルゴリズムの中で、Ｌｅｅの迷
路アルゴリズムは最も歴史も古く、そのオリジナルなバ
ージョンを高速化した方法がこれまで広く使われてき
た。その理由の一つは、もし解が存在するならば必ず配
線経路が見つかるという探索能力に優れていること、そ
の解が最短経路として得られることなどのメリットによ
る。

【０００５】しかし、処理時間が掛かり、大規模チップ
領域を対象としてこのアルゴリズムを適用するならば数
日から数週間の膨大な時間が掛かることにもなる。さら
に、現実的に存在する数千の端子を持つ信号線を配線し
ようとすると、チップ上に全面に分布するそのようなネ
ットの配線を完了するには探索領域がチップ全面におよ
び多大な時間がかかる。

【０００６】また、このアルゴリズムは一ネットずつ処
理するため、複数個のネットの中からどのネットから順
に選択して配線するかによって配線が不可能となる場合
が発生するなど、配線順序の決め方によっては全体の配
線が完了できないというデメリットを持つ。

【０００７】これに対して、階層的な配線アルゴリズム
は分割統治手法に基づくアルゴリズムであり、処理時間
はＬｅｅのアルゴリズムよりはるかに速く、多数の端子
を持つ信号線の配線も不得手とすることもない。

【０００８】また、配線対象ネットを同時に扱うのでそ
の処理順序にも依存しない結果が得られる利点がある。
この特徴をもつ階層的アルゴリズムの分類にはいるもの
としては、これまでＢｕｒｓｔｅｉｎの方法［１９８
３］，Ｌａｕｔｈｅｒの方法［１９８８］，Ｍａｒｅｋ
−Ｓａｄｏｗｓｋａの方法［１９８４］などが提案され
ている。

【０００９】今後、ＬＳＩの上流設計技術のさらなる自
動化やプロセス技術の進歩によってさらに大規模な回路
が１チップに搭載されてくると、配線プログラムが扱う
データ規模が大きくなり、それにつれて処理時間が増す
ので、実用的な時間で結果を得るためにはますます高速
な配線アルゴリズムが求められてくる。このような背景
にあって階層的な配線アルゴリズムは、その高速性のメ
リットから将来の大規模データの配線のために最も重要
なアルゴリズムの一つであるといえる。

【００１０】しかし、この階層的アルゴリズムはローカ
ルな配線混雑の情報をみることができないので階層処理
が進み最終的なレベルに近づくにつれて配線できない状
況に出会ってしまう可能性があるという欠点もある。特
に、配線領域内に大きな面積を占める禁止領域が存在す
ると、トップダウンに階層処理を進めて行く場合上位の
階層レベルでこの禁止領域を考慮した処理をすることは
非常に難しい。

【００１１】しかし、最近のゲートアレイでは、ゲート
を全面に敷き詰めたタイプのゲートアレイであるＳＯＧ
（Ｓｅａ Ｏｆ Ｇａｔｅ）が高密度を達成できるメリ
ットから広く用いられている。

【００１２】図２４は、ＳＯＧの母体を示し、チップＤ
内に基本セルＢＳが２次元的に規則的に敷き詰められて
いる。回路はこの基本セルを複数個組み合わせて内部配
線することによって論理回路が構成される。

【００１３】このＳＯＧには、基本セルを数十または数
百個２次元的に集めてブロックとして、ＲＯＭ，ＲＡＭ
などのマクロブロック（メガセル）を比較的高密度に混
載できるメリットがあり、この回路に対応出来る階層配
線アルゴリズムがますます必要となってきた。

【００１４】一般に、自動配線処理は処理時間の観点か
ら、詳細配線と概略配線の２段階に分けて行われる。概
略配線は、ネットの大まかな経路を決定する。そのため
に、図２５（ａ）の点線で示すような実際の配線グリッ
ド（詳細グリッド）を複数本まとめた、図２５（ｂ）の
粗い格子（概略格子または概略グリットと呼ぶことにす
る）Ｇ１３〜Ｇ３３上での経路を決定する。

【００１５】概略配線に続く詳細配線ではネットの概略
の経路情報を受けて、取り扱う問題のサイズを小さくす
るためにチップの一部分の領域を対象に、ビアの設定や
デザインルールの制約などを考慮して配線される。詳細
配線では、この処理を全ての領域の配線が完成されるま
で繰り返して、全体の配線を完成する。

【００１６】概略配線においては、粗い格子の各境界辺
に対して、障害物を考慮してネットが通過できる配線ト
ラック（詳細配線のグリッド）が何本あるかを配線容量
として計算する。図２５（ｂ）に示す概略格子（２点鎖
線）で囲まれた各領域Ｇij（ｉ，ｊ＝１，２，３）に対
して計算する。概略配線問題は、「全ネットに対して、
各境界辺の配線容量値をオーバーしないで全ネットの概
略経路を決定する」問題である。

【００１７】以下、従来の階層的配線アルゴリズムの一
例を述べる。

【００１８】配線領域に対して２分割を繰り返すＬａｕ
ｔｈｅｒのアルゴリズムを階層的アルゴリズムの一例と
して選び、以下このアルゴリズムを例として説明する。

【００１９】図２６は階層的に領域を分割して行く様子
を示す図である。DO,1がチップなどの配線対象領域を示
す（図２６（ａ））。第一階層での処理は、領域DO,1を
水平または垂直のカットラインで２分し（図２６
（ｂ））、このカットラインを横切るネットに対して、
その通過位置を決定する。このとき考慮することは、カ
ットする全ネットについて、カットライン上の各概略格
子境界の配線容量を越えて割り当てられないこと、ネッ
トの配線長をできるだけ最短化することなどである。

【００２０】この問題は線形割当問題として、ネットワ
ークフローアルゴリズムを用いて効率的に解くことがで
きる。分割された各部分領域に対して、カットラインに
対するカットネットの割当を行い、これを領域が最小サ
イズ（図２６（ｅ））になるまで繰り返す。

【００２１】このようにして配線経路が決定していく様
子の一例を図２７に示す。Ｔは端子であり、ＣＰはカッ
トラインＬを横切る位置を仮想端子として示したもので
ある。図２７（ａ）〜（ｄ）のようにトップダウンに階
層が深まるにつれて経路が定まっていく。

【００２２】次に、従来の階層的概略配線の問題点を具
体的に説明する。いま、配線に使用できる層は２つの層
であると仮定する。ＳＯＧでは、ＮＡＮＤ，ＮＯＲなど
の簡単な論理回路用のセル以外に、ＲＯＭ，ＲＡＭなど
のようにサイズの大きなマクロブロックが存在する場合
がある。

【００２３】一般に、マクロブロックはその機能を構成
するために第１層、第２層が用いられて設計されてい
る。従って、マクロブロックの上の領域は一般ネットの
配線は通過出来ないか、通過できても、上位層である第
２層のごく限られた場所でのみ可能である。。

【００２４】従来の階層的配線処理では、マクロブロッ
クが存在する場合に対し、特別な対応がなされていなか
った。従って、階層処理をして行ったときに、全ての領
域の処理が終了した段階で配線の通過が禁止されている
マクロブロック上に配線が通過してしまうことがあっ
た。

【００２５】その例を図２８，２９に示す。両図におい
て、Ｍ，Ｍ１〜Ｍ３はマクロブロックを、Ｌ１〜Ｌ５は
領域の分割のために挿入されたカットラインを示す（こ
こでは、経路が完成するために挿入する全てのカットラ
インは示していない）。Ｔ，Ａ，Ｂは端子を示し同一名
を持つ端子間の経路を決定する必要があるものとする。

【００２６】図２８のように、カットラインがＬ１，Ｌ
２の順に挿入されて、カットラインＬ２をカットする位
置として、ＣＰの位置が決められたとする。つぎにカッ
トラインＬ３が引かれたとするとき、Ｌ１，Ｌ２，Ｌ３
と配線領域の外枠で囲まれた領域内にはＣＰとＴの結線
要求が残るが、この領域が階層処理されて行ったとして
も、この結線を実現するためにはマクロブロック上を通
過しないでは不可能である。

【００２７】従って、実際にはマクロブロック上を通過
可能な領域がないにも関わらず配線が通過してしまうと
いう矛盾した経路が発生してしまう。図２９は、マクロ
ブロックが領域内に複数個存在する場合や、多端子ネッ
トが存在するなど、より複雑な場合について、同様の問
題が発生する別の例を示したものである。

【００２８】このような問題が発生する一つの理由は、
階層処理における領域分割、すなわち、カットラインの
引き方がマクロブロックの存在を考慮していないことで
ある。従来のカットラインの引き方としては、図３０や
図３１にフローチャートで示した方法がある。

【００２９】図３０は、カットラインをカットするネッ
ト数Ｄとカットライン上の配線容量Ｓとの差Ｄ−Ｓの最
も大きい位置を現領域のカットラインとして選択して分
割するものである。

【００３０】図３１の方法は、領域ができるだけ正方形
に近くなるようにカットする方向を決定した後、カット
ラインをカットするネット数Ｄとカットライン上の配線
容量Ｓとの差Ｄ−Ｓが臨界値（ＴＨＲＨＤ）以下であれ
ば、最もカットする本数の少ないカットラインを優先的
に選択するものである。この方法は、階層の上位で決定
するときに誤る量を少なくして、また分割された両領域
をできるだけ独立した領域に分割するという考えに基づ
いている。

【００３１】これらの方法においても、マクロブロック
が領域内に存在する場合にはマクロブロック上の配線容
量がなくなるので、ある程度カットラインの選択に影響
を与えるが、実際には、図２８，図２９のようなカット
ラインの挿入が起こり問題が発生する。

【００３２】また、マクロブロックを無視してカットラ
インを引くと、図３２の例に示すように、カットライン
ＬとマクロブロックＭとに挟まれた領域の周辺部分（図
で点線で囲んだ領域Ｐの近辺）で配線混雑が起こり、階
層処理の下位レベルで割当ネット数が配線容量を越えて
しまうなどの問題も発生する。

【００３３】さらに、領域の分割方法に関する先に述べ
た２つの方法（図３０，図３１）は、決定に当たって複
数の評価項目を同時に考慮していない。例えば、図３０
の方法では、カットライン数と配線容量との差による評
価項目のみで決定している。この評価項目で同じ評価値
のカットラインが複数ある時には、ランダムにその位置
が選択されることになる。

【００３４】場合によっては、全く面積や縦横比の異な
る二つの領域に分割するカットラインが選択されたりす
る。このような、不均一な分割では、階層アルゴリズム
のメリットである分割統治のメリットである高速性のメ
リットが充分発揮されなくなる。

【００３５】また、図３１の方法でも、カットネット数
と配線容量の差が臨界値以下であるカットラインの候補
は複数個あり、しかも、カット数はセルが自動配置され
ているときには一般に領域の周辺部分で少なくなる性質
があるので、周辺付近のカットラインが選択される可能
性がある。このため、この方法で分割される２つの領域
のアスペクト比がアンバランスになりやすく、また長細
い領域などの発生にともなって冗長な経路が発生しやす
くなる。

【００３６】以上述べた、従来技術の問題点は、マクロ
ブロックの占める領域が第１層、第２層とも他のネット
の禁止領域となる場合を仮定して述べたが、以下に図３
３，図３４を用いて、マクロブロック上に第２層（Ｍ
２）のみ若干の配線容量が存在する場合を説明する。

【００３７】図３３，図３４は、従来の方法をこのよう
なマクロブロックが混在する回路に直接適用した際に発
生する問題点を説明するための図である。

【００３８】図３３において、Ｍはマクロブロックを、
Ｌは領域の分割のために挿入されたカットラインを示
す。配線層は、第１層（Ｍ１）を垂直方向に、第２層を
水平方向に用いるものと仮定する。Ａ，Ｂは端子を示
し、同一名を持つ端子間の経路を決定する必要があるも
のとする。

【００３９】従来の方法では、カットネットに対して
（図面ではネットＡ，ネットＢの２つを示しただけであ
るが、一般にこの数は数十から数百個対象となるものが
存在する）、その通過位置を決定した後に、通過位置の
両側に仮想的な２端子を設定していた。

【００４０】今、カットラインＬとマクロブロックＭが
交わった概略格子境界にＭ２の配線が通過可能な配線容
量が存在するとする。このとき、カットネットの中には
マクロブロック上にその通過位置が設定されることが起
こり得る。

【００４１】例えば、ネットＡは、マクロブロックとカ
ットラインの交わるＰの位置にその通過位置が割り当て
られたものである。従って、従来方法ではネットＡに対
しては位置Ｐの両側に仮想的な端子Ｔ１，Ｔ２が登録さ
れる。これらの仮想端子は、階層が一つ下がった、それ
ぞれの部分領域の処理で用いられ、ネットＢはマクロブ
ロック上ではない位置に割り当てられた場合を示してい
る。

【００４２】図３４は、マクロブロック上に割り当てら
れたネットが、通過を禁止された経路を生じる例を示し
たものである。すなわち、通過配線の許されていない配
線層Ｍ１の垂直方向の経路が発生している。

【００４３】いま、マクロブロックＭは、図３４（ｂ）
に示すように、マクロブロックの占める領域に対応する
概略格子がＧ１１からＧ４４までを持っているものと
し、概略格子Ｇ１１，Ｇ２１，Ｇ３１，Ｇ４１およびＧ
１３，Ｇ２３，Ｇ３３，Ｇ４３の左右の境界辺に、Ｍ２
に配線可能な配線容量（空白部分）を持っているものと
する。

【００４４】従って、カットラインＬ１上にそのカット
ネットを割り当てるときにマクロブロック上にその位置
が割当られることも起こる。ネットＡに対して、カット
ラインＬ１上の割当位置がそれぞれ、Ｐ１・Ｐ２であっ
たとする。いま、カットラインＬ１で分割された右の領
域がさらにカットラインＬ２，Ｌ３で分割されたものと
する。

【００４５】カットラインＬ３を引いたときには、実際
の端子Ａと仮想的な端子Ｐ２からネットＡはこのカット
ラインＬ３をカットするネットと見なされて、カットラ
イン上に通過位置が決定される。

【００４６】いま、Ｌ３上での割当に当たってはＧ３１
とＧ３３の右の境界辺には正の配線容量が存在するので
これらの位置とマクロブロックに重ならない位置が選ば
れるが、配線長の観点からＧ３３，Ｇ３１がその候補と
して優先度が高いがそのどちらが選ばれるかは不定であ
る。従って、いまＧ３３の位置すなわちＱの位置に割り
当てられたとする。

【００４７】このとき、Ｐ２とＱとの結線にはどこかで
垂直方向のセグメントが必要となり、Ｍ１を使用せざる
おえない。すなわち、マクロブロック上で通過が禁止さ
れている第１層Ｍ１の配線が発生する。

【００４８】最後に、従来技術の１つである、マクロブ
ロックのみを対象とするモデルに対して概略配線経路を
求める方法に言及する。このモデルは、図３５（ａ）に
示すようにマクロブロックＭが配置されて、ブロック間
の領域をチャネルと呼ばれる配線領域（図中、ＣＨ１か
らＣＨ８）として、ブロック間の経路を決定するもので
ある。決定されるブロック間の経路は、どのチャネルを
通るかによって表現される。

【００４９】図３５（ｂ）は、端子Ｔ間の経路の一例を
示したものである。すなわち、ネットＴはチャネル｛Ｃ
Ｈ４，ＣＨ２，ＣＨ１，ＣＨ７，ＣＨ５｝を通る経路と
して表現される。このモデルでは、詳細配線はチャネル
毎にチャネル配線アルゴリズムにより完成される。

【００５０】このようなビルディングブロックのモデル
の概略配線方法は、規則的な概略配線格子を設定し、２
次元的な領域に任意の位置の禁止領域を許す、一般的な
ＡＲＥＡルーターで詳細配線を実行する必要のある、
「チップの一部の領域にマクロブロックが存在するマク
ロブロック混みのＳＯＧ」や「Ｅｍｂｅｄｄｅｄ Ａｒ
ｒａｙ」には適用できない。

【００５１】

【発明が解決しようとする課題】以上説明したように、
従来の自動配線方法において階層的な配線アルゴリズム
にあっては、配線領域内にマクロブロックなどの広い範
囲にまたがる禁止領域が存在する場合に、階層的に処理
を進めて行ったとき、禁止領域上に配線が通過して通過
配線が実現できなかったり、その周辺が混雑するなどと
いった質の悪い経路が求まっていた。

【００５２】さらに、従来の階層的な配線方法では、領
域を分割する位置を決定するときに、一つの評価項目で
のみ決定していたので、分割に際して重要な他の評価項
目のことが考慮されず総合的に良い分割が成されていな
かった。

【００５３】そのため、これら概略経路を受けて詳細配
線を実行したおりには、配線できないネットの数が多く
なることにつながっていた。

【００５４】そこで、この発明は上記事情に鑑みてなさ
れたものであり、第１の発明の目的とするところは、禁
止領域上を通過した配線が発生せず、また禁止領域の周
辺が混雑することが緩和される概略経路を生成して、詳
細配線が容易となる自動配線方法を提供することにあ
る。

【００５５】また、第２の発明の目的とするところは、
マクロブロック上に若干のスルー配線する場所が存在す
る際に、禁止された層の通過配線が起こらない概略経路
を生成して、詳細配線が容易となる自動配線方法を提供
することにある。

【００５６】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明は、配線領域を複数の大まかな概略格子
で分割し、概略格子間の境界上に設定され、配線ネット
によって横切られるカットラインを全て求め、各カット
ラインに対して、最も配線の混雑を緩和させるように前
記配線領域を２分割するカットラインの選択され易さを
表す評価値を、複数の評価項目について計算し、計算さ
れた各評価値に重み付けを行って評価値の総和を計算
し、前記全てのカットラインのうち、評価値の総和が最
小となったカットラインで前記配線領域を２分割し、こ
のカットラインを横切る全配線ネットの横切る位置を決
定し、２分割された部分領域が所望の最小領域になるま
で同様な処理を階層的に繰り返すことにより、全配線ネ
ットに対する前記概略格子上の概略配線経路を決定する
ことを要旨とする。

【００５７】また、第１の発明において、前記複数の評
価項目は、少なくとも、カットラインによって２分割さ
れる部分領域の形状が正方形に近いほど、このカットラ
インを選択され易くする評価項目と、カットラインを横
切るネットの本数と通過可能な配線の本数とを基に、配
線混雑が多いカットネットを選択され易くする評価項目
と、前記配線領域内に所定以上の面積を占める配線禁止
領域が存在する場合、この配線禁止領域外のカットネッ
トについては、この領域から離れているカットネットほ
ど選択され易くし、この配線禁止領域内のカットネット
については、全て選択され易くするかあるいは中央に近
いカットネットほど選択され易くする評価項目とを含む
ことを特徴とする。

【００５８】また、第２の発明は、同電位端子間を結ぶ
ネットが複数与えられた、ＲＯＭ，ＲＡＭなどのマクロ
ブロックを含む配線領域を、大まかな縦と横の概略格子
で分割し、前記各概略格子の境界に配線が実際に何本通
過できるかを表す配線容量値を計算し、前記配線領域
を、前記概略格子間の境界上のカットラインにより部分
領域に分けて前記カットラインを横切る全ネットに対し
てカットライン上にそれぞれの横切る位置を決定する際
に、前記マクロブロック上にネットが通過できる配線容
量が許されている場合に、マクロブロック上のカットラ
インに横切る位置が割り当てられたネットは、マクロブ
ロックの端から端までのセグメントを生成して、以降の
処理ではそのセグメントの端点を仮想端子と見なして前
記部分領域が所望の最小領域になるまで同様な処理を階
層的に繰り返すことにより、全ネットに対して前記概略
格子上の配線経路を決定することを要旨とする。

【００５９】

【作用】第１の発明による階層的な自動配線方法は、配
線領域内にマクロブロックなどの大きな禁止領域が存在
する場合には、領域をカットラインで分割する際に、下
位の階層で配線禁止領域に経路が通過してしまうなどの
問題が起こらないような、またはマクロブロック周辺部
分が混雑しないような分割が上位階層で行われる。

【００６０】さらに、第１の発明による階層的な自動配
線方法は、マクロブロックが存在しない場合でも、領域
の縦横比・配線容量・カットネット数などの複数の評価
項目を同時に考慮した分割位置が選択される。そのた
め、質の良い配線結果が高速に得られる。

【００６１】また、第２の本発明による階層的な自動配
線方法は、配線領域内にマクロブロックなどの大きな禁
止領域が存在する場合に、領域をカットラインで分割し
た際に、マクロブロック上に許された若干のスルー配線
の領域があれば、そのスルー配線のセグメントを発生さ
せることにより、階層的な処理の枠組みの中でマクロブ
ロック上のスルー配線を実現することが出来る。

【００６２】

【実施例】以下、図面を用いてこの発明の実施例を説明
する。

【００６３】第１の発明図１は、第１の発明の自動配線
方法の手順を示すフローチャート図である。

【００６４】まず、ステップＳ１では概略配線を始める
に当たって、概略格子を設定する。概略格子は、図２５
に示すように、詳細配線を行う配線格子（グリッド）を
十数本から、数十本をまとめた程度のサイズとする。セ
ルの配置位置や回路の大きさなどによって、概略格子の
引き方を修正することができる。

【００６５】ステップＳ２では、各概略格子境界につい
て、実際に詳細配線を行ったときに、何本の配線が通過
できるかを表す配線容量を計算する。配線容量は、配線
層毎に計算され、各層についてどれだけネットが通過で
きるかを示す。その計算に当たっては、境界の近傍の端
子や禁止領域などが考慮される。

【００６６】ＲＯＭ，ＲＡＭなどのマクロブロックにか
かる格子境界は、一般ネットが通過することが出来ない
ので、その配線容量は０となる。また、近傍に配線の障
害物がない場合には配線容量は、その境界を通過してい
る詳細配線グリッド数として定義することができる。ま
た、配線に使用する層が３層以上の多層であれば、上位
の層についてはマクロブロック上に一般ネットの配線が
通過することが許されるので、その層の配線容量は正の
値となる。

【００６７】以下の説明では説明を簡単にするために、
ネットの配線には２つの層が使用できるものとして、マ
クロブロック内部はこれらの２層を使って密に設計され
ているため、ネットの配線が通過できなく、マクロブロ
ック上の格子境界の配線容量は０となっているものとし
て説明する。

【００６８】つぎに、配線対象領域に対してステップＳ
３からステップＳ９までの処理で領域を２分割するとき
の方向および位置、すなわちカットラインを決定する。
この処理では、分割してできる２つの領域の縦横比に関
する評価値（以下、コストという）と、カットラインを
カットするネットの本数とカットライン上の配線容量に
関するコストと、マクロブロックが領域内に存在すると
きにはマクロブロックに関するコストから、総コストを
計算して、そのコストの最小となるカットラインを一つ
選択して領域を分割している。

【００６９】ステップＳ１０では、選択されたカットラ
インを受けて、このカットラインを通過するネットに対
してどこの概略格子境界を通過するかを決定する。この
方法としては、カットネット全てに対して、各境界を通
過する場合に配線長がどれだけになるかを反映させたコ
ストを設定して、各境界の配線容量以上にネットが割当
てられないことを条件とし、コストを最小化する問題と
してモデル化してネットワークフロー問題を解く割当ア
ルゴリズムを用いる方法がある。

【００７０】以上の処理をカットラインで分けられたそ
れぞれの部分領域に対して繰り返し適用していって、領
域のサイズが所望の最小サイズに全てなれば、全ネット
の経路が得られる。

【００７１】以下、第１の発明の中心部分であるステッ
プＳ３からステップＳ９までの分割カットラインを求め
る処理について図面を用いて具体的に説明する。

【００７２】ステップＳ３では、配線領域の全てのカッ
トラインを求める。図２は、配線領域Ｄの全てのカット
ラインの一例を示したものである。すなわち、領域内の
垂直方向の全ての概略格子位置に対応するカットライン
Ｌ（図２（ａ））と、水平方向の全ての概略格子位置に
対応するカットラインＬ（図２（ｂ））の中から任意に
一つ選択する。

【００７３】ステップＳ４では縦横比に関するコストを
計算する。領域の分割に当たっては、カットラインで分
割された２つの領域が正方形に近い方ほど階層処理の効
率が良いため、ネットの配線長が短くなるなどの配線の
質の良い経路が得られる。従って、このコストは分割さ
れた領域が正方形に近いほど値が小さく、分割位置とし
て選択され易いものを採用する。

【００７４】一例を図３に示す。図３（ａ）は、幅Ｗ，
高さＨの領域の垂直方向の全てのカットラインＬ１〜Ｌ
７を示し、各カットラインについて図３（ｂ）に縦横比
のコストを示す。例えば、コストの関数としては、両領
域の縦横比の和を取り、横方向にカットラインの位置ｘ
を取って、 Ａ Ｃｏｓｔ＝Ｈ／ｘ＋Ｈ／（Ｗ−ｘ） などとすれば良い。水平方向についても９０度回転させ
て考えれば良い。

【００７５】次に、ステップＳ５でカット本数と配線容
量に関するコストを計算する。この２つの量で決まるコ
ストは、例えば図４のフローにしたがって計算される。
すなわち、カットする本数Ｎとカットライン上の全境界
の配線容量の和Ｃとの差が、混雑とするか否かの基準値
である、予め設定した臨界点（ＬＩＭＩＴ）を越えた場
合には、その位置が混んでいることを示している。この
ときは、速い段階でカットラインを引いた方がよいの
で、その位置のコストを負の値として小さく取り、選択
され易くする。

【００７６】例えば、このコストはαを正のパラメータ
として、 Ｂ ｃｏｓｔ＝−α×（Ｎ−Ｃ−ＬＩＭＩＴ）／格子境
界数 ＬＩＭＩＴとしては、０，−１，−２，…などの値をパ
ラメータして調節してやれば良い。

【００７７】逆にＮ−Ｃ≦ＬＩＭＩＴのときには、カッ
トするネット数が少ないほど、また配線容量の値が少な
いほど優先的に選択する。この理由は、カットライン上
にカットネットを割り当てることは経路に関する制約を
与えることであるが、上位階層で与える制約の失敗が少
ない方がよいのでカットネット数の少ない位置を優先し
た方が良い。

【００７８】また、配線容量の少ない位置からカットを
引くことによって、階層の下位の方で配線容量の豊富な
ものが残り、上位階層を処理しているときには分からな
い下位階層のために配線容量の多いところを残すことが
でき、最終的な配線のオーバーフローが少ない結果が得
られるからである。

【００７９】従って、コストとしては、例えば、単位格
子境界当たりのカット数と配線容量に比例したコストを
設定する。β，γを正のパラメータとして Ｂ ｃｏｓｔ＝β×Ｎ＋γ×Ｃ などとすればよい。

【００８０】領域内にマクロブロックが存在すれば（ス
テップＳ６肯定）、ステップ７でマクロブロックに関す
るコスト（Ｃ ｃｏｓｔ）を計算する。領域内のマクロ
ブロックは、階層処理が進むに連れてカットラインによ
って分割されていくが、分割されたマクロブロックの存
在位置と幅・高さなどの情報を下位の階層に伝えてい
く。従って、ステップＳ６で判断するときにはマクロブ
ロック全体を見ている場合もあるし、その一部を見てい
る場合もある。

【００８１】つぎに、マクロブロックが領域内に存在す
る場合について、カットラインの引き方を決めるコスト
の与え方について説明する。一般に、領域内Ｄにマクロ
ブロック（またはその一部）Ｍが１つ存在する場合、そ
の領域内におけるマクロブロックのフロアプランは図５
（ａ）〜（ｈ）および図６（ａ）〜（ｈ）まである。こ
こでは、Ｍが領域Ｄの各辺に隣接しているかの有無によ
って分けた。

【００８２】例えば、図５（ａ）はＭが領域Ｄの左辺と
下辺に接している場合であり、図５（ｆ）はＭがＤのど
の辺にも接していない場合である。このうち、図５
（ｈ）と図６（ｆ）は領域Ｄがマクロブロックによって
２つの孤立した領域に分けられている。

【００８３】階層処理を進めて行った途中で発生する、
このような領域については、マクロブロックを挟んだ両
領域に端子（または仮想端子）があるネットはこの領域
内でマクロブロックを通過した配線を避けることが出来
ない。すなわち、袋小路に入ったとみなされる。

【００８４】第１の発明ではこのような位置関係が発生
しないように上位の階層で領域分割するときに対処する
ものである。図７，８は、縦方向のカットラインを引い
た際の、各フロアプランに対する、マクロブロックに関
するコスト関数の例を示したものである。図５，６に示
したものの内、図７，８で取り上げなかったものは、左
右または上下の対称性に基づいて同様のコストを設定す
るものとする。

【００８５】それぞれの場合、マクロブロックの近辺に
近い位置でのカットラインは従来技術の図３２を用いて
説明したように配線混雑が発生しやすいので、分割位置
として選ばれ難い方がよい。従って、マクロブロックに
近づくにつれて双曲的にコストが高くなるように設定す
る。

【００８６】また、マクロブロックを分断するカットラ
インの場合には、袋小路に陥る図５（ｈ）を発生させて
しまう図７（ｅ）の場合を除いて、どの位置を選択して
も問題ないのでコスト的には最小コスト０を与えること
にする。

【００８７】図７（ｅ）の場合には、図７（ｆ）に示す
ように、充分大きなコストを設定して、この位置が選ば
れ難くする。図８（ａ）の場合には、縦方向のカットラ
インはどこに引かれても良いので、どの位置にも最小コ
ストを与える。

【００８８】またマクロブロックが領域の中央部に存在
するとき（図５（ｆ））は、図９（ｂ）のようなコスト
を設定するのも効果的である。これは、図９（ｃ）に示
すようにマクロブロックの回りを迂回して配線するネッ
トがあるときに、配線の自由度を上げるためである。

【００８９】例えば、カットラインＬ１については図９
（ｃ）のｔｙｐｅＡの経路もｔｙｐｅＢの経路も選択可
能である。しかし、カットラインＬ２の場合にはｔｙｐ
ｅＢの可能性は失われて、強制的にｔｙｐｅＡの経路を
選ぶことになる。逆に、カットラインＬ３の場合にはｔ
ｙｐｅＡの可能性は失われて、強制的にｔｙｐｅＢの経
路を選ぶことになる。

【００９０】このように、マクロブロックの中央部のコ
ストをマクロブロックの端の位置よりも選択され易いよ
うに図９（ｂ）のようなコストを考えることもできる。

【００９１】次に、具体的なコスト関数型の一例を図１
０，図１１に示す。図１０は、（ａ）のマクロブロック
の配置に対するコストを（ｂ）に示したものである。

【００９２】カット位置Ｌ１〜Ｌ３に対しては、 Ｃｏｓｔ＝ｒ１×ｈ÷（ｘｉ−ｘ＋１） カット位置Ｌ４〜Ｌ５に対しては、 Ｃｏｓｔ＝ｒ３×（ｘｃ−ｘ） カット位置Ｌ６〜Ｌ７に対しては、 Ｃｏｓｔ＝ｒ３×（ｘ−ｘｃ） カット位置Ｌ８〜Ｌ１０に対しては、 Ｃｏｓｔ＝ｒ１×ｈ÷（ｘ−ｘｊ＋１）などとすれば良
い。

【００９３】この例の場合にはマクロブロックに関する
コストとしてはＬ５，Ｌ６が小さく、また水平方向では
Ｌ１４の位置が小さくなる。実際のカットラインの位置
は、他のコストも考慮して総コストが最小になる位置が
選択される。

【００９４】また、図１１は（ａ）のマクロブロックの
配置に対するコストを（ｂ）に示したものである。

【００９５】カット位置Ｌ１〜Ｌ２に対しては、

【数１】 Ｃｏｓｔ＝ｒ１×ｈ−ｒ２×ｈ÷（（ｗ−１）×（ｘｊ−ｘ）） カット位置Ｌ３〜Ｌ１０に対しては、 Ｃｏｓｔ＝ｒ１×ｈ÷（ｘ−ｘｊ＋１） などとすればよい。

【００９６】なお、パラメータｒ１〜ｒ３は双曲線の係
数や直線の傾きを決めるものであり、問題に応じてチュ
ウニングすればよく、例えばｒ１＝１．５，ｒ２＝０．
５，ｒ３＝１．０などとした場合、図１０（ｂ），１１
（ｂ）のようなコスト関数となる。

【００９７】図１２に示すように、領域内にマクロブロ
ックが複数存在するときにも、それぞれのマクロブロッ
クに関するコストを計算してその和とすることにより同
様に扱うことが出来る。図１２（ｂ）は、マクロブロッ
クＭ１（点線）とＭ２（２点鎖線）に関する単独のコス
トから両者を合成したコストを実線で示したものであ
る。

【００９８】最後に、図１のステップＳ８で、各コスト
の線形和

【数２】 ＴＣＯＳＴ＝Ｗ１×Ａ Ｃｏｓｔ＋Ｗ２×Ｂ Ｃｏｓｔ＋Ｗ３×Ｃ Ｃｏｓｔ を計算して総コストとする。各項の重みの定数Ｗ１〜Ｗ
３は回路の性質等に応じて決定すれば良い。

【００９９】なお、これらのコスト以外にも幾つかのコ
ストを追加して考えることもできる。例えば、詳細配線
は図１３（ａ）に示すように、概略格子Ｇを一つまたは
複数個集めた領域Ｄ１１〜Ｄ３３で行われることに注目
して、詳細配線での結線の成功を高めるように分割位置
を調整することができる。

【０１００】詳細配線は領域の周辺に定義された外部端
子と内部の端子に基づいて処理されるが、外部の端子が
ほど良く分散化されていたり、その個数が少なければ制
約が少ないために、詳細配線は一般にやりやすい。

【０１０１】これにより、詳細配線の切れ目となる位置
に、階層処理の上位の段階でカットラインが選択される
ことが好ましいと考えられる。そこで、図１３（ｂ）の
ように詳細配線の切れ目となるカットラインのコスト
を、他の位置のコストより小さくして選択されやすくす
ることができる。

【０１０２】最後に第１の発明と従来例の相違を示す。
従来技術のところで示した、図２８，２９に対して、第
１の発明で処理したときの結果を図１４と図１５に示
す。

【０１０３】図１４は、カットラインをＬ１，Ｌ２，Ｌ
３，Ｌ４という順序で挿入したものであり、それにつれ
てネットＴの経路がカットネットとしてカットライン上
にＣＰ１〜ＣＰ３と仮想的な端子が生成されていく。従
来の方法ではマクロブロック上の配線で失敗したが、第
１の発明ではその禁止領域を上手に回避した経路が生成
されている。

【０１０４】図１５のような多端子の複雑なネットが存
在する場合や、マクロブロックが複数存在する場合でも
第１の発明では階層処理が進んで行っても禁止領域内に
配線が陥ることはない。また、マクロブロックのみ考慮
していないため、マクロブロックの存在しない領域での
分割も効果的に行うことができる。

【０１０５】なお、今回の実施例における、カットライ
ンを選択する際のコスト関数の形は、一具体例でありこ
れに限定されるものではない。また、領域内に存在する
配線禁止領域はマクロブロック等に限定しないで、その
他の比較的大きな禁止領域を対象としても扱うことが出
来る。

【０１０６】さらに、本手法によれば、マクロブロック
の存在の有無や配線領域専用のチャネルの存在の有無な
どに関係なく一般的なレイアウトモデルにも適用が可能
である。

【０１０７】第２の発明 第１の発明がマクロブロック上は第１層、第２層が完全
に通過禁止された領域であると仮定したのに対して、第
２の発明はマクロブロック上の第２層に１部通過可能な
領域を仮定している点が異なる。

【０１０８】本配線は、図１６に示すような、規則的な
基本セル列（ＢＳ）のゲートアレイに、マクロブロック
（マクロブロック、図中Ｍで示したもの）が混在する回
路をおもに対象としている。

【０１０９】概略配線は、図１７に示すような、２次元
的に規則的に設定された格子上で決定される。概略格子
ＧＧは、同図に示すように、基本セル数個分の、詳細配
線を行う配線格子（グリッド）を十数本から、数十本を
まとめた程度のサイズとする。セルの配置位置や回路の
大きさなどによって、概略格子の大きさを修正すること
ができる。

【０１１０】本配線モデルでは、マクロブロックが占め
ている領域にも同様にこの格子を設定する。概略配線経
路は、図中太い実線で示すように、異なる概略格子内に
存在する端子（図中Ｔで示したもの）間を結ぶセグメン
トとして表現される。

【０１１１】本配線方法は従来技術の項でも示したよう
に、２分割処理を繰り返して、カットラインをカットす
るネットに対してそのカットする位置を全体の配線長が
最小となるように決定する、トップダウンな階層処理の
枠組みに則っている。また、分割は全ての分割された領
域のサイズが概略格子のサイズになるまで再帰的に続け
られるものとする。

【０１１２】今、本実施例として説明を簡単にするため
に、配線層として２つの層が利用できる例について説明
する。実際には、配線層が３層以上使用できる場合も同
様の扱いが可能である。また、第１層は垂直方向、第２
層は水平方向に用いるものとする。

【０１１３】概略配線に当たって、各概略格子境界につ
いて、実際に詳細配線を行ったときに、何本かの配線が
通過できるかを表す配線容量を計算する。配線容量は配
線層毎に計算され、各層についてどれだけネットが通過
できるかを示す。その計算に当たっては、境界の近傍の
端子や禁止領域などが考慮される。２層配線の例では水
平方向の格子境界には、第２層の配線容量が、垂直方向
の概略格子境界には第１層の配線容量が与えられる。

【０１１４】図１８は、通過配線の可能なマクロブロッ
クの一例を示したものである。同図で、チップ上に設定
された概略格子（図中、太い破線）がマクロブロックＭ
と重なっている部分の様子を示した。一般には、ＲＯ
Ｍ，ＲＡＭなどのマクロブロックにかかる格子境界の配
線容量は、ＲＯＭ，ＲＡＭなどを構成するために内部配
線として使用した配線のために第１層に関しては、一般
ネットが通過することが出来ないので、配線容量は０と
なる。

【０１１５】しかし、ＲＯＭ，ＲＡＭの設計の仕方で
は、第２層目に若干の配線容量が残っていて、マクロブ
ロックをスルーできる場合もある。

【０１１６】図１８で、Ｈ１，Ｈ２，Ｈ３は第２層の禁
止領域、細い破線ＤＧは詳細配線のグリッドを示す。こ
の例のマクロブロックには、マクロブロックＭの第２層
に関してスルーできる配線トラックが存在する。

【０１１７】従って、図１９に示すように、マクロブロ
ックを貫通する経路が許される。従って、概略格子の垂
直格子境界の配線容量は、Ｇ１１，Ｇ２１，Ｇ３１，Ｇ
１３，Ｇ２３，Ｇ３３は１、Ｇ１２，Ｇ２２，Ｇ３２は
２である。一方、第１層はマクロブロックを構成するた
めに完全に使用されているので、Ｇ１１からＧ３３の水
平方向の境界の配線容量は全て０となる。

【０１１８】マクロブロック上では第１層の配線容量が
無いので、マクロブロックをスルーするモデルとして
は、マクロブロック上で折れ曲ることはできないので、
マクロブロックを端から端まで水平方向に、直線で、ス
ルーするものを考える。

【０１１９】図２０は、第２の発明の自動配線方法にお
けるマクロブロック上のスルー配線を実現する方法を示
す図である。これは、一般的なレベルの階層での処理を
示す。Ｌはカットラインを示す。

【０１２０】いま、このカットラインＬがマクロブロッ
クをカットしたとする。配線処理としては、このカット
ラインを横切る全てのネットに対してカットライン上の
概略格子境界の位置を、全体の配線長が最小になるよう
に位置決めを同時に全ネットに対して行う。

【０１２１】例えば、各カットネット（ｉ）の各境界
（ｊ）への割当の際の配線長に関するコストＣｉｊをコ
スト行列（Ｃｉｊ）とし、各境界の配線容量値を割当ネ
ット数の上限として、各Ｃｉｊの総和を最小化する問題
として解くことができる。従って、あるネットをマクロ
ブロック上に割り当てるか、それ以外のところに割り当
てるかは全体として最適化されて選択される。例えば、
ネットＡはマクロブロックをスルーすることにより最短
の経路が実現され、ネットＢはマクロブロックをスルー
しない方が最短な経路が実現される。

【０１２２】第２の発明では、マクロブロック上に割当
位置が決定したネットに対しては、マクロブロックを完
全にスルーするセグメントをその位置に発生させる。

【０１２３】例えば、図１のネットＡがカットライン上
の位置Ｐに割り当てられたとすると、Ｐの位置にはセグ
メント［Ｓ１，Ｓ２］を発生する。そして、以下の階層
では、このネットは既に、Ｓ１またはＳ２の位置に仮想
的な端子があるとみなされて処理される。

【０１２４】なお、マクロブロックに掛からない位置に
割り当てられたものは、長さ１のセグメントを発生する
ことになる。例えば、図中ネットＢはマクロブロックに
掛からない格子境界である位置Ｑに割り当てられたとす
ると、その位置には長さ１のセグメントが発生される。

【０１２５】図２１は、図２０の右側の領域に対してさ
らに分割が進んだ際に、上位階層で発生したセグメント
の扱いを説明するための図である。

【０１２６】領域Ｄに対して、カットラインＬ１に続
き、Ｌ１の右の領域に対してＬ２、Ｌ３とカットライン
が挿入されたとする。カットラインＬ３を引いたときに
は、ネットＡに関してはカットラインＬ１のレベルでＰ
に発生されたセグメントの端点Ｓ２が既にカットライン
Ｌ３の右の領域Ｄ２に存在する。

【０１２７】従って、ネットＡに関してはＤ１とＤ２の
両方に端子または仮想端子が存在する訳でないので、こ
れはカットネットと見なされない。すなわち、カットラ
インＬ３のレベルでは対象とならない。このように、マ
クロブロックをスルーして発生されたセグメントは、そ
のセグメントの端点の位置がどこに実際に存在するかを
みて以下の階層で扱われることになる。

【０１２８】最後に、マクロブロック上のスルー配線の
制限について述べる。マクロブロックをスルーした経路
は、必ずしも最短の経路を実現するとは限らない。図２
２は、マクロブロックをスルーした場合（ａ）と、しな
かった場合（ｂ）の配線経路を示したものである。図中
示したようなネットＡの場合には、無理にマクロブロッ
ク上を追加させるよりも、（ｂ）のようにスルーしない
経路の方が良いと考えられる。

【０１２９】そこで、本発明ではマクロブロックをスル
ーした方が好ましいネットをつぎのように選択する。マ
クロブロックをスルーした方が好ましいネットを選別す
るために、図２３に示すようにマクロブロックの存在す
る区間ＤＭとその右ＤＲとその左ＤＬに分ける。

【０１３０】このとき、マクロブロックを通過した方が
好ましいネットは、領域ＤＲと領域ＤＬにのみその端子
を持つものである、と見なす。例えば、ネットＡはこの
ようなネットである。ネットＢは領域ＤＭと領域ＤＲに
その端子を持つものであり、マクロブロックを通過した
ほうが好ましいネットとは見なされない。

【０１３１】すなわち、ネットＢは図２２（ｂ）で説明
したようなマクロブロックをスルーしない経路の方が好
ましい。このような選択を行うためには、カットネット
をカットラインＬに割り当てるとき、ネットＢのような
ネットがマクロブロックの境界に割り当てられるコスト
Ｃｉｊを故意に大きく設定することによって解決でき
る。

【０１３２】

【発明の効果】以上説明したように、第１の発明によれ
ば、領域内に大きな禁止領域が存在する場合でもこれを
避けた経路が求まり、また、混雑しやすい禁止領域の周
辺部分の配線混雑が緩和され、質の良い概略配線結果が
得られる。

【０１３３】また、第１の発明によれば、マクロ領域以
外の領域についても総合的に考慮されるので、領域全体
に混雑の分散化が行われた概略配線結果が得られる。こ
のために、この概略配線に続く詳細配線が容易になる。

【０１３４】また、第２の発明によれば、領域内に大き
な禁止領域が存在する場合でも、マクロブロック上に通
過配線可能な領域があればその経路が求められ、質の良
い概略配線結果が得られる。この結果、ネットの総配線
長を短くでき、マクロブロックの回りの配線混雑の解消
による配線率の向上が可能である。

【図面の簡単な説明】

【図１】第１の発明の自動配線方法の手順を示すフロー
チャート図。

【図２】挿入可能なカットラインの候補位置を説明する
ための図。

【図３】縦横比に関するコストの例を示す図。

【図４】カットネットと配線容量に関するコストを説明
するための図。

【図５】領域内部でのマクロブロックの相対位置を示す
図。

【図６】図５と同様な、領域内部でのマクロブロックの
相対位置を示す図。

【図７】マクロブロックの存在に関するコストを示す
図。

【図８】図７と同様な、マクロブロックの存在に関する
コストを示す図。

【図９】マクロブロックの回りの迂回に関するコストを
説明するための図。

【図１０】マクロブロックの存在に関するコストの一例
を示す図。

【図１１】マクロブロックの存在に関するコストの一例
を示す図。

【図１２】マクロブロックが領域内に複数個存在する場
合のコストを説明するための図。

【図１３】詳細配線のことを考慮したコストを説明する
ための図。

【図１４】第１の発明によるカットラインの引き方を示
した図。

【図１５】第１の発明によるカットラインの引き方を示
した図。

【図１６】チャネルレスゲートアレイにマクロブロック
が混在する回路を示す図。

【図１７】概略格子と概略格子上の経路の例を示す図。

【図１８】マクロブロック上の禁止領域と概略格子・詳
細格子の様子を示す図。

【図１９】マクロブロック上の概略格子のスルーできる
様子を示す図。

【図２０】第２の発明によるマクロブロック上の通過配
線を実現する方法を説明するための図。

【図２１】第２の発明による分割された部分領域での仮
想端子の考慮の方法を説明するための図。

【図２２】マクロブロック上のスルー配線をする場合と
しない場合の経路の例

【図２３】スルー配線とするかしないかを判別する方法
を説明するための図。

【図２４】チャネルレスゲートアレイの基本セル列を示
す図。

【図２５】詳細配線格子と概略配線格子を説明するため
の図。

【図２６】配線領域を２分割しながら階層処理する様子
を示す図。

【図２７】２分割処理により配線経路が得られる様子を
示す図。

【図２８】図１４に対する従来のカットラインの引き方
を示す図。

【図２９】図１５に対する従来のカットラインの引き方
を示す図。

【図３０】従来のカットラインの引き方を示すフローチ
ャート。

【図３１】図３０と異なる従来のカットラインの引き方
を示すフローチャート。

【図３２】従来におけるカットラインの周辺での配線混
雑を示す図。

【図３３】従来手法でマクロブロック上のスルー配線を
実現した例を示す図。

【図３４】従来方法におけるマクロブロックの通過配線
が禁止された層で発生することを示す図。

【図３５】チャネル構造のモデルに基づく概略配線を説
明する図。

【符号の説明】

Ｔ，Ａ，Ｂ ネットの端子 Ｌ，Ｌ１〜Ｌ１６ カットライン Ｄ１１〜Ｄ３３ 詳細配線領域 Ｄ，Ｄi,j 配線領域またはその一部 Ｇ 概略配線グリッド Ｇ１１〜Ｇ３３ 概略配線格子で囲まれた領域 ＣＰ１〜５ カット位置 Ｍ，Ｍ１〜Ｍ３ マクロブロック Ｔ，Ａ，Ｂ ネットの端子 Ｌ，Ｌ１，Ｌ２，Ｌ３ カットライン Ｍ マクロブロック Ｄ１，Ｄ２ 部分配線領域 ＤＬ，ＤＭ，ＤＬ マクロブロックの区間の左右内部の
領域 Ｄ チップ・配線領域またはその一部 ＧＧ 概略配線グリッド ＤＧ 詳細配線グリッド Ｇ１１〜Ｇ４４ 概略配線格子で囲まれた領域 Ｈ１，Ｈ２，Ｈ３ マクロブロックの第２層の禁止領域 ＢＳ ベーシックセル Ｐ，Ｑ カットネットのカットライン上での割当ピン Ｔ１，Ｔ２，Ｐ１，Ｐ２ 仮想端子 Ｓ１，Ｓ２ 割当セグメント Ｓ 概略配線セグメントの例 ＣＨ１〜ＣＨ８ 配線チャネル

Claims (3)

【特許請求の範囲】
1. 【請求項１】 配線領域を複数の大まかな概略格子で分
   割し、概略格子間の境界上に設定され、配線ネットによ
   って横切られるカットラインを全て求め、 各カットラインに対して、最も配線の混雑を緩和させる
   ように前記配線領域を２分割するカットラインの選択さ
   れ易さを表す評価値を、複数の評価項目について計算
   し、 計算された各評価値に重み付けを行って評価値の総和を
   計算し、 前記全てのカットラインのうち、評価値の総和が最小と
   なったカットラインで前記配線領域を２分割し、 このカットラインを横切る全配線ネットの横切る位置を
   決定し、 ２分割された部分領域が所望の最小領域になるまで同様
   な処理を階層的に繰り返すことにより、全配線ネットに
   対する前記概略格子上の概略配線経路を決定することを
   特徴とする自動配線方法。
2. 【請求項２】 前記複数の評価項目は、少なくとも、 カットラインによって２分割される部分領域の形状が正
   方形に近いほど、このカットラインを選択され易くする
   評価項目と、 カットラインを横切るネットの本数と通過可能な配線の
   本数とを基に、配線混雑が多いカットネットを選択され
   易くする評価項目と、 前記配線領域内に所定以上の面積を占める配線禁止領域
   が存在する場合、この配線禁止領域外のカットネットに
   ついては、この領域から離れているカットネットほど選
   択され易くし、この配線禁止領域内のカットネットにつ
   いては、全て選択され易くするかあるいは中央に近いカ
   ットネットほど選択され易くする評価項目とを含むこと
   を特徴とする請求項１記載の自動配線方法。
3. 【請求項３】 同電位端子間を結ぶネットが複数与えら
   れた、ＲＯＭ，ＲＡＭなどのマクロブロックを含む配線
   領域を、大まかな縦と横の概略格子で分割し、 前記各概略格子の境界に配線が実際に何本通過できるか
   を表す配線容量値を計算し、 前記配線領域を、前記概略格子間の境界上のカットライ
   ンにより部分領域に分けて前記カットラインを横切る全
   ネットに対してカットライン上にそれぞれの横切る位置
   を決定する際に、 前記マクロブロック上にネットが通過できる配線容量が
   許されている場合に、マクロブロック上のカットライン
   を横切る位置が割り当てられたネットは、マクロブロッ
   クの端から端まで通過するセグメントを生成し、 以降の処理ではそのセグメントの端点を仮想端子と見な
   して前記部分領域が所望の最小領域になるまで同様な処
   理を階層的に繰り返すことにより、全ネットに対して前
   記概略格子上の配線経路を決定することを特徴とする自
   動配線方法。