JP3530025B2 - 概略配線決定方法及び記憶媒体 - Google Patents

概略配線決定方法及び記憶媒体

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JP3530025B2
JP3530025B2 JP16857098A JP16857098A JP3530025B2 JP 3530025 B2 JP3530025 B2 JP 3530025B2 JP 16857098 A JP16857098 A JP 16857098A JP 16857098 A JP16857098 A JP 16857098A JP 3530025 B2 JP3530025 B2 JP 3530025B2
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  • General Physics & Mathematics (AREA)
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Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は概略配線決定方法及
び記憶媒体に係り、特に回路の概略配線を決定するため
の概略配線決定方法及びコンピュータにそのような概略
配線決定方法で回路の概略配線を決定させるプログラム
が格納されたコンピュータ読み取り可能な記憶媒体に関
する。
【０００２】ＬＳＩ等の集積回路をＣＡＤで設計する場
合、大きく分けると設計段階を論理設計と物理設計とに
分類することができる。論理設計では、設計しようする
回路の論理をどのように実現するかを決定し、物理設計
では、論理設計の結果に基づいて回路を構成するセル、
ゲート等の素子や配線等の配置を決定する。この物理設
計において、配線の配置は、大きく分けて概略配線と詳
細配線とで決定される。概略配線では、素子の大まかな
配置等と共に配線の配置を大まかに決定し、詳細配線で
は、実際の素子の配置等に応じて配線の実際の配置が詳
細に決定される。
【０００３】本発明は、上記概略配線を行うための概略
配線決定方法及びコンピュータに概略配線を決定させる
プログラムが格納されたコンピュータ読み取り可能な記
憶媒体に関する。
【０００４】
【従来の技術】回路技術の進歩に伴い、近年の集積回路
の集積度の向上及び回路規模の増大には著しいものがあ
る。従来、ＣＡＤで回路の設計を行う場合、考慮される
回路の遅延は、回路を構成するゲートによる遅延が主で
あった。しかし、集積回路の集積度の向上に伴い、配線
による遅延も増加しており、回路の性能を向上させるた
めには、配線による遅延が無視できなくなってきてい
る。このため、配線による遅延も考慮した配線の設計が
望まれている。
【０００５】従来、配線による遅延を考慮した配線の設
計としては、配線長が最短となるように配線を決定する
方法があった。しかし、この従来の方法は、端子から端
子までの実際の配線の遅延を正確に考慮するものではな
かった。以下に、その理由を説明する。先ず、エルモー
ア（Ｅｌｍｏｒｅ）遅延について説明する。ソースがｓ
０で表されるトリーＴがあり、ノードｖからソースｓ０
に向かうエッジをｅｖ、エッジｅｖの抵抗をｒev、エッ
ジｅｖの容量をＣev、ノードｖのサブトリーをＴｖ、サ
ブトリーＴｖの容量をＣｖ、ソースｓ０の出力ドライバ
のオン抵抗をｒｄ、配線長の総和をＣs0とすると、ソー
スｓ０からターゲットｖまでのＥｌｍｏｒｅ遅延は次式
（１）で表される。
【０００６】
【数５】
【０００７】上記式（１）中、最初の項は、配線長の総
和Ｃs0が短いほどソースｓ０からターゲットｖまでの遅
延が短くなることを意味している。又、上記式（１）
中、２番目の項は、ソースｓ０からターゲットｖまでの
配線長が短いほど遅延が短くなり、又、ターゲットｖに
接続されたサブトリーＴｖの容量Ｃｖが小さいほど遅延
が短くなることを意味している。
【０００８】次に、配線長が同じ場合でも配線による遅
延が異なる場合が発生するメカニズムを説明する。図１
は、回路を構成するセルを含む領域を順次複数のブロッ
クに分割してブロックにセルを配置しながらセル間の概
略配線を階層的に決定する場合において、上記領域が２
×２個のブロックで構成され、配線で接続するべき端子
が３個ある場合を示す。尚、図１中、端子は黒丸印で示
され、端子間を接続する直線が配線を示す。
【０００９】図１において、各ブロックの一辺の抵抗を
Ｒ、一辺の容量をＣ、端子ｓ０のオン抵抗をｒｄ、端子
ｖ１の容量をＣ１、端子ｖ２の容量をＣ２とすると、配
線長が同じである同図（ａ）と（ｂ）の場合、端子ｓ０
から端子ｖ１，ｖ２への配線による遅延は、夫々次のよ
うになる。図１（ａ）の場合、端子ｓ０から端子ｖ１へ
の配線による遅延Ｄａ（ｖ１）と、端子ｓ０から端子ｖ
２への配線による遅延Ｄａ（ｖ２）とは、夫々次式
（２），（３）で表される。 Ｄａ（ｖ１）＝ｒｄ×（Ｃ＋Ｃ１＋Ｃ２）＋Ｒ×（Ｃ／２＋Ｃ１＋Ｃ２） 式（２） Ｄａ（ｖ２）＝ｒｄ×（Ｃ＋Ｃ１＋Ｃ２）＋Ｒ×（Ｃ／２＋Ｃ１＋Ｃ２）＋Ｒ× Ｃ２ 式（３） これに対し、図１（ｂ）の場合、端子ｓ０から端子ｖ１
への配線による遅延Ｄｂ（ｖ１）と、端子ｓ０から端子
ｖ２への配線による遅延Ｄｂ（ｖ２）とは、夫々次式
（４），（５）で表される。 Ｄｂ（ｖ１）＝ｒｄ×（３Ｃ／２＋Ｃ１＋Ｃ２）＋Ｒ×Ｃ１ 式（４） Ｄｂ（ｖ２）＝ｒｄ×（３Ｃ／２＋Ｃ１＋Ｃ２）＋２Ｒ×Ｃ２ 式（５）
【００１０】
【発明が解決しようとする課題】図１（ａ）と（ｂ）の
比較からも明らかなように、総配線長を見ると、同図
（ａ）の場合の方が同図（ｂ）の場合より短い。しか
し、端子ｖ１における遅延に関しては、同図（ａ）と
（ｂ）では次式（６）の如き違いが生じる。 Ｄａ（ｖ１）−Ｄｂ（ｖ１）＝｛ｒｄ×（Ｃ＋Ｃ１＋Ｃ２）＋Ｒ×（Ｃ／２＋Ｃ １＋Ｃ２）｝−｛ｒｄ×（３Ｃ／２＋Ｃ１＋Ｃ２）＋Ｒ×Ｃ１｝＝ｒｄ×（−Ｃ ／２）＋Ｒ×Ｃ２ 式（６） 上記式（６）からも明らかなように、Ｒ×Ｃ２＞ｒｄ×
（−Ｃ／２）の場合には、図１（ｂ）の場合の端子ｖ１
における遅延の方が、同図（ａ）の場合の端子ｖ１にお
ける遅延よりも短くなる。
【００１１】従って、総配線長が最も短い場合の配線に
よる遅延が、必ずしも最も短い遅延となる配線であると
は限らず、従来の配線長が最短となるように配線を決定
する方法では、端子から端子までの実際の配線の遅延を
正確に考慮した配線の決定はできないという問題があっ
た。又、従来の方法では、最短となる配線を決定して
も、その後配線の混雑度に応じて配線を迂回させるた
め、結果的には実際の配線の遅延を正確に考慮した配線
の決定は行われないという問題もあった。
【００１２】そこで、本発明は、端子から端子までの実
際の配線の遅延を正確に考慮して回路の概略配線を決定
することのできる概略配線決定方法及びコンピュータに
そのような概略配線決定方法で回路の概略配線を決定さ
せるプログラムが格納されたコンピュータ読み取り可能
な記憶媒体を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記の課題は、回路を構
成するセルを含む領域を順次複数のブロックに分割して
該ブロックにセルを配置しながらセル間の概略配線を階
層的に決定する概略配線決定機能を備えた装置であっ
て、所定数のブロックに対して配線で接続するべきセル
の端子の位置を示すＫパターンを登録されたＫパターン
群から選択する手段と、選択されたＫパターンに対する
配線パターンを示すＱパターンを登録されたＱパターン
群から読み出す手段と、読み出されたＱパターンのう
ち、該選択されたＫパターン中のソースとなる端子から
ターゲットとなる端子までの配線による信号遅延時間が
所定の条件を満足するＱパターンを概略配線として決定
する手段とを有し、該所定の条件とは、該ソース及びタ
ーゲットとなる端子が存在するブロック間の配線の混雑
度より総配線長を優先することである概略配線決定方法
により達成される。
【００１４】前記読み出されたＱパターンが２×２個の
ブロックからなり、該読み出されたＱパターン中の２つ
の隣合うブロック間の境界ｘを夫々Ｖ１，Ｖ２，Ｈ１，
Ｈ２で表し、δ（Ｑ，ｘ）は配線が境界ｘを通過すると
１で通過しないと０となる関数、Ｃ１，Ｃ２は定数、Ｃ
（ｘ）は境界ｘを通過している配線の本数、Ｗ（ｘ）は
境界ｘを通過可能な配線の本数、ＣＯＳＴＶ１（Ｑ）＝
Ｃ１（Ｃ（Ｖ１） - Ｗ（Ｖ１））＋Ｃ２、ＣＯＳＴＶ２
（Ｑ）＝Ｃ１（Ｃ（Ｖ２） - Ｗ（Ｖ２））＋Ｃ２、ＣＯ
ＳＴＨ１（Ｑ）＝Ｃ１（Ｃ（Ｈ１） - Ｗ（Ｈ１））＋Ｃ
２、ＣＯＳＴＨ２（Ｑ）＝Ｃ１（Ｃ（Ｈ２） -
Ｗ（Ｈ２））＋Ｃ２であるものとすると、前記決定する
手段は、次式 ＣＯＳＴ（Ｑ）＝ＣＯＳＴＶ１（Ｑ）×δ（Ｑ，Ｖ１）
＋ＣＯＳＴＶ２（Ｑ）×δ（Ｑ，Ｖ２）＋ＣＯＳＴＨ１
（Ｑ）×δ（Ｑ，Ｈ１）＋ＣＯＳＴＨ２（Ｑ）×δ
（Ｑ，Ｈ２） で表されるＣＯＳＴ（Ｑ）が最小となるＱパターンを概
略配線として決定するようにしても良い。
【００１５】上記の課題は、回路を構成するセルを含む
領域を順次複数のブロックに分割して該ブロックにセル
を配置しながらセル間の概略配線を階層的に決定する概
略配線決定機能を備えた装置であって、所定数のブロッ
クに対して配線で接続するべきセルの端子の位置を示す
Ｋパターンを登録されたＫパターン群から選択する手段
と、選択されたＫパターンに対する配線パターンを示す
Ｑパターンを登録されたＱパターン群から読み出す手段
と、読み出されたＱパターンのうち、該選択されたＫパ
ターン中のソースとなる端子からターゲットとなる端子
までの配線による信号遅延時間が所定の条件を満足する
Ｑパターンを概略配線として決定する手段とを有し、要
求されている該ソースから該ターゲットまでの配線によ
る信号遅延時間をｍａｘＤｅｌａｙ（ｉ）、実際に該ソ
ースから該ターゲットまでの配線を形成した結果得られ
る信号遅延時間をｄｅｌａｙ（ｉ）で表すと、該決定す
る手段は、次式
【００１６】
【数６】
【００１７】で表されるスラックＳが最小となるＱパタ
ーンを概略配線として決定する概略配線決定方法によっ
ても達成される。前記ｄｅｌａｙ（ｉ）は、前記ソース
がｓ０で表されるトリーＴがあり、ノードｖから該ソー
スｓ０に向かうエッジをｅｖ、エッジｅｖの抵抗を
ｒev、エッジｅｖの容量をＣev、ノードｖのサブトリー
をＴｖ、サブトリーＴｖの容量をＣｖ、該ソースｓ０の
出力ドライバのオン抵抗をｒｄ、配線長の総和をＣs0と
すると、次式
【００１８】
【数７】
【００１９】で表されるＥｌｍｏｒｅ遅延であっても良
い。前記決定する手段は、Ｓ＞０を満足するＱパターン
について、前記ターゲットに該ターゲットとは異なるブ
ロックに含まれる他のターゲットが接続されている場合
は、前記ソースが含まれるブロックからの配線を該ター
ゲットが含まれる所定ブロック以外のブロックに分岐
し、本来の配線より分岐された配線の方が信号遅延時間
が小さく、且つ、該分岐された配線による信号遅延時間
をｍａｘＤｅｌａｙ（ｊ）、実際に該ターゲットから該
他のターゲットまでの分岐された配線を形成した結果得
られる信号遅延時間をｄｅｌａｙ（ｊ）で表した場合に
ｍａｘＤｅｌａｙ（ｊ）−ｄｅｌａｙ（ｊ）≧０が満足
されると、該分岐された配線を含むＱパターンを概略配
線として決定しても良い。更に、前記決定する手段は、
前記ターゲットに該ターゲットとは異なるブロックに含
まれる他のターゲットが接続されている場合は、該ター
ゲットから該他のターゲットへの配線を取り除いて他の
パスを経由して該他のターゲットへ接続する他の配線を
形成し、本来の配線より該他の配線の方が信号遅延時間
が小さく、且つ、該他の配線による信号遅延時間をｍａ
ｘＤｅｌａｙ（ｋ）、実際に該ターゲットから該更に他
のターゲットまでの他の配線を形成した結果得られる信
号遅延時間をｄｅｌａｙ（ｋ）で表した場合にｍａｘＤ
ｅｌａｙ（ｋ）−ｄｅｌａｙ（ｋ）≧０が満足される
と、該他の配線を含むＱパターンを概略配線として決定
しても良い。
【００２０】前記決定する手段は、前記ターゲットが含
まれる所定ブロック内に該ターゲットと接続された他の
ターゲットが存在し、且つ、該ターゲットと接続された
更に他のターゲットが他のブロック内に存在しない場合
は、前記ソースが含まれるブロックからの配線を該所定
ブロック内に分岐し、該他のターゲットまでの本来の配
線より分岐された配線の方が信号遅延時間が小さく、且
つ、該分岐された配線による信号遅延時間をｍａｘＤｅ
ｌａｙ（ｊ）、実際に該ソースから該他のターゲットま
での分岐された配線を形成した結果得られる信号遅延時
間をｄｅｌａｙ（ｊ）で表した場合にｍａｘＤｅｌａｙ
（ｊ）−ｄｅｌａｙ（ｊ）≧０が満足されると、該他の
分岐された配線を含むＱパターンを概略配線として決定
しても良い。更に、前記決定する手段は、前記ターゲッ
トが含まれる所定ブロック内に該ターゲットと接続され
た他のターゲットが存在し、且つ、該ターゲットと接続
された更に他のターゲットが他のブロック内に存在する
場合は、該ターゲットから該他のターゲットへの配線を
取り除いて他のパスを経由して該他のターゲットへ接続
する他の配線を形成し、該他のターゲットまでの本来の
配線より該他の配線の方が信号遅延時間が小さく、且
つ、該他の配線による信号遅延時間をｍａｘＤｅｌａｙ
（ｋ）、実際に該ターゲットから該他のターゲットまで
の他の配線を形成した結果得られる信号遅延時間をｄｅ
ｌａｙ（ｋ）で表した場合にｍａｘＤｅｌａｙ（ｋ）−
ｄｅｌａｙ（ｋ）≧０が満足されると、該他の配線を含
むＱパターンを概略配線として決定しても良い。
【００２１】前記決定する手段は、Ｓ＞０を満足するＱ
パターンについて、前記ターゲットに該ターゲットとは
異なるブロックに含まれる他のターゲットが接続されて
いる場合は、該ターゲットから該他のターゲットへの配
線にバッファを挿入し、該ターゲットから該他のターゲ
ットまでの該バッファを有さない配線より該バッファを
有する配線の方が信号遅延時間が小さく、且つ、該ター
ゲットから該他のターゲットまでの該バッファを有する
配線による信号遅延時間をｍａｘＤｅｌａｙ（ｊ）、実
際に該ターゲットから該他のターゲットまでの該バッフ
ァを有する配線を形成した結果得られる信号遅延時間を
ｄｅｌａｙ（ｊ）で表した場合にｍａｘＤｅｌａｙ
（ｊ）−ｄｅｌａｙ（ｊ）≧０が満足されると、該他の
ターゲットまでの該バッファを有する配線を含むＱパタ
ーンを概略配線として決定しても良い。
【００２２】前記決定する手段は、前記ターゲットが含
まれる所定ブロック内に該ターゲットと接続された他の
ターゲットが存在し、且つ、該ターゲットと接続された
更に他のターゲットが他のブロック内に存在しない場合
は、該ターゲットから該他のターゲットへの配線にバッ
ファを挿入し、該ターゲットから該他のターゲットまで
の該バッファを有さない配線より該バッファを有する配
線の方が信号遅延時間が小さく、且つ、該ソースから該
他のターゲットまでの該バッファを有する配線による信
号遅延時間をｍａｘＤｅｌａｙ（ｊ）、実際に該ソース
から該他のターゲットまでの該バッファを有する配線を
形成した結果得られる信号遅延時間をｄｅｌａｙ（ｊ）
で表した場合にｍａｘＤｅｌａｙ（ｊ）−ｄｅｌａｙ
（ｊ）≧０が満足されると、該他のターゲットまでの該
バッファを有する配線を含むＱパターンを概略配線とし
て決定しても良い。
【００２３】上記の課題は、コンピュータに、回路を構
成するセルを含む領域を順次複数のブロックに分割して
該ブロックにセルを配置しながらセル間の概略配線を階
層的に決定させるプログラムを格納したコンピュータ読
み取り可能な記憶媒体であって、該コンピュータを、所
定数のブロックに対して配線で接続するべきセルの端子
の位置を示すＫパターンを登録されたＫパターン群から
選択する手段と、該コンピュータを、選択されたＫパタ
ーンに対する配線パターンを示すＱパターンを登録され
たＱパターン群から読み出す手段と、該コンピュータ
を、読み出されたＱパターンのうち、該選択されたＫパ
ターン中のソースとなる端子からターゲットとなる端子
までの配線による信号遅延時間が所定の条件を満足する
Ｑパターンを概略配線として決定する手段として機能さ
せるためのプログラムを記録しており、該所定の条件と
は、該ソース及びターゲットとなる端子が存在するブロ
ック間の配線の混雑度より総配線長を優先することであ
る記憶媒体によっても達成される。
【００２４】前記読み出されたＱパターンが２×２個の
ブロックからなり、該読み出されたＱパターン中の２つ
の隣合うブロック間の境界ｘを夫々Ｖ１，Ｖ２，Ｈ１，
Ｈ２で表し、δ（Ｑ，ｘ）は配線が境界ｘを通過すると
１で通過しないと０となる関数、Ｃ１，Ｃ２は定数、Ｃ
（ｘ）は境界ｘを通過している配線の本数、Ｗ（ｘ）は
境界ｘを通過可能な配線の本数、ＣＯＳＴＶ１（Ｑ）＝
Ｃ１（Ｃ（Ｖ１） - Ｗ（Ｖ１））＋Ｃ２、ＣＯＳＴＶ２
（Ｑ）＝Ｃ１（Ｃ（Ｖ２） - Ｗ（Ｖ２））＋Ｃ２、ＣＯ
ＳＴＨ１（Ｑ）＝Ｃ１（Ｃ（Ｈ１） - Ｗ（Ｈ１））＋Ｃ
２、ＣＯＳＴＨ２（Ｑ）＝Ｃ１（Ｃ（Ｈ２） -
Ｗ（Ｈ２））＋Ｃ２であるものとすると、前記決定する
手段は、前記コンピュータを次式 ＣＯＳＴ（Ｑ）＝ＣＯＳＴＶ１（Ｑ）×δ（Ｑ，Ｖ１）
＋ＣＯＳＴＶ２（Ｑ）×δ（Ｑ，Ｖ２）＋ＣＯＳＴＨ１
（Ｑ）×δ（Ｑ，Ｈ１）＋ＣＯＳＴＨ２（Ｑ）×δ
（Ｑ，Ｈ２） で表されるＣＯＳＴ（Ｑ）が最小となるＱパターンを概
略配線として決定する手段として機能させても良い。
【００２５】上記の課題は、コンピュータに、回路を構
成するセルを含む領域を順次複数のブロックに分割して
該ブロックにセルを配置しながらセル間の概略配線を階
層的に決定させるプログラムを格納したコンピュータ読
み取り可能な記憶媒体であって、該コンピュータを、所
定数のブロックに対して配線で接続するべきセルの端子
の位置を示すＫパターンを登録されたＫパターン群から
選択する手段と、該コンピュータを、選択されたＫパタ
ーンに対する配線パターンを示すＱパターンを登録され
たＱパターン群から読み出す手段と、該コンピュータ
を、読み出されたＱパターンのうち、該選択されたＫパ
ターン中のソースとなる端子からターゲットとなる端子
までの配線による信号遅延時間が所定の条件を満足する
Ｑパターンを概略配線として決定する手段として機能さ
せるためのプログラムを記録しており、要求されている
該ソースから該ターゲットまでの配線による信号遅延時
間をｍａｘＤｅｌａｙ（ｉ）、実際に該ソースから該タ
ーゲットまでの配線を形成した結果得られる信号遅延時
間をｄｅｌａｙ（ｉ）で表すと、該決定する手段は、該
コンピュータを次式
【００２６】
【数８】
【００２７】で表されるスラックＳが最小となるＱパタ
ーンを概略配線として決定する手段として機能させる記
憶媒体によっても達成される。前記ｄｅｌａｙ（ｉ）
は、前記ソースがｓ０で表されるトリーＴがあり、ノー
ドｖから該ソースｓ０に向かうエッジをｅｖ、エッジｅ
ｖの抵抗をｒｅｖ、エッジｅｖの容量をＣｅｖ、ノード
ｖのサブトリーをＴｖ、サブトリーＴｖの容量をＣｖ、
該ソースｓ０の出力ドライバのオン抵抗をｒｄ、配線長
の総和をＣｓ０とすると、次式
【００２８】
【数９】
【００２９】で表されるＥｌｍｏｒｅ遅延であっても良
い。従って、本発明によれば、端子から端子までの実際
の配線の遅延を正確に考慮して回路の概略配線を決定す
ることができる。
【００３０】
【発明の実施の形態】以下、図２以降と共に、本発明の
実施例を説明する。
【００３１】
【実施例】図２は、本発明になる概略配線決定方法を実
現するコンピュータシステムを示す斜視図であり、図３
は図２に示す本体部の要部を示すブロック図である。図
２において、コンピュータシステム１００は、ＣＰＵや
ディスクドライブ等を内蔵した本体部１０１、本体部１
０１からの指示により表示画面１０２ａ上にある画像を
表示するディスプレイ１０２、コンピュータシステム１
００に種々の情報を入力するためのキーボード１０３、
ディスプレイ１０２の表示画面１０２ａ上の任意の位置
を指定するマウス１０４、外部のデータベース等にアク
セスして他のコンピュータシステムに記憶されているプ
ログラム等をダウンロードするモデム１０５等が備えら
れている。
【００３２】コンピュータシステム１００に概略配線決
定処理を行わせるためのプログラムは、ディスク１００
等の可搬型記録媒体に格納されるか、モデム１０５等の
通信装置を使用して他のコンピュータシステムの記録媒
体１０６からダウンロードされても良い。本発明になる
記憶媒体は、上記プログラムを格納したコンピュータ読
み取り可能な記憶媒体であって、ディスク１００や記録
媒体１０６等から構成されるが、媒体の種類は特に限定
されるものではなく、ＩＣカードメモリ、フロッピーデ
ィスク、光磁気ディスク、ＣＤ−ＲＯＭ等の可搬型記録
媒体であっても、モデムやＬＡＮ等の通信装置や通信手
段を介して接続されるコンピュータシステムでアクセス
可能な記録媒体をも含む。
【００３３】図３に示すように、本体部１０１の要部
は、バス１３４により接続されたＣＰＵ１３１と、メモ
リ１３２と、ディスクドライブ１３３とからなる周知の
構成を有する。ＣＰＵ１３１は、コンピュータシステム
１００全体を制御するために設けられている。メモリ１
３２は、ＣＰＵ１３１が行う演算処理の中間データ等の
データを格納するために設けられている。ディスクドラ
イブ１３３は、ＣＰＵ１３１が実行するプログラムが格
納されたディスクから情報を読み取るために設けられて
おり、ディスクは例えば図３に示すディスク１１０であ
っても良い。尚、プログラムは、メモリ１３２に格納さ
れていても良く、又、プログラムはメモリ１３２又はデ
ィスクドライブ１３３内のディスクに予め格納されてい
る必要はなく、他のコンピュータシステムからダウンロ
ードされても良いことは言うまでもない。
【００３４】図４は、本発明になる概略配線決定方法の
第１実施例において図２及び図３に示すコンピュータシ
ステム１００が行う処理を説明するフローチャートであ
る。本発明になる記憶媒体の第１実施例は、コンピュー
タシステム１００に図４に示す処理を行わせるプログラ
ムが格納された、例えばディスク１１０の如きコンピュ
ータ読み取り可能な記憶媒体である。
【００３５】図４に示す処理は、回路を構成するセルを
含む領域を順次複数のブロックに分割してブロックにセ
ルを配置しながらセル間の概略配線を階層的に決定する
概略配線決定処理である。上記の如く、ＬＳＩ等の集積
回路をＣＡＤで設計する場合、大きく分けると設計段階
を論理設計と物理設計とに分類することができる。論理
設計では、設計しようする回路の論理をどのように実現
するかを決定し、物理設計では、論理設計の結果に基づ
いて回路を構成するセル、ゲート等の素子や配線等の配
置を決定する。この物理設計において、配線の配置は、
大きく分けて概略配線と詳細配線とで決定される。上記
概略配線処理は、前者の概略配線に係り、素子の大まか
な配置等と共に配線の配置を大まかに決定する。
【００３６】図４において、ステップＳ１は、所定数の
ブロックに対して配線で接続するべき端子の位置を示す
Ｋパターンを、例えばメモリ１３２に登録されているＫ
パターン群から物理設計データに基づいて選択する。
尚、以下の説明では、説明の便宜上、所定数のブロック
が、２×２個のブロックの場合について説明する。図５
は、２×２個のブロックに１つの端子が存在し、１つの
端子を含むブロックが１個存在する場合のＫパターンを
示す図である。同図中、（ａ）はＫパターンＫ（０）、
（ｂ）はＫパターンＫ（１）、（ｃ）はＫパターンＫ
（２）、（ｄ）はＫパターンＫ（３）を示す。この場
合、２×２個のブロックに端子は１つしか存在しないの
で、夫々のＫパターンＫ（０），Ｋ（１），Ｋ（２），
Ｋ（３）に対する配線パターンを示すＱパターンは実際
には存在しないが、便宜上Ｑ（０，０），Ｑ（１，
０），Ｑ（２，０），Ｑ（３，０）で示すものとする。
【００３７】図６は、２×２個のブロックに２つの端子
が存在し、１つの端子を含むブロックが２個存在する場
合のＫパターン及びＱパターンを示す図である。同図
中、（ａ）はＫパターンＫ（４）を示し、（ｂ），
（ｃ）は夫々このＫパターンＫ（４）に対する配線パタ
ーンを示すＱパターンＱ（４，０），Ｑ（４，１）を示
す。同様に、図７〜図１１は、２×２個のブロックに２
つの端子が存在し、１つの端子を含むブロックが２個存
在する場合のＫパターン及びＱパターンを示す図であ
り、これらの図中、（ａ）はＫパターンＫ（５）〜Ｋ
（９）を示し、（ｂ），（ｃ）は夫々これらのＫパター
ンＫ（５）〜Ｋ（９）に対する配線パターンを示すＱパ
ターンＱ（５，０），Ｑ（５，１）〜Ｑ（９，０），Ｑ
（９，１）を示す。
【００３８】又、図１２〜図１５は、２×２個のブロッ
クに３つの端子が存在し、１つの端子を含むブロックが
３個存在する場合のＫパターン及びＱパターンを示す図
であり、これらの図中、（ａ）はＫパターンＫ（１０）
〜Ｋ（１３）を示し、（ｂ），（ｃ），（ｄ）は夫々こ
れらのＫパターンＫ（１０）〜Ｋ（１３）に対する配線
パターンを示すＱパターンＱ（１０，０），Ｑ（１０，
１），Ｑ（１０，２）〜Ｑ（１３，０），Ｑ（１３，
１），Ｑ（１３，２）を示す。
【００３９】更に、図１６は、２×２個のブロックに４
つの端子が存在し、４個のブロック全てが１つの端子を
含む場合のＫパターン及びＱパターンを示す図であり、
これらの図中、（ａ）はＫパターンＫ（１４）を示し、
（ｂ），（ｃ），（ｄ），（ｅ）は夫々このＫパターン
Ｋ（１４）に対する配線パターンを示すＱパターンＱ
（１４，０），Ｑ（１４，１），Ｑ（１４，２），Ｑ
（１４，３）を示す。
【００４０】図４に示す処理の説明に戻ると、ステップ
Ｓ２は、選択されたＫパターンに対する配線パターンを
示すＱパターンを、例えばメモリ１３２に登録されてい
るＱパターン群から読み出す。例えば、選択されたＫパ
ターンが図１２（ａ）に示すＫパターンＫ（１０）であ
る場合、ステップＳ２は、このＫパターンＫ（１０）に
対する配線パターンを示す図１２（ｂ），（ｃ），
（ｄ）に示す如きＱパターンＱ（１０，０），Ｑ（１
０，１），Ｑ（１０，２）をメモリ１３２から読み出
す。
【００４１】ステップＳ３は、選択されたＫパターンに
対する配線パターンを示すＱパターンが全て読み出され
たか否かを判定し、判定結果がＹＥＳとなると、ステッ
プＳ４は、読み出された各Ｑパターンについて、以下に
説明するＣＯＳＴ（Ｑ）を計算する。ここで、読み出さ
れたＱパターンが２×２個のブロックからなり、読み出
されたＱパターン中の２つの隣合うブロック間の境界ｘ
を夫々図１７に示すようにＶ１，Ｖ２，Ｈ１，Ｈ２で表
し、δ（Ｑ，ｘ）は配線が境界ｘを通過すると１で通過
しないと０となる関数、Ｃ１，Ｃ２は定数、Ｃ（ｘ）は
境界ｘを通過している配線の本数、Ｗ（ｘ）は境界ｘを
通過可能な配線の本数、ＣＯＳＴV1（Ｑ）＝Ｃ１
(C(V1)-W(V1)) ＋Ｃ２、ＣＯＳＴV2（Ｑ）＝Ｃ１
(C(V2)-W(V2)) ＋Ｃ２、ＣＯＳＴH1（Ｑ）＝Ｃ１
(C(H1)-W(H1)) ＋Ｃ２、ＣＯＳＴH2（Ｑ）＝Ｃ１(C(H
2)-W(H2)) ＋Ｃ２であるものとすると、ステップＳ４
は、次式（７）で表されるＣＯＳＴ（Ｑ）を計算する。 ＣＯＳＴ（Ｑ）＝ＣＯＳＴV1（Ｑ）×δ（Ｑ，Ｖ１）＋ＣＯＳＴV2（Ｑ）×δ（ Ｑ，Ｖ２）＋ＣＯＳＴH1（Ｑ）×δ（Ｑ，Ｈ１）＋ＣＯＳＴH2（Ｑ）×δ（Ｑ， Ｈ２） 式（７） ステップＳ５は、読み出されたＱパターンのうち、ステ
ップＳ４で計算されたＣＯＳＴ（Ｑ）が最小となるＱパ
ターンを選択する。そして、ステップＳ６は、ステップ
Ｓ５で選択されたＱパターンを、概略配線として決定
し、処理は終了する。このようにして決定された概略配
線に基づいて、詳細配線処理が行われるが、詳細配線処
理は本発明とは直接関係がないため、その説明は省略す
る。
【００４２】本実施例では、ステップＳ５でＣＯＳＴ
（Ｑ）が最小となるＱパターンを選択するので、ソース
となる端子が存在するブロックとターゲットとなる端子
が存在するブロックとの間の配線の混雑度より、総配線
長を優先してＱパターンが選択される。このため、例え
ば図６〜図１５に示すＱパターンのうち、ソースとター
ゲットとの間が最短配線とはならないＱ（４，１），Ｑ
（５，１），Ｑ（６，１），Ｑ（７，１），Ｑ（１０，
１），Ｑ（１０，２），Ｑ（１１，１），Ｑ（１１，
２），Ｑ（１２，１），Ｑ（１２，２），Ｑ（１３，
１），Ｑ（１３，２）等のＱパターンが選択されないよ
うにすることができる。
【００４３】図１８は、本発明になる概略配線決定方法
の第２実施例において図２及び図３に示すコンピュータ
システム１００が行う処理を説明するフローチャートで
ある。本発明になる記憶媒体の第２実施例は、コンピュ
ータシステム１００に図１８に示す処理を行わせるプロ
グラムが格納された、例えばディスク１１０の如きコン
ピュータ読み取り可能な記憶媒体である。図１８中、図
４に示すステップと同一ステップには同一符号を付し、
その説明は省略する。
【００４４】図１８において、ステップＳ３の判定結果
がＹＥＳであると、ステップＳ１４は、読み出された各
Ｑパターンについて、以下に説明するスラックＳを計算
する。ここで、要求されているソースからターゲットま
での配線による信号遅延時間をｍａｘＤｅｌａｙ
（ｉ）、実際にソースからターゲットまでの配線を形成
した結果得られる信号遅延時間をｄｅｌａｙ（ｉ）で表
すと、ステップＳ１４は、次式（８）で表されるスラッ
クＳを計算する。
【００４５】
【数１０】
【００４６】尚、上記ｄｅｌａｙ（ｉ）は、ソースがｓ
０で表されるトリーＴがあり、ノードｖからソースｓ０
に向かうエッジをｅｖ、エッジｅｖの抵抗をｒev、エッ
ジｅｖの容量をＣev、ノードｖのサブトリーをＴｖ、サ
ブトリーＴｖの容量をＣｖ、ソースｓ０の出力ドライバ
のオン抵抗をｒｄ、配線長の総和をＣs0とすると、次式
（９）で表されるＥｌｍｏｒｅ遅延である。
【００４７】
【数１１】
【００４８】ステップＳ１５は、読み出されたＱパター
ンのうち、ステップＳ１４で計算されたスラックＳが最
小となるＱパターンを選択する。そして、ステップＳ１
６は、ステップＳ１５で選択されたＱパターンを、概略
配線として決定し、処理は終了する。このようにして決
定された概略配線に基づいて、詳細配線処理が行われ
る。
【００４９】図１９は、本発明になる概略配線決定方法
の第３実施例において図２及び図３に示すコンピュータ
システム１００が行う処理を説明するフローチャートで
ある。本発明になる記憶媒体の第３実施例は、コンピュ
ータシステム１００に図１９に示す処理を行わせるプロ
グラムが格納された、例えばディスク１１０の如きコン
ピュータ読み取り可能な記憶媒体である。図１９中、図
１８に示すステップと同一ステップには同一符号を付
し、その説明は省略する。
【００５０】図１９において、ステップＳ２１は、読み
出されたＱパターンのうち、Ｓ＞０を満足するＱパター
ンを求める。ステップＳ２２は、ステップＳ２１で求め
られたＱパターンのうち、ターゲットにターゲットとは
異なるブロックに含まれる他のターゲットが接続されて
いるか否かを判定する。ステップＳ２２の判定結果がＮ
Ｏであると、処理はステップＳ１５へ進み、上記第２実
施例と同様の処理が行われる。
【００５１】他方、ステップＳ２２の判定結果がＹＥＳ
であると、ステップＳ２３は、ソースからの配線をター
ゲットが含まれる所定ブロック以外のブロックに分岐す
る。つまり、例えばソースｓ０とターゲットｖ１，ｖ２
及び配線Ｌ１がブロックＢ０〜Ｂ３に対して図２０
（ａ）に示す関係で存在すると、ステップＳ２３は、ソ
ースｓ０が含まれるブロックＢ０からターゲットｖ１へ
の配線部分を、ターゲットｖ１が含まれるブロックＢ１
以外のブロックＢ２に分岐して、ターゲットｖ１から他
のターゲットｖ２への配線部分を取り除く。この結果、
図２０（ｂ）に示すように、ソースｓ０からは、ブロッ
クＢ１に対して分岐された配線Ｌ２が形成される。ステ
ップＳ２４は、この分岐された配線Ｌ２についてスラッ
クＳを計算し、このスラックＳが配線Ｌ１について計算
されたスラックＳより小さい場合はこの配線Ｌ２を採用
する。この場合、ターゲットｖ１から他のターゲットｖ
２までの分岐された配線Ｌ２による信号遅延時間をｍａ
ｘＤｅｌａｙ（ｊ）、実際にターゲットｖ１から他のタ
ーゲットｖ２までの分岐された配線Ｌ２を形成した結果
得られる信号遅延時間をｄｅｌａｙ（ｊ）で表した場合
に、ｍａｘＤｅｌａｙ（ｊ）−ｄｅｌａｙ（ｊ）≧０が
満足されると、ステップＳ２４は、他のターゲットｖ２
までの分岐された配線Ｌ２を含むＱパターンを概略配線
として決定する。この結果、図２０（ａ）に示すＱパタ
ーンに代わりに、同図（ｂ）に示すＱパターンが選択さ
れ、概略配線として決定される。
【００５２】このようにして、Ｓ＞０を満足するＱパタ
ーンについて、ターゲットにターゲットとは異なるブロ
ックに含まれる他のターゲットが接続されている場合
は、ソースが含まれるブロックからの配線をターゲット
が含まれる所定ブロック以外のブロックに分岐し、本来
の配線より分岐された配線の方が信号遅延時間が小さ
く、且つ、分岐された配線による信号遅延時間をｍａｘ
Ｄｅｌａｙ（ｊ）、実際にターゲットから他のターゲッ
トまでの分岐された配線を形成した結果得られる信号遅
延時間をｄｅｌａｙ（ｊ）で表した場合にｍａｘＤｅｌ
ａｙ（ｊ）−ｄｅｌａｙ（ｊ）≧０が満足されると、分
岐された配線を含むＱパターンを概略配線として決定す
る。
【００５３】次に、ステップＳ２５は、ターゲットから
他のターゲットへの配線を取り除き、取り除いた配線と
は異なる経路を経由して他のターゲットへの配線を形成
する。つまり、例えばソースｓ０とターゲットｖ１，ｖ
２，ｖ３及び配線Ｌ３がブロックＢ０〜Ｂ３に対して図
２１（ａ）に示す関係で存在すると、ステップＳ２５
は、ターゲットｖ１から他のターゲットｖ２への配線部
分を取り除き、この配線部分以外の配線部分を経由して
他のターゲットｖ２への配線を形成する。この結果、図
２１（ｂ）に示すように、ターゲットｖ１からソースｓ
０及び更に他のターゲットｖ３を経由して他のターゲッ
トｖ２に接続する配線Ｌ４が形成される。ステップＳ２
６は、この配線Ｌ４についてスラックＳを計算し、この
スラックＳが配線Ｌ３について計算されたスラックＳよ
り小さい場合はこの配線Ｌ４を採用する。この場合、タ
ーゲットｖ１から他のターゲットｖ２までの配線Ｌ４に
よる信号遅延時間をｍａｘＤｅｌａｙ（ｊ）、実際にタ
ーゲットｖ１から他のターゲットｖ２までの配線Ｌ４を
形成した結果得られる信号遅延時間をｄｅｌａｙ（ｊ）
で表した場合に、ｍａｘＤｅｌａｙ（ｊ）−ｄｅｌａｙ
（ｊ）≧０が満足されると、ステップＳ２６は、他のタ
ーゲットｖ２までの配線Ｌ４を含むＱパターンを概略配
線として決定する。この結果、図２１（ａ）に示すＱパ
ターンに代わりに、同図（ｂ）に示すＱパターンが選択
され、概略配線として決定される。
【００５４】このようにして、ターゲットにターゲット
とは異なるブロックに含まれる他のターゲットが接続さ
れている場合は、ターゲットからの他のターゲットへの
配線を取り除いて他の経路を経由して他のターゲットへ
接続する他の配線を形成し、本来の配線より他の配線の
方が信号遅延時間が小さく、且つ、他の配線による信号
遅延時間をｍａｘＤｅｌａｙ（ｋ）、実際にターゲット
から他のターゲットまでの他の配線を形成した結果得ら
れる信号遅延時間をｄｅｌａｙ（ｋ）で表した場合にｍ
ａｘＤｅｌａｙ（ｋ）−ｄｅｌａｙ（ｋ）≧０が満足さ
れると、他の配線を含むＱパターンを概略配線として決
定する。
【００５５】図２２は、本発明になる概略配線決定方法
の第３実施例において図２及び図３に示すコンピュータ
システム１００が行う処理を説明するフローチャートで
ある。本発明になる記憶媒体の第３実施例は、コンピュ
ータシステム１００に図２２に示す処理を行わせるプロ
グラムが格納された、例えばディスク１１０の如きコン
ピュータ読み取り可能な記憶媒体である。図２２中、図
４に示すステップと同一ステップには同一符号を付し、
その説明は省略する。
【００５６】図２２において、ステップＳ３１は、ソー
スと接続されたターゲットが存在するソースとは異なる
ブロック内に、このターゲットと接続された他のターゲ
ットが存在するか否かを判定し、判定結果がＮＯである
と、処理は終了する。他方、ステップＳ３１の判定結果
がＹＥＳであると、処理はステップＳ３２へ進む。ステ
ップＳ３２は、ソースからの配線をターゲットが含まれ
る所定ブロック以外のブロックに分岐する。つまり、例
えばソースｓ０とターゲットｖ１，ｖ２及び配線Ｌ５が
ブロックＢ０〜Ｂ３に対して図２３（ａ）に示す関係で
存在すると、ステップＳ３２は、ソースｓ０が含まれる
ブロックＢ０からの配線を他のターゲットｖ２が含まれ
るブロックＢ１に対して分岐して、ターゲットｖ１から
他のターゲットｖ２への配線部分を取り除く。この結
果、図２３（ｂ）に示すように、ソースｓ０が含まれる
ブロックＢ０からは、ブロックＢ１に対して分岐された
配線Ｌ６が形成される。ステップＳ３３は、この分岐さ
れた配線Ｌ６についてスラックＳを計算し、このスラッ
クＳが配線Ｌ５について計算されたスラックＳより小さ
い場合はこの配線Ｌ６を採用する。この場合、他のター
ゲットｖ２までの分岐された配線Ｌ６による信号遅延時
間をｍａｘＤｅｌａｙ（ｊ）、実際にソースｓ０から他
のターゲットｖ２までの分岐された配線Ｌ６を形成した
結果得られる信号遅延時間をｄｅｌａｙ（ｊ）で表した
場合に、ｍａｘＤｅｌａｙ（ｊ）−ｄｅｌａｙ（ｊ）≧
０が満足されると、ステップＳ３３は、分岐された配線
Ｌ６を含むＱパターンを概略配線として決定する。この
結果、図２３（ａ）に示すＱパターンに代わりに、同図
（ｂ）に示すＱパターンが選択され、概略配線として決
定される。
【００５７】このようにして、ターゲットが含まれる所
定ブロック内にターゲットと接続された他のターゲット
が存在し、且つ、ターゲットと接続された更に他のター
ゲットが他のブロック内に存在しない場合は、ソースが
含まれるブロックからの配線を所定ブロック内に分岐
し、他のターゲットまでの本来の配線より分岐された配
線の方が信号遅延時間が小さく、且つ、分岐された配線
による信号遅延時間をｍａｘＤｅｌａｙ（ｊ）、実際に
該ソースから他のターゲットまでの分岐された配線を形
成した結果得られる信号遅延時間をｄｅｌａｙ（ｊ）で
表した場合にｍａｘＤｅｌａｙ（ｊ）−ｄｅｌａｙ
（ｊ）≧０が満足されると、他の分岐された配線を含む
Ｑパターンを概略配線として決定する。
【００５８】次に、ステップＳ３４は、ターゲットから
他のターゲットへの配線を取り除き、取り除いた配線と
は異なる経路を経由して他のターゲットへの配線を形成
する。つまり、例えばソースｓ０とターゲットｖ１，ｖ
２，ｖ３及び配線Ｌ７がブロックＢ０〜Ｂ３に対して図
２４（ａ）に示す関係で存在すると、ステップＳ３４
は、ターゲットｖ１から他のターゲットｖ２への配線部
分を取り除き、この配線部分以外の配線部分を経由して
他のターゲットｖ２への配線を形成する。この結果、図
２４（ｂ）に示すように、ターゲットｖ１からソースｓ
０及び更に他のターゲットｖ３を経由して他のターゲッ
トｖ２に接続する配線Ｌ８が形成される。ステップＳ３
５は、この配線Ｌ８についてスラックＳを計算し、この
スラックＳが配線Ｌ７について計算されたスラックＳよ
り小さい場合はこの配線Ｌ８を採用する。この場合、タ
ーゲットｖ１から他のターゲットｖ２までの配線Ｌ８に
よる信号遅延時間をｍａｘＤｅｌａｙ（ｊ）、実際にタ
ーゲットｖ１から他のターゲットｖ２までの配線Ｌ８を
形成した結果得られる信号遅延時間をｄｅｌａｙ（ｊ）
で表した場合に、ｍａｘＤｅｌａｙ（ｊ）−ｄｅｌａｙ
（ｊ）≧０が満足されると、ステップＳ３５は、他のタ
ーゲットｖ２までの配線Ｌ８を含むＱパターンを概略配
線として決定する。この結果、図２４（ａ）に示すＱパ
ターンに代わりに、同図（ｂ）に示すＱパターンが選択
され、概略配線として決定される。
【００５９】このようにして、ターゲットが含まれる所
定ブロック内にターゲットと接続された他のターゲット
が存在し、且つ、ターゲットと接続された更に他のター
ゲットが他のブロック内に存在する場合は、ターゲット
から他のターゲットへの配線を取り除いて他のパスを経
由して他のターゲットへ接続する他の配線を形成し、他
のターゲットまでの本来の配線より他の配線の方が信号
遅延時間が小さく、且つ、他の配線による信号遅延時間
をｍａｘＤｅｌａｙ（ｋ）、実際にターゲットから他の
ターゲットまでの他の配線を形成した結果得られる信号
遅延時間をｄｅｌａｙ（ｋ）で表した場合にｍａｘＤｅ
ｌａｙ（ｋ）−ｄｅｌａｙ（ｋ）≧０が満足されると、
他の配線を含むＱパターンを概略配線として決定する。
【００６０】図２５は、本発明になる概略配線決定方法
の第４実施例において図２及び図３に示すコンピュータ
システム１００が行う処理を説明するフローチャートで
ある。本発明になる記憶媒体の第４実施例は、コンピュ
ータシステム１００に図２５に示す処理を行わせるプロ
グラムが格納された、例えばディスク１１０の如きコン
ピュータ読み取り可能な記憶媒体である。図２５中、図
４に示すステップと同一ステップには同一符号を付し、
その説明は省略する。
【００６１】図２５において、ステップＳ４１は、読み
出されたＱパターンのうち、Ｓ＞０を満足するＱパター
ンを求める。ステップＳ４２は、ステップＳ４１で求め
られたＱパターンのうち、ターゲットにターゲットとは
異なるブロックに含まれる他のターゲットが接続されて
いるか否かを判定する。ステップＳ４２の判定結果がＮ
Ｏであると、処理は後述するステップＳ４５へ進む。ス
テップＳ４５は、ターゲットにターゲットと同じブロッ
クに含まれる他のターゲットが接続されているか否かを
判定する。このステップＳ４５の判定結果がＮＯである
と、上記第２実施例と同様の処理が行われる。
【００６２】他方、ステップＳ４２の判定結果がＹＥＳ
であると、ステップＳ４３は、ターゲットから他のター
ゲットへの配線にバッファを挿入する。つまり、例えば
ソースｓ０とターゲットｖ１，ｖ２及び配線Ｌ９がブロ
ックＢ０〜Ｂ３に対して図２６（ａ）に示す関係で存在
すると、ステップＳ４３は、ターゲットｖ１から他のタ
ーゲットｖ２への配線部分にバッファＢＦ１を挿入す
る。この結果、図２６（ｂ）に示すように、ターゲット
ｖ１から他のターゲットｖ２への配線部分にバッファＢ
Ｆ１が挿入された配線Ｌ１０が形成される。ステップＳ
４４は、この配線Ｌ１０についてスラックＳを計算し、
このスラックＳが配線Ｌ９について計算されたスラック
Ｓより小さい場合はこの配線Ｌ１０を採用する。この場
合、ターゲットｖ１から他のターゲットｖ２までの配線
Ｌ１０による信号遅延時間をｍａｘＤｅｌａｙ（ｊ）、
実際にターゲットｖ１から他のターゲットｖ２までの配
線Ｌ１０を形成した結果得られる信号遅延時間をｄｅｌ
ａｙ（ｊ）で表した場合に、ｍａｘＤｅｌａｙ（ｊ）−
ｄｅｌａｙ（ｊ）≧０が満足されると、ステップＳ４４
は、他のターゲットｖ２までの配線Ｌ１０を含むＱパタ
ーンを概略配線として決定する。この結果、図２６
（ａ）に示すＱパターンに代わりに、同図（ｂ）に示す
Ｑパターンが選択され、概略配線として決定される。
【００６３】このようにして、Ｓ＞０を満足するＱパタ
ーンについて、ターゲットにターゲットとは異なるブロ
ックに含まれる他のターゲットが接続されている場合
は、ターゲットから他のターゲットへの配線にバッファ
を挿入し、ターゲットから他のターゲットまでのバッフ
ァを有さない配線より該バッファを有する配線の方が信
号遅延時間が小さく、且つ、ターゲットから他のターゲ
ットまでのバッファを有する配線による信号遅延時間を
ｍａｘＤｅｌａｙ（ｊ）、実際にターゲットから他のタ
ーゲットまでのバッファを有する配線を形成した結果得
られる信号遅延時間をｄｅｌａｙ（ｊ）で表した場合に
ｍａｘＤｅｌａｙ（ｊ）−ｄｅｌａｙ（ｊ）≧０が満足
されると、他のターゲットまでのバッファを有する配線
を含むＱパターンを概略配線として決定する。
【００６４】ステップＳ４５の判定結果がＹＥＳである
と、ステップＳ４６は、ターゲットから他のターゲット
への配線にバッファを挿入する。つまり、例えばソース
ｓ０とターゲットｖ１，ｖ２及び配線Ｌ１１がブロック
Ｂ０〜Ｂ３に対して図２７（ａ）に示す関係で存在する
と、ステップＳ４６は、ターゲットｖ１から他のターゲ
ットｖ２への配線部分にバッファＢＦ２を挿入する。こ
の結果、図２７（ｂ）に示すように、ターゲットｖ１か
ら他のターゲットｖ２への配線部分にバッファＢＦ２が
挿入された配線Ｌ１２が形成される。ステップＳ４７
は、この配線Ｌ１２についてスラックＳを計算し、この
スラックＳが配線Ｌ１１について計算されたスラックＳ
より小さい場合はこの配線Ｌ１２を採用する。この場
合、ターゲットｖ１から他のターゲットｖ２までの配線
Ｌ１２による信号遅延時間をｍａｘＤｅｌａｙ（ｊ）、
実際にターゲットｖ１から他のターゲットｖ２までの配
線Ｌ１２を形成した結果得られる信号遅延時間をｄｅｌ
ａｙ（ｊ）で表した場合に、ｍａｘＤｅｌａｙ（ｊ）−
ｄｅｌａｙ（ｊ）≧０が満足されると、ステップＳ４７
は、他のターゲットｖ２までの配線Ｌ１２を含むＱパタ
ーンを概略配線として決定する。この結果、図２７
（ａ）に示すＱパターンに代わりに、同図（ｂ）に示す
Ｑパターンが選択され、概略配線として決定される。
【００６５】このようにして、ターゲットが含まれる所
定ブロック内にターゲットと接続された他のターゲット
が存在し、且つ、ターゲットと接続された更に他のター
ゲットが他のブロック内に存在しない場合は、ターゲッ
トから他のターゲットへの配線にバッファを挿入し、タ
ーゲットから他のターゲットまでのバッファを有さない
配線よりバッファを有する配線の方が信号遅延時間が小
さく、且つ、ソースから他のターゲットまでのバッファ
を有する配線による信号遅延時間をｍａｘＤｅｌａｙ
（ｊ）、実際にソースから他のターゲットまでのバッフ
ァを有する配線を形成した結果得られる信号遅延時間を
ｄｅｌａｙ（ｊ）で表した場合にｍａｘＤｅｌａｙ
（ｊ）−ｄｅｌａｙ（ｊ）≧０が満足されると、他のタ
ーゲットまでのバッファを有する配線を含むＱパターン
を概略配線として決定する。
【００６６】上記各実施例では、説明の便宜上、概略配
線決定処理が２×２個のブロックからなる領域に対して
行われる場合について説明したが、同様にしてｎ×ｍ個
のブロックからなる領域に対して概略配線決定処理を行
える。又、上記各実施例は、任意に組み合わせても良
い。例えば、第１実施例と第２実施例とを組み合わせ
て、両方の実施例の条件を満たすＱパターンを概略配線
として決定することもできる。
【００６７】以上、本発明を実施例により説明したが、
本発明は上記実施例に限定されるものではなく、種々の
変形及び改良が本発明の範囲内で可能であることは、言
うまでもない。
【００６８】
【発明の効果】本発明によれば、端子から端子までの実
際の配線の遅延を正確に考慮して回路の概略配線を決定
することができ、高性能な回路を設計することが可能と
なる。
【図面の簡単な説明】
【図１】回路を構成するセルを含む領域を順次複数のブ
ロックに分割してブロックにセルを配置しながらセル間
の概略配線を階層的に決定する処理を説明する図であ
る。
【図２】本発明になる概略配線決定方法を実現するコン
ピュータシステムを示す斜視図である。
【図３】図２に示す本体部の要部を示すブロック図であ
る。
【図４】本発明になる概略配線決定方法の第１実施例に
おいてコンピュータシステムが行う処理を説明するフロ
ーチャートである。
【図５】２×２個のブロックに１つの端子が存在し、１
つの端子を含むブロックが１個存在する場合のＫパター
ンを示す図である。
【図６】２×２個のブロックに２つの端子が存在し、１
つの端子を含むブロックが２個存在する場合のＫパター
ン及びＱパターンを示す図である。
【図７】２×２個のブロックに２つの端子が存在し、１
つの端子を含むブロックが２個存在する場合のＫパター
ン及びＱパターンを示す図である。
【図８】２×２個のブロックに２つの端子が存在し、１
つの端子を含むブロックが２個存在する場合のＫパター
ン及びＱパターンを示す図である。
【図９】２×２個のブロックに２つの端子が存在し、１
つの端子を含むブロックが２個存在する場合のＫパター
ン及びＱパターンを示す図である。
【図１０】２×２個のブロックに２つの端子が存在し、
１つの端子を含むブロックが２個存在する場合のＫパタ
ーン及びＱパターンを示す図である。
【図１１】２×２個のブロックに２つの端子が存在し、
１つの端子を含むブロックが２個存在する場合のＫパタ
ーン及びＱパターンを示す図である。
【図１２】２×２個のブロックに３つの端子が存在し、
１つの端子を含むブロックが３個存在する場合のＫパタ
ーン及びＱパターンを示す図である。
【図１３】２×２個のブロックに３つの端子が存在し、
１つの端子を含むブロックが３個存在する場合のＫパタ
ーン及びＱパターンを示す図である。
【図１４】２×２個のブロックに３つの端子が存在し、
１つの端子を含むブロックが３個存在する場合のＫパタ
ーン及びＱパターンを示す図である。
【図１５】２×２個のブロックに３つの端子が存在し、
１つの端子を含むブロックが３個存在する場合のＫパタ
ーン及びＱパターンを示す図である。
【図１６】２×２個のブロックに４つの端子が存在し、
４個のブロック全てが１つの端子を含む場合のＫパター
ン及びＱパターンを示す図である。
【図１７】読み出されたＱパターンが２×２個のブロッ
クからなる場合のＣＯＳＴ（Ｑ）の計算を説明する図で
ある。
【図１８】本発明になる概略配線決定方法の第２実施例
においてコンピュータシステムが行う処理を説明するフ
ローチャートである。
【図１９】本発明になる概略配線決定方法の第３実施例
においてコンピュータシステムが行う処理を説明するフ
ローチャートである。
【図２０】第３実施例の処理を説明する図である。
【図２１】第３実施例の処理を説明する図である。
【図２２】本発明になる概略配線決定方法の第４実施例
においてコンピュータシステムが行う処理を説明するフ
ローチャートである。
【図２３】第４実施例の処理を説明する図である。
【図２４】第４実施例の処理を説明する図である。
【図２５】本発明になる概略配線決定方法の第５実施例
においてコンピュータシステムが行う処理を説明するフ
ローチャートである。
【図２６】第５実施例の処理を説明する図である。
【図２７】第５実施例の処理を説明する図である。
【符号の説明】
１００ コンピュータシステム １０１ 本体部 １１０ ディスク １３１ ＣＰＵ １３２ メモリ １３３ ディスクドライブ １３４ バス
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 吉村昌浩、外１名，最小全域木を生成 した遺伝的アルゴリズムによる直線スタ イナー問題，情報処理学会研究報告，情 報処理学会，1997年12月11日，Ｖｏｌ. 97，Ｎｏ．119（ＤＡ−86），ｐ．17− 24 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 658

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】 回路を構成するセルを含む領域を順次複
    数のブロックに分割して該ブロックにセルを配置しなが
    らセル間の概略配線を階層的に決定する概略配線決定機
    能を備えた装置であって、 所定数のブロックに対して配線で接続するべきセルの端
    子の位置を示すＫパターンを登録されたＫパターン群か
    ら選択する手段と、 選択されたＫパターンに対する配線パターンを示すＱパ
    ターンを登録されたＱパターン群から読み出す手段と、 読み出されたＱパターンのうち、該選択されたＫパター
    ン中のソースとなる端子からターゲットとなる端子まで
    の配線による信号遅延時間が所定の条件を満足するＱパ
    ターンを概略配線として決定する手段とを有し、 該所定の条件とは、該ソース及びターゲットとなる端子
    が存在するブロック間の配線の混雑度より総配線長を優
    先することである、装置。
  2. 【請求項２】 前記読み出されたＱパターンが２×２個
    のブロックからなり、該読み出されたＱパターン中の２
    つの隣合うブロック間の境界ｘを夫々Ｖ１，Ｖ２，Ｈ
    １，Ｈ２で表し、δ（Ｑ，ｘ）は配線が境界ｘを通過す
    ると１で通過しないと０となる関数、Ｃ１，Ｃ２は定
    数、Ｃ（ｘ）は境界ｘを通過している配線の本数、Ｗ
    （ｘ）は境界ｘを通過可能な配線の本数、ＣＯＳＴＶ１
    （Ｑ）＝Ｃ１(C(V1)-W(V1)) ＋Ｃ２、ＣＯＳＴ
    Ｖ２（Ｑ）＝Ｃ１(C(V2)-W(V2)) ＋Ｃ２、ＣＯＳＴＨ１
    （Ｑ）＝Ｃ１(C(H1)-W(H1)) ＋Ｃ２、ＣＯＳＴ
    Ｈ２（Ｑ）＝Ｃ１(C(H2)-W(H2)) ＋Ｃ２であるものとす
    ると、前記決定する手段は、次式 ＣＯＳＴ（Ｑ）＝ＣＯＳＴＶ１（Ｑ）×δ（Ｑ，Ｖ１）
    ＋ＣＯＳＴＶ２（Ｑ）×δ（Ｑ，Ｖ２）＋ＣＯＳＴＨ１
    （Ｑ）×δ（Ｑ，Ｈ１）＋ＣＯＳＴＨ２（Ｑ）×δ
    （Ｑ，Ｈ２） で表されるＣＯＳＴ（Ｑ）が最小となるＱパターンを概
    略配線として決定する、請求項１記載の装置。
  3. 【請求項３】 回路を構成するセルを含む領域を順次複
    数のブロックに分割して該ブロックにセルを配置しなが
    らセル間の概略配線を階層的に決定する概略配線決定機
    能を備えた装置であって、 所定数のブロックに対して配線で接続するべきセルの端
    子の位置を示すＫパターンを登録されたＫパターン群か
    ら選択する手段と、 選択されたＫパターンに対する配線パターンを示すＱパ
    ターンを登録されたＱパターン群から読み出す手段と、 読み出されたＱパターンのうち、該選択されたＫパター
    ン中のソースとなる端子からターゲットとなる端子まで
    の配線による信号遅延時間が所定の条件を満足するＱパ
    ターンを概略配線として決定する手段とを有し、 要求されている該ソースから該ターゲットまでの配線に
    よる信号遅延時間をｍａｘＤｅｌａｙ（ｉ）、実際に該
    ソースから該ターゲットまでの配線を形成した結果得ら
    れる信号遅延時間をｄｅｌａｙ（ｉ）で表すと、該決定
    する手段は、次式 【数１】 で表されるスラックＳが最小となるＱパターンを概略配
    線として決定する、装置。
  4. 【請求項４】 前記ｄｅｌａｙ（ｉ）は、前記ソースが
    ｓ０で表されるトリーＴがあり、ノードｖから該ソース
    ｓ０に向かうエッジをｅｖ、エッジｅｖの抵抗を
    ｒｅｖ、エッジｅｖの容量をＣｅｖ、ノードｖのサブト
    リーをＴｖ、サブトリーＴｖの容量をＣｖ、該ソースｓ
    ０の出力ドライバのオン抵抗をｒｄ、配線長の総和をＣ
    ｓ０とすると、次式 【数２】 で表されるＥｌｍｏｒｅ遅延である、請求項３記載の装
    置。
  5. 【請求項５】 前記決定する手段は、Ｓ＞０を満足する
    Ｑパターンについて、前記ターゲットに該ターゲットと
    は異なるブロックに含まれる他のターゲットが接続され
    ている場合は、前記ソースが含まれるブロックからの配
    線を該ターゲットが含まれる所定ブロック以外のブロッ
    クに分岐し、本来の配線より分岐された配線の方が信号
    遅延時間が小さく、且つ、該分岐された配線による信号
    遅延時間をｍａｘＤｅｌａｙ（ｊ）、実際に該ターゲッ
    トから該他のターゲットまでの分岐された配線を形成し
    た結果得られる信号遅延時間をｄｅｌａｙ（ｊ）で表し
    た場合にｍａｘＤｅｌａｙ（ｊ）−ｄｅｌａｙ（ｊ）≧
    ０が満足されると、該分岐された配線を含むＱパターン
    を概略配線として決定する、請求項３又は４記載の装
    置。
  6. 【請求項６】 前記決定する手段は、前記ターゲットに
    該ターゲットとは異なるブロックに含まれる他のターゲ
    ットが接続されている場合は、該ターゲットから該他の
    ターゲットへの配線を取り除いて他のパスを経由して該
    他のターゲットへ接続する他の配線を形成し、本来の配
    線より該他の配線の方が信号遅延時間が小さく、且つ、
    該他の配線による信号遅延時間をｍａｘＤｅｌａｙ
    （ｋ）、実際に該ターゲットから該更に他のターゲット
    までの他の配線を形成した結果得られる信号遅延時間を
    ｄｅｌａｙ（ｋ）で表した場合にｍａｘＤｅｌａｙ
    （ｋ）−ｄｅｌａｙ（ｋ）≧０が満足されると、該他の
    配線を含むＱパターンを概略配線として決定する、請求
    項５記載の装置。
  7. 【請求項７】 前記決定する手段は、前記ターゲットが
    含まれる所定ブロック内に該ターゲットと接続された他
    のターゲットが存在し、且つ、該ターゲットと接続され
    た更に他のターゲットが他のブロック内に存在しない場
    合は、前記ソースが含まれるブロックからの配線を該所
    定ブロック内に分岐し、該他のターゲットまでの本来の
    配線より分岐された配線の方が信号遅延時間が小さく、
    且つ、該分岐された配線による信号遅延時間をｍａｘＤ
    ｅｌａｙ（ｊ）、実際に該ソースから該他のターゲット
    までの分岐された配線を形成した結果得られる信号遅延
    時間をｄｅｌａｙ（ｊ）で表した場合にｍａｘＤｅｌａ
    ｙ（ｊ）−ｄｅｌａｙ（ｊ）≧０が満足されると、該他
    の分岐された配線を含むＱパターンを概略配線として決
    定する、請求項３又は４記載の装置。
  8. 【請求項８】 前記決定する手段は、前記ターゲットが
    含まれる所定ブロック内に該ターゲットと接続された他
    のターゲットが存在し、且つ、該ターゲットと接続され
    た更に他のターゲットが他のブロック内に存在する場合
    は、該ターゲットから該他のターゲットへの配線を取り
    除いて他のパスを経由して該他のターゲットへ接続する
    他の配線を形成し、該他のターゲットまでの本来の配線
    より該他の配線の方が信号遅延時間が小さく、且つ、該
    他の配線による信号遅延時間をｍａｘＤｅｌａｙ
    （ｋ）、実際に該ターゲットから該他のターゲットまで
    の他の配線を形成した結果得られる信号遅延時間をｄｅ
    ｌａｙ（ｋ）で表した場合にｍａｘＤｅｌａｙ（ｋ）−
    ｄｅｌａｙ（ｋ）≧０が満足されると、該他の配線を含
    むＱパターンを概略配線として決定する、請求項７記載
    の装置。
  9. 【請求項９】 前記決定する手段は、Ｓ＞０を満足する
    Ｑパターンについて、前記ターゲットに該ターゲットと
    は異なるブロックに含まれる他のターゲットが接続され
    ている場合は、該ターゲットから該他のターゲットへの
    配線にバッファを挿入し、該ターゲットから該他のター
    ゲットまでの該バッファを有さない配線より該バッファ
    を有する配線の方が信号遅延時間が小さく、且つ、該タ
    ーゲットから該他のターゲットまでの該バッファを有す
    る配線による信号遅延時間をｍａｘＤｅｌａｙ（ｊ）、
    実際に該ターゲットから該他のターゲットまでの該バッ
    ファを有する配線を形成した結果得られる信号遅延時間
    をｄｅｌａｙ（ｊ）で表した場合にｍａｘＤｅｌａｙ
    （ｊ）−ｄｅｌａｙ（ｊ）≧０が満足されると、該他の
    ターゲットまでの該バッファを有する配線を含むＱパタ
    ーンを概略配線として決定する、請求項３又は４記載の
    装置。
  10. 【請求項１０】 前記決定する手段は、前記ターゲット
    が含まれる所定ブロック内に該ターゲットと接続された
    他のターゲットが存在し、且つ、該ターゲットと接続さ
    れた更に他のターゲットが他のブロック内に存在しない
    場合は、該ターゲットから該他のターゲットへの配線に
    バッファを挿入し、該ターゲットから該他のターゲット
    までの該バッファを有さない配線より該バッファを有す
    る配線の方が信号遅延時間が小さく、且つ、該ソースか
    ら該他のターゲットまでの該バッファを有する配線によ
    る信号遅延時間をｍａｘＤｅｌａｙ（ｊ）、実際に該ソ
    ースから該他のターゲットまでの該バッファを有する配
    線を形成した結果得られる信号遅延時間をｄｅｌａｙ
    （ｊ）で表した場合にｍａｘＤｅｌａｙ（ｊ）−ｄｅｌ
    ａｙ（ｊ）≧０が満足されると、該他のターゲットまで
    の該バッファを有する配線を含むＱパターンを概略配線
    として決定する、請求項３又は４記載の装置。
  11. 【請求項１１】 コンピュータに、回路を構成するセル
    を含む領域を順次複数のブロックに分割して該ブロック
    にセルを配置しながらセル間の概略配線を階層的に決定
    させるプログラムを格納したコンピュータ読み取り可能
    な記憶媒体であって、 該コンピュータを、所定数のブロックに対して配線で接
    続するべきセルの端子の位置を示すＫパターンを登録さ
    れたＫパターン群から選択する手段と、 該コンピュータを、選択されたＫパターンに対する配線
    パターンを示すＱパターンを登録されたＱパターン群か
    ら読み出す手段と、 該コンピュータを、読み出されたＱパターンのうち、該
    選択されたＫパターン中のソースとなる端子からターゲ
    ットとなる端子までの配線による信号遅延時間が所定の
    条件を満足するＱパターンを概略配線として決定する手
    段として機能させるためのプログラムを記録しており、 該所定の条件とは、該ソース及びターゲットとなる端子
    が存在するブロック間の配線の混雑度より総配線長を優
    先することである、記憶媒体。
  12. 【請求項１２】 前記読み出されたＱパターンが２×２
    個のブロックからなり、該読み出されたＱパターン中の
    ２つの隣合うブロック間の境界ｘを夫々Ｖ１，Ｖ２，Ｈ
    １，Ｈ２で表し、δ（Ｑ，ｘ）は配線が境界ｘを通過す
    ると１で通過しないと０となる関数、Ｃ１，Ｃ２は定
    数、Ｃ（ｘ）は境界ｘを通過している配線の本数、Ｗ
    （ｘ）は境界ｘを通過可能な配線の本数、ＣＯＳＴＶ１
    （Ｑ）＝Ｃ１(C(V1)-W(V1)) ＋Ｃ２、ＣＯＳＴ
    Ｖ２（Ｑ）＝Ｃ１(C(V2)-W(V2)) ＋Ｃ２、ＣＯＳＴＨ１
    （Ｑ）＝Ｃ１(C(H1)-W(H1)) ＋Ｃ２、ＣＯＳＴ
    Ｈ２（Ｑ）＝Ｃ１(C(H2)-W(H2)) ＋Ｃ２であるものとす
    ると、前記決定する手段は、前記コンピュータを次式 ＣＯＳＴ（Ｑ）＝ＣＯＳＴＶ１（Ｑ）×δ（Ｑ，Ｖ１）
    ＋ＣＯＳＴＶ２（Ｑ）×δ（Ｑ，Ｖ２）＋ＣＯＳＴＨ１
    （Ｑ）×δ（Ｑ，Ｈ１）＋ＣＯＳＴＨ２（Ｑ）×δ
    （Ｑ，Ｈ２） で表されるＣＯＳＴ（Ｑ）が最小となるＱパターンを概
    略配線として決定する手段として機能させる、請求項１
    １記載の記憶媒体。
  13. 【請求項１３】 コンピュータに、回路を構成するセル
    を含む領域を順次複数のブロックに分割して該ブロック
    にセルを配置しながらセル間の概略配線を階層的に決定
    させるプログラムを格納したコンピュータ読み取り可能
    な記憶媒体であって、 該コンピュータを、所定数のブロックに対して配線で接
    続するべきセルの端子の位置を示すＫパターンを登録さ
    れたＫパターン群から選択する手段と、 該コンピュータを、選択されたＫパターンに対する配線
    パターンを示すＱパターンを登録されたＱパターン群か
    ら読み出す手段と、 該コンピュータを、読み出されたＱパターンのうち、該
    選択されたＫパターン中のソースとなる端子からターゲ
    ットとなる端子までの配線による信号遅延時間が所定の
    条件を満足するＱパターンを概略配線として決定する手
    段として機能させるためのプログラムを記録しており、 要求されている該ソースから該ターゲットまでの配線に
    よる信号遅延時間をｍａｘＤｅｌａｙ（ｉ）、実際に該
    ソースから該ターゲットまでの配線を形成した結果得ら
    れる信号遅延時間をｄｅｌａｙ（ｉ）で表すと、該決定
    する手段は、該コンピュータを次式 【数３】 で表されるスラックＳが最小となるＱパターンを概略配
    線として決定する手段として機能させる、記憶媒体。
  14. 【請求項１４】 前記ｄｅｌａｙ（ｉ）は、前記ソース
    がｓ０で表されるトリーＴがあり、ノードｖから該ソー
    スｓ０に向かうエッジをｅｖ、エッジｅｖの抵抗をｒ
    ｅｖ、エッジｅｖの容量をＣｅｖ、ノードｖのサブトリ
    ーをＴｖ、サブトリーＴｖの容量をＣｖ、該ソースｓ０
    の出力ドライバのオン抵抗をｒｄ、配線長の総和をＣ
    ｓ０とすると、次式 【数４】 で表されるＥｌｍｏｒｅ遅延である、請求項１３記載の
    記憶媒体。
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