JPH0417354A - 半導体集積回路の自動配置配線システム - Google Patents
半導体集積回路の自動配置配線システムInfo
- Publication number
- JPH0417354A JPH0417354A JP2120317A JP12031790A JPH0417354A JP H0417354 A JPH0417354 A JP H0417354A JP 2120317 A JP2120317 A JP 2120317A JP 12031790 A JP12031790 A JP 12031790A JP H0417354 A JPH0417354 A JP H0417354A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- placement
- placement wiring
- circuit
- automatic placement
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000004088 simulation Methods 0.000 claims abstract description 6
- 238000003780 insertion Methods 0.000 abstract description 3
- 230000037431 insertion Effects 0.000 abstract description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路の自動配置配線システムに関
し、特に特性補正回路挿入装置を有する半導体集積回路
の自動配置配線システムに関する。
し、特に特性補正回路挿入装置を有する半導体集積回路
の自動配置配線システムに関する。
従来の半導体集積回路の自動配置配線システムは、第２
図に示すように自動配置配線システム２６内に、回路接
続情報２０と半導体基板の配置配線規則２１を入力し、
配置配線情報入りの回路接続情報２３を出力する配置配
線処理装置２２と、配置配線情報入りの回路接続情報を
入力し、マスクパターン情報２５を出力するマスクパタ
ーン化処理装置２４を有している。
図に示すように自動配置配線システム２６内に、回路接
続情報２０と半導体基板の配置配線規則２１を入力し、
配置配線情報入りの回路接続情報２３を出力する配置配
線処理装置２２と、配置配線情報入りの回路接続情報を
入力し、マスクパターン情報２５を出力するマスクパタ
ーン化処理装置２４を有している。
配置配線処理装置は、半導体基板の配置配線規則に基づ
き回路接続情報に示されている複数の独立した機能フロ
ックを半導体基板に対し最適な配置を決定し、全ての機
能ブロック間を未配線が出ない様に配線し、配置配線情
報入りの回路接続情報を出力する。マスクパターン化処
理装置では、配置配線情報入りの回路接続情報を実寸化
し、マスク情報を出力する。
き回路接続情報に示されている複数の独立した機能フロ
ックを半導体基板に対し最適な配置を決定し、全ての機
能ブロック間を未配線が出ない様に配線し、配置配線情
報入りの回路接続情報を出力する。マスクパターン化処
理装置では、配置配線情報入りの回路接続情報を実寸化
し、マスク情報を出力する。
この従来のシステムでは、設計者が第２図の２０に当る
回路接続情報作成時点から自動配置配線装置による影響
を常に考慮し、設計する必要があった。また、自動配置
配線後の特性から半導体基板の制限を越えている特性が
あった場合、２０の回路接続情報を修正し、もう１度自
動配置配線システムに投入する必要があり、設計期間の
長期化。
回路接続情報作成時点から自動配置配線装置による影響
を常に考慮し、設計する必要があった。また、自動配置
配線後の特性から半導体基板の制限を越えている特性が
あった場合、２０の回路接続情報を修正し、もう１度自
動配置配線システムに投入する必要があり、設計期間の
長期化。
設計者の負担の大きさが問題であった。
本発明の半導体集積回路の自動配置配線システムは、半
導体基板の配置配線規則を守り、複数の独立した機能フ
ロック間の接続を示す回路接続情報から、マスク情報を
作る半導体集積回路の自動配置配線システムにおいて、
自動配置配線後の論理シミュレーションにより特性を求
める第１の装置と、前記特性が半導体基板の制限を越え
ていないか判断する第２の装置と、配置配線後の特性が
半導体基板の制限を越えている場合、回路接続情報に特
性補正回路を自動挿入する第３の装置を含むことを特徴
とする。
導体基板の配置配線規則を守り、複数の独立した機能フ
ロック間の接続を示す回路接続情報から、マスク情報を
作る半導体集積回路の自動配置配線システムにおいて、
自動配置配線後の論理シミュレーションにより特性を求
める第１の装置と、前記特性が半導体基板の制限を越え
ていないか判断する第２の装置と、配置配線後の特性が
半導体基板の制限を越えている場合、回路接続情報に特
性補正回路を自動挿入する第３の装置を含むことを特徴
とする。
次に本発明について図面を参照して説明する。
第１図は、本発明の一実施例の半導体集積回路の自動配
置配線システムの構成図である。
置配線システムの構成図である。
回路接続情報１０と、半導体基板の配置配線規則１１を
自動配置配線システム１９に入力し、そのシステム内で
自動配置配線処理装置１２の出力する配置配線情報入り
の回路接続情報工３をもとに、論理シミュレータ１４で
配置配線後の論理シミュレータを行い、その結果から特
性判断装置１５により、同時動作数を求め、同時動作制
限数（システム外から与える、又は、半導体基板の配置
配線規則に半導体基板の同時動作制限数を加えておく）
とを比較し、制限を越えている場合は特性補正回路挿入
装置１６で遅延回路を配置配線情報入りの回路接続情報
１３に自動挿入することにより同時動作数を制限内に納
め、もう１度論理シミュレーション１４を実行し、その
結果が同時動作制限内であることを確認（１５） Ｌ、
マスクパターン化処理装置１７により自動配置配線シス
テムの出力としてマスク情報１８を得る。
自動配置配線システム１９に入力し、そのシステム内で
自動配置配線処理装置１２の出力する配置配線情報入り
の回路接続情報工３をもとに、論理シミュレータ１４で
配置配線後の論理シミュレータを行い、その結果から特
性判断装置１５により、同時動作数を求め、同時動作制
限数（システム外から与える、又は、半導体基板の配置
配線規則に半導体基板の同時動作制限数を加えておく）
とを比較し、制限を越えている場合は特性補正回路挿入
装置１６で遅延回路を配置配線情報入りの回路接続情報
１３に自動挿入することにより同時動作数を制限内に納
め、もう１度論理シミュレーション１４を実行し、その
結果が同時動作制限内であることを確認（１５） Ｌ、
マスクパターン化処理装置１７により自動配置配線シス
テムの出力としてマスク情報１８を得る。
以上説明したように本発明は、半導体集積回路の自動配
置配線システム内で配置配線後の論理シミュレーション
において、特性を求め、半導体基板の制限と配置配線後
の特性を比較し、その特性が半導体基板の制限を越えて
いる場合は特性補正回路を自動挿入するため、自動配置
配線システムから出力されたマスク情報は、半導体基板
の制限を越えることはなく、設計者は、半導体基板の制
限を考慮することが必要なく、設計者の負担が軽くなり
、また、配置配線後の特性が半導体基板の制限を越え、
回路接続情報を修正し、自動配置配線システムに再投入
することも無いため、設計期間の短縮になるという効果
を有する。
置配線システム内で配置配線後の論理シミュレーション
において、特性を求め、半導体基板の制限と配置配線後
の特性を比較し、その特性が半導体基板の制限を越えて
いる場合は特性補正回路を自動挿入するため、自動配置
配線システムから出力されたマスク情報は、半導体基板
の制限を越えることはなく、設計者は、半導体基板の制
限を考慮することが必要なく、設計者の負担が軽くなり
、また、配置配線後の特性が半導体基板の制限を越え、
回路接続情報を修正し、自動配置配線システムに再投入
することも無いため、設計期間の短縮になるという効果
を有する。
の構成図である。
Claims (1)
- 半導体基板の配置配線規則を守り、複数の独立した機
能ブロック間の接続を示す回路接続情報から、マスク情
報を作る半導体集積回路の自動配置配線システムにおい
て、自動配置配線後の論理シミュレーションにより特性
を求める第１の装置、前記特性が半導体基板の制限を越
えていないか判断する第２の装置、前記特性が半導体基
板の制限を越えている場合、回路接続情報に特性補正回
路を自動挿入する第３の装置とを含むことを特徴とする
半導体集積回路の自動配置配線システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2120317A JPH0417354A (ja) | 1990-05-10 | 1990-05-10 | 半導体集積回路の自動配置配線システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2120317A JPH0417354A (ja) | 1990-05-10 | 1990-05-10 | 半導体集積回路の自動配置配線システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0417354A true JPH0417354A (ja) | 1992-01-22 |
Family
ID=14783253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2120317A Pending JPH0417354A (ja) | 1990-05-10 | 1990-05-10 | 半導体集積回路の自動配置配線システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0417354A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6532583B1 (en) | 1998-06-16 | 2003-03-11 | Fujitsu Limited | Global routing determination method and storage medium |
-
1990
- 1990-05-10 JP JP2120317A patent/JPH0417354A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6532583B1 (en) | 1998-06-16 | 2003-03-11 | Fujitsu Limited | Global routing determination method and storage medium |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0743742B2 (ja) | 自動配線方法 | |
| JP3256597B2 (ja) | 自動配置設計方法および自動配置設計装置 | |
| US7071754B2 (en) | Semiconductor integrated circuit and manufacturing method | |
| JPH0417354A (ja) | 半導体集積回路の自動配置配線システム | |
| JP3198999B2 (ja) | スキャンパス回路のクロックツリー形成方法 | |
| JP3008849B2 (ja) | 半導体集積回路の設計方法および装置 | |
| JPH0384951A (ja) | 集積回路のレイアウト設計方法 | |
| JP3017038B2 (ja) | 半導体集積回路の設計方式 | |
| JPH04148376A (ja) | 印刷回路の階層的配置処理方式 | |
| JP2001034647A (ja) | クロック分配回路、クロック分配回路の設計方法及び半導体集積回路 | |
| JPH02140952A (ja) | 集積回路の電源配線方法 | |
| JPH1092939A (ja) | 半導体集積回路の自動配置配線方法 | |
| JPH0877227A (ja) | スタンダードセル方式のレイアウト手法 | |
| JP3230234B2 (ja) | 半導体集積回路の遅延調整方法、遅延調整用回路ブロックおよび記録媒体。 | |
| JP2953384B2 (ja) | 半導体集積回路のクロックツリー形成方法 | |
| EP1296254A2 (en) | Method and apparatus for facilitating circuit design | |
| JP2001291772A (ja) | 集積回路のための自動レイアウト方法および装置 | |
| JP2933584B2 (ja) | 半導体集積回路装置及びマクロ端子クランプ処理方法 | |
| JP2786017B2 (ja) | 半導体集積回路の製造方法 | |
| JPH10340959A (ja) | レイアウト方法 | |
| JPH04134922A (ja) | 半導体集積回路 | |
| JPH06151594A (ja) | 半導体集積回路チップの自動配線設計方法 | |
| JPH04333261A (ja) | 自動配置配線処理方法 | |
| JPH04255074A (ja) | 半導体集積回路の自動配置配線システム | |
| JPS62279657A (ja) | 大規模ゲ−トアレイ |