JP2001034647A - クロック分配回路、クロック分配回路の設計方法及び半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 半導体集積回路の設計ＴＡＴを短縮すると共
にクロックスキューの改善を精度良く行うことが可能な
クロック分配回路の設計方法を提供すること。 【解決手段】 クロック発生回路１から同期クロック信
号ラインを複数の論理ブロックに対してツリー状に配し
たバッファ５，６を介して同一のタイミングにて供給す
るクロック分配回路の設計する際、バッファ６として、
第１バッファ６ａと第２バッファ６ｂとを直列に接続し
た構成を用いて、標準的なクロック分配回路を作製し、
その後、各クロック信号ラインＡ〜Ｃの伝搬遅延時間が
等しくなるように第１バッファ６ａ又は第２バッファ６
ｂの位置を変更する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック分配回
路、クロック分配方法及び半導体集積回路に関する。

【０００２】

【従来の技術】デジタル集積回路に分類される集積回路
の総称である論理ＬＳＩの設計フローでは、仕様設計→
機能設計→論理設計→回路設計→レイアウト設計の順序
で各設計工程が行われる。

【０００３】仕様設計では、論理ＬＳＩの具体的な用
途，価格，目標性能，内蔵機能，従来品種との互換性と
いった要素について実現可能性を吟味し、要素間の整合
性を考慮しつつ外部仕様としてまとめる。

【０００４】機能設計では、まず、データの流れと制御
の考え方を主要ハードウェアと共に表現した機能ブロッ
ク図を作成し、次に、機能ブロック図に基づいてハード
ウェア記述言語を用いて全機能を詳細に記述した詳細機
能記述を作成し、続いて、詳細機能記述を機能シミュレ
ータにかけて機能検証を行う。

【０００５】論理設計では、機能ブロック図および詳細
機能記述を具体的なハードウェアに変換してロジック図
（ネットリスト）を作成する。

【０００６】レイアウト設計では、まず、ネットリスト
に表現された論理をパターン設計が可能なレベルまで具
体化する回路設計を行って回路図を作成し、次に、回路
図に基づいてパターン設計を行ってパターン図を作成
し、続いて、パターン図に基づいて、回路図を構成する
各素子や素子間を接続する配線を半導体基板上に具体化
するためのマスクを作成する。

【０００７】以上の設計フローで半導体基板上に作成さ
れた実際の論理ＬＳＩでは、配線抵抗，配線容量，負荷
容量などによって配線遅延が生じ、これら配線遅延によ
ってクロック遅延が発生する。例えば、関連する複数の
フリップフロップに入力されるクロックに伝搬時間差
（クロックスキュー）が発生し、この伝搬時間差が許容
量を超えると、各フリップフロップの正常な同期動作が
阻害されて、データホールド違反が起こるおそれがあ
る。

【０００８】このように、クロックスキューが過度に発
生すると、論理回路のクロック同期動作が阻害されるタ
イミング違反が起こり、機能設計で作成した詳細機能記
述を満足しなくなるために、仕様設計で作成した外部仕
様を実現できなくなる。特に、ＬＳＩの微細化が進むに
つれて、配線遅延が大きくなり、このようなタイミング
違反が頻繁に発生する可能性がある。

【０００９】そこで、従来の半導体集積回路のＣＡＤを
用いたレイアウト手法においては、複数の論理ブロック
に対し同期クロック信号を同一タイミングにて供給する
場合、図８に示すように、クロック発生回路５１から各
論理ブロック５２〜５５へのクロックライン上に、単一
タイプのバッファ５６〜６２をツリー状に配置し、クロ
ック発生回路５１と各バッファ間の配線長を等しくする
ことで、各論理ブロック５２〜５５へのクロック信号の
伝搬遅延差（クロックスキュー）を少なくする方法（ク
ロックツリーシンセシス）が取られている。

【００１０】このような方式においては、ＣＡＤのライ
ブラリのデータに基づいた遅延値、あるいは遅延パラメ
ータ値を使用して遅延の見積もりを行い、クロック信号
の元であるクロック発生回路５１の出力端子から、各論
理ブロック５２〜５５のクロック入力端子までの遅延差
つまりクロックスキューが小さくなるように調整する。

【００１１】しかしながら、実際の遅延はＬＳＩを製造
する場合の各種条件等により、ばらつきを生じる。この
ばらつきを考慮した場合、単にライブラリの値のみに基
づいて調整を行った場合、物理的にばらつきが大きい部
分ではレイアウト時の計算よりも遅延のずれが大きくな
り、計算値に対し無視できないクロックスキューとなる
場合がある。

【００１２】このばらつきは、レイアウト用のＣＡＤで
は一般に考慮不可能なものであるため、レイアウト用の
ＣＡＤに対するマージンとして扱われている。従って、
このマージンはレイアウトＣＡＤでは調整できないもの
となり、このマージンを一律に考慮することにより、物
理的なばらつきが小さい回路部分に関しても、必要以上
のマージンを考慮する必要があり、結果としてクロック
スキュー調整の精度を悪くし、回路設計に必要以上の制
約を課すことになるという問題があった。

【００１３】このような問題を解決する手法として、例
えば、特開平１０−１１４９４号公報には、クロック発
生回路から前記論理ブロック間へのツリー経路の遅延時
間を算出し、ツリー上のバッファを入力論理しきい値の
異なる複数のバッファから選択的に置換し、各ツリーの
伝搬遅延時間が同一となるように調整することが記載さ
れている。

【００１４】

【発明が解決しようとする課題】製造プロセスに起因し
て、ツリー上のバッファの特性に変動が生じることは往
々にして考えられ、この場合、バッファが１種類である
と変動量も等しいために実質的に問題は生じないが、従
来例のように、ツリー毎に異なる種類のバッファが存在
すると、各バッファ毎に特性の変動量にばらつきが生
じ、その結果新たに伝搬遅延時間差が生じる問題があ
る。

【００１５】本発明は上記問題点を解決するためになさ
れたものであって、その第１の目的は、半導体集積回路
のクロックスキュー調整精度の高いクロック分配回路及
び分配方法を提供することにある。

【００１６】また、本発明の第２の目的は、タイミング
違反を防止することのできる半導体集積回路を提供する
ことにある。

【００１７】

【課題を解決するための手段】本発明の第１の局面にお
けるクロック分配回路は、クロック発生回路からクロッ
ク信号ラインを複数の論理ブロックに対してツリー状に
配したバッファを介して供給するクロック分配回路にお
いて、前記バッファを、第１バッファと第２バッファと
を直列に接続することにより構成し、各クロック信号ラ
インの伝搬遅延時間が等しくなるように前記第１バッフ
ァ及び第２バッファの少なくとも一方の位置を設定した
ことをその要旨とする。

【００１８】本発明の第２の局面におけるクロック分配
回路は、クロック発生回路から同期クロック信号ライン
を複数の論理ブロックに対してツリー状に配したバッフ
ァを介して同一のタイミングにて供給するクロック分配
回路において、前記バッファを、第１バッファと第２バ
ッファとを直列に接続することにより構成し、各クロッ
ク信号ラインの伝搬遅延時間が等しくなるように前記第
１バッファ及び第２バッファの少なくとも一方の位置を
設定することをその要旨とする。

【００１９】すなわち、各クロック信号ラインには同じ
タイプのバッファを使用しているので、製造プロセスに
起因して特性が変動しても問題が発生しにくい。

【００２０】しかも、ラインにおける修正個所には、少
なくとも第１バッファ又は第２バッファが存在している
ので、バッファ間又はバッファと論理ブロックとの間の
距離が過度に長くならず、クロック信号の波形なまりが
抑制される。

【００２１】この場合において、クロック信号ラインの
配線遅延時間を長くするために、前記クロック信号ライ
ンの総ライン長が増加するように、前記第１バッファ及
び第２バッファの少なくとも一方を配置する。ライン長
が増加した箇所には、第１バッファ及び第２バッファの
少なくとも一方が存在しているので、ライン長が増加し
たにもかかわらず、バッファ間又はバッファと論理ブロ
ックとの間の距離が過度に長くならず、クロック信号の
波形なまりが抑制される。

【００２２】また、クロック信号ラインの配線遅延時間
を短くするために、前記クロック信号ラインの総ライン
長が減少するように、前記第１バッファ及び第２バッフ
ァの少なくとも一方を配置する。

【００２３】また、前記クロック信号ラインの総ライン
長を変えずに、前記第１のバッファ及び第２のバッファ
の一方を、他方とは反対側にずらす。

【００２４】こうすることで、クロック信号の波形なま
りが抑制されて、配線遅延時間を短くすることができ
る。

【００２５】また、本発明のクロック分配回路の設計方
法は、クロック発生回路から同期クロック信号ラインを
複数の論理ブロックに対してツリー状に配したバッファ
を介して同一のタイミングにて供給するクロック分配回
路の設計方法において、前記バッファとして、第１バッ
ファと第２バッファとを直列に接続した構成を用いて、
標準的なクロック分配回路を作製し、その後、各クロッ
ク信号ラインの伝搬遅延時間が等しくなるように前記第
１バッファ及び第２バッファの少なくとも一方の位置を
変更することをその要旨とする。

【００２６】すなわち、各同期クロック信号ラインには
同じタイプのバッファを使用することになり、製造プロ
セスに起因して特性が変動しても問題が発生しにくい。

【００２７】しかも、バッファを、第１バッファと第２
バッファとの直列構造として標準的なクロック分配回路
を作製し、その後、第１バッファ又は第２バッファの位
置を変更することにより、各クロック信号ラインの伝搬
遅延時間が等しくなるよう調整するので、ラインにおけ
る修正個所には、少なくとも第１バッファ又は第２バッ
ファが存在することになり、バッファ間又はバッファと
論理ブロックとの間の距離が過度に長くならず、クロッ
ク信号の波形なまりが抑制される。

【００２８】この場合、前記クロック信号ラインの総ラ
イン長が増加するように、前記第１バッファ及び第２バ
ッファの少なくとも一方を配置する。こうすることで、
クロック信号ラインの配線遅延時間を長くすることがで
きる。また、ライン長が増加した箇所に第１バッファ及
び第２バッファの少なくとも一方が存在することになる
ので、ライン長が増加したにもかかわらず、バッファ間
又はバッファと論理ブロックとの間の距離が過度に長く
ならず、クロック信号の波形なまりが抑制される。

【００２９】また、前記クロック信号ラインの総ライン
長が減少するように、前記第１バッファ及び第２バッフ
ァの少なくとも一方を配置する。こうすることで、クロ
ック信号ラインの配線遅延時間を短くすることができ
る。

【００３０】また、前記クロック信号ラインの総ライン
長を変えずに、前記第１のバッファ及び第２のバッファ
の一方を、他方とは反対側にずらす。こうすることで、
クロック信号の波形なまりが抑制されて、配線遅延時間
を短くすることができる。

【００３１】また、本発明の半導体集積回路は、一方の
論理ブロックから他方の論理ブロックへのデータ伝送ラ
イン上に、第１バッファと第２バッファとを直列に介挿
し、前記一方の論理ブロックと他方の論理ブロックとの
間のタイミング違反が解消するように前記第１バッファ
及び第２バッファの少なくとも一方の位置を設定したこ
とをその要旨とする。このように、ラインにおける修正
個所には、少なくとも第１バッファ又は第２バッファが
存在しているので、第１又は第２バッファと論理ブロッ
クとの間の距離が過度に長くならず、データ信号の波形
なまりが抑制される。

【００３２】この場合において、データ伝送ラインの配
線遅延時間を長くするために、前記データ伝送ラインの
総ライン長が増加するように、前記第１バッファ及び第
２バッファの少なくとも一方を配置する。ライン長が増
加した箇所には、第１バッファ及び第２バッファの少な
くとも一方が存在しているので、ライン長が増加したに
もかかわらず、第１又は第２バッファと論理ブロックと
の間の距離が過度に長くならず、データ信号の波形なま
りが抑制される。

【００３３】また、前記データ伝送ラインの総ライン長
が減少するように、前記第１バッファ及び第２バッファ
の少なくとも一方を配置する。

【００３４】また、前記データ伝送ラインの総ライン長
を変えずに、前記第１のバッファ及び第２のバッファの
一方を、他方とは反対側にずらす。

【００３５】こうすることで、データ信号の波形なまり
が抑制されて、配線遅延時間を短くすることができる。

【００３６】

【発明の実施の形態】（第１実施形態）本第１実施形態
における半導体集積回路のクロック分配回路の設計方法
を、図１に示すフローチャート及び図２〜図５に示すク
ロック分配回路に従って説明する。

【００３７】本第１実施形態の論理ＬＳＩの設計フロー
においても、従来と同様に、仕様設計→機能設計→論理
設計→レイアウト設計の順序で各設計工程を行う。そし
て、レイアウト設計において、以下のとおり、クロック
分配回路の作製及びクロックスキューの改善を行う。

【００３８】まず、Ｓ１００において、クロックツリー
シンセシスにより、図２に示すとおり、クロック発生回
路１から、論理ブロックとしてのＤ型フリップフロップ
（以下、ＤＦＦという）２，３，４へツリー状にバッフ
ァ５，６を介して同期クロック信号が分配されている標
準的なクロック分配回路を設計する。尚、バッファ５は
各クロック信号ラインに共通のバッファであり、バッフ
ァ６は各クロック信号ライン毎に独立して設けられたバ
ッファである。

【００３９】本第１実施形態の特徴として、バッファ６
は、第１バッファ６ａと第２バッファ６ｂとを直列に接
続した２段に構成されている。但し、第１バッファ６ａ
と第２バッファ６ｂとは同一構造のものを用いる。

【００４０】次に、Ｓ２００において、各バッファ５，
６の遅延ライブラリを参照して回路シミュレータ等によ
り、クロック発生回路１からＤＦＦ２，３，４に至るク
ロック信号ラインＡ，Ｂ，Ｃのそれぞれの伝搬遅延時間
を測定する。

【００４１】Ｓ３００において、それぞれの伝搬遅延時
間を比較し、クロックスキューが許容範囲か否かを判定
することにより、クロックスキューの改善を必要とする
クロック信号ラインを特定する。ここで、クロックスキ
ューの改善を必要とするケースとしては、 （１）クロック信号ラインＡの伝搬遅延時間が、他の２
つのラインＢ，Ｃに比べて短い場合。

【００４２】（２）クロック信号ラインＡの伝搬遅延時
間が、他の２つのラインＢ，Ｃに比べて長い場合。

【００４３】（３）クロック信号ラインＢの伝搬遅延時
間に比べて、クロック信号ラインＡの伝搬遅延時間が短
く、クロック信号ラインＣの伝搬遅延時間が長い場合
（クロック信号ラインＡの伝搬遅延時間に比べて、クロ
ック信号ラインＢの伝搬遅延時間が長く、クロック信号
ラインＣの伝搬遅延時間が更に長い場合） Ｓ４００においては、上記（１）（２）（３）のそれぞ
れのケースに応じて、以下の修正作業を行う。

【００４４】（１）クロック信号ラインＡの伝搬遅延時
間が、他の２つのラインＢ，Ｃに比べて短い場合（図３
（ａ））。

【００４５】この場合、クロック信号ラインＡの総配線
長が他のクロック信号ラインに比べて短く、配線負荷が
小さいことが考えられるので、図３（ｂ）に示すとお
り、クロック信号ラインＡの第２バッファ６ｂの位置を
ずらせて、クロック信号ラインＡのライン長を延長させ
ることにより、配線負荷を大きくして、伝搬遅延時間を
増加させる。

【００４６】この時、第２バッファ６ｂを設けずに、単
にライン部分のみを延長して配線負荷を大きくすること
も考えられるが、この場合、ライン部分が過度に長くな
って、クロック信号に波形なまりが生じる。

【００４７】クロック信号に波形なまりが発生すると、
ノイズの原因となる上に、予想以上に遅延時間が増加す
ることになり、期待したクロックスキューの改善ができ
ない問題が生じる。

【００４８】一方、本第１実施形態にあっては、ライン
の延長部分に第２バッファ６ｂが存在することで、ライ
ン長が増加したにもかかわらず、バッファ間又はバッフ
ァと論理ブロックとの間の距離が過度に長くならず、ク
ロック信号の波形なまりが抑制されるので、このような
不具合は生じることが無い。

【００４９】尚、バッファ５とバッファ６との間が短い
場合は、第１バッファ６ａの位置をずらせて、この部分
のライン長を延長しても良く、また、第１バッファ６ａ
と第２バッファ６ｂの双方の位置をずらせて、それぞれ
の部分のライン長を延長するようにしても良い。

【００５０】（２）クロック信号ラインＡの伝搬遅延時
間が、他の２つのラインＢ，Ｃに比べて長い場合（図４
（ａ））。

【００５１】この場合、クロック信号ラインＡにおい
て、バッファ５から第１バッファ６ａに至る配線長が長
く配線負荷が大きいために、伝達されるクロック信号の
波形になまりが生じて遅延時間が大きくなっているの
で、図４（ｂ）に示すとおり、クロック信号ラインＡの
ライン長は変えずに、第１バッファ６ａをラインに沿っ
てバッファ５の方向にずらすことにより、第１バッファ
６ａをバッファ５に近づける。その結果、バッファ５と
第１バッファ６ａとの間の配線長が短くなりこの部分の
配線負荷が小さくなるので、クロック信号の波形なまり
が改善され、伝搬遅延時間が減少する。尚、第１バッフ
ァ６ａをバッファ５に近づけた結果、第１バッファ６ａ
と第２バッファ６ｂとの間の距離が増加してこの部分の
配線負荷が増えるので、この部分の配線負荷を過度に増
大させてしまわない範囲で移動させる必要がある。

【００５２】この場合において、第２バッファ６ｂとＤ
ＦＦ２との間の配線長が長くて問題となっている場合
は、第２バッファ６ｂをＤＦＦ２に近づけるようにして
も良い。

【００５３】（３）クロック信号ラインＢの伝搬遅延時
間に比べて、クロック信号ラインＡの伝搬遅延時間が短
く、クロック信号ラインＣの伝搬遅延時間が長い場合
（図５（ａ））。

【００５４】クロック信号ラインＢを基準とした場合
は、図５（ｂ）に示すとおり、クロック信号ラインＡに
対し、上記（１）の処置を施し、クロック信号ラインＣ
に対し、上記（２）の処置を施す。

【００５５】また、クロック信号ラインＣを基準とした
場合は、図６（ｃ）に示すとおり、クロック信号ライン
Ａ，Ｂに対し、上記（１）の処置を施すが、クロック信
号ラインＡの方がクロック信号ラインＢに比べて伝搬遅
延時間が短いので、クロック信号ラインＡのライン長の
延長距離を、クロック信号ラインＢに比べて大きくす
る。

【００５６】また、クロック信号ラインＡを基準とした
場合は、図６（ｄ）に示すとおり、クロック信号ライン
Ｂ，Ｃに対し、上記（２）の処置を施すが、クロック信
号ラインＣの方がクロック信号ラインＢに比べて伝搬遅
延時間が長いので、バッファ５に対し、クロック信号ラ
インＣの第１バッファ６ａを、クロック信号ラインＢの
第１バッファ６ａに比べてより近づける。但し、この場
合、第１バッファ６ａと第２バッファ６ｂとの距離を開
けすぎて、この部分の配線負荷を過度に増大させてしま
うことの無いように注意する必要がある。

【００５７】そして、クロックスキューを修正した後、
再びＳ３００の判定を行い、クロックスキューが許容範
囲内になるまで、Ｓ４００の修正作業を繰り返す。

【００５８】以上のとおり、本第１実施形態にあって
は、以下のとおりの作用効果を奏する。

【００５９】（イ）クロックスキューを改善するため
に、クロック分配回路を一から繰り返し設計し直す必要
が無いので、設計ＴＡＴを短縮することができる。

【００６０】（ロ）バッファ６ａ，６ｂはどのクロック
信号ラインに対しても同じものである。したがって、製
造プロセスに起因してバッファ６ａ，６ｂの特性に変動
が生じても、各バッファ６ａ，６ｂは一律に同じように
変動するので、この変動に起因して新たなクロックスキ
ュー問題が発生する心配が無い。

【００６１】（ハ）各クロック信号ラインＡ，Ｂ，Ｃに
共通のバッファ５は、バッファ６ａ，６ｂとは異なり、
１個のバッファから成る構成としているので、不必要な
バッファを削除して、省面積化を図ることができる。 （第２実施形態）本発明を具体化した第２実施形態を図
７に基づいて説明する。

【００６２】本第２実施形態では、第１実施形態の技術
的思想を論理ブロック間のタイミング違反の解消に適用
する。

【００６３】半導体基板上に作成された実際の論理ＬＳ
Ｉにおいて、フリップフロップ等、クロックに応じて動
作する回路は、セットアップタイム及びホールドタイム
が満足していないと正しく動作することができない。セ
ットアップタイムとは、一般に、クロック端子に供給さ
れるクロック信号のトリガエッジの時点から前に信号レ
ベルが変化しない時間が、このセットアップタイムより
短ければ、動作が保証されないことを意味する時間であ
り、ホールドタイムとは、一般に、クロック端子に供給
されるクロック信号のトリガエッジの時点から後に信号
レベルが変化しない時間が、このホールドタイムより短
ければ、動作が保証されないことを意味する時間であ
る。

【００６４】したがって、論理ＬＳＩにおいて、配線抵
抗，配線容量，負荷容量などによって配線遅延が生じ、
また、信号が論理ゲートを通過する際にも遅延が生じ、
これら配線遅延や論理ゲートによる遅延によってデータ
遅延やクロック遅延が発生すると、各フリップフロップ
の正常な同期動作が阻害されて、セットアップ違反やデ
ータホールド違反等のタイミング違反が起こるおそれが
ある。

【００６５】このように、データ遅延やクロック遅延や
論理ゲートによる遅延が過度に発生すると、論理回路の
クロック同期動作が阻害されるタイミング違反が起こ
り、機能設計で作成した詳細機能記述を満足しなくなる
ために、仕様設計で作成した外部仕様を実現できなくな
る。

【００６６】そこで、本第２実施形態では、図７（ａ）
に示す通り、論理設計において、互いに接続された論理
ブロックとしてのＤＦＦ１０，１１間のデータ伝送経路
上に、第１バッファ６ａと第２バッファ６ｂとを直列に
接続した２段構成のバッファ６を設けておく。

【００６７】そして、レイアウト後に実際に生じるであ
ろう配線遅延を予測し、その配線遅延に基づいてタイミ
ング解析を行うことにより、データホールド違反やセッ
トアップ違反を起こすと予測される箇所を探し出す。

【００６８】そして、データホールド違反が生じる個所
には、図７（ｂ）に示すとおり、第２バッファ６ｂの位
置をずらせて、データ伝送ラインＡのライン長を延長さ
せることにより、配線負荷を大きくして、伝搬遅延時間
を増加させる。尚、この場合、第１バッファ６ａをずら
せても良い。

【００６９】また、セットアップ違反が生じる個所に
は、図７（ｃ）に示すとおり、データ伝送ラインＡのラ
イン長は変えずに、第１バッファ６ａをラインに沿って
ＤＦＦ１０の方向にずらすことにより、第１バッファ６
ａをＤＦＦ１０に近づける。その結果、ＤＦＦ１０と第
１バッファ６ａとの間の配線長が短くなりこの部分の配
線負荷が小さくなるので、データ信号の波形なまりが改
善され、伝搬遅延時間が減少する。尚、この場合、第２
バッファ６ｂをずらせても良い。

【００７０】本発明は上記各実施形態に限定されるもの
ではなく、以下のように変更してもよく、その場合で
も、上記実施形態と同様の作用および効果を得ることが
できる。

【００７１】ＤＦＦ２，３，４，１０，１１などのフ
リップフロップに限らず、例えば、ラッチ回路のよう
に、同期クロックで動作する回路を論理ブロックとして
用いても良い。

【００７２】クロック信号ラインＡ，Ｂ，Ｃに共通の
バッファ５として、バッファ６を用いる。

【００７３】図３（ｂ）、図５（ｂ）、図６（ｃ）、
図７（ｂ）、においては、ラインの延長経路上に第１バ
ッファ６ａ又は第２バッファ６ｂの一方のみを配置させ
ているが、ラインの延長経路上に第１バッファ６ａ及び
第２バッファ６ｂの双方を配置させる（すなわち、第１
バッファ６ａ及び第２バッファ６ｂの双方の位置をずら
す）。

【００７４】図２に示す標準クロック分配回路の作製
時において、各クロック信号ラインを図３（ｂ）のクロ
ック信号ラインＡのように予めラインを屈曲させてお
き、クロックの伝搬遅延時間を短くする場合に、屈曲し
た部分を図２のクロック信号ラインのように直線状に戻
す（ライン長を短くする）。

【００７５】図７に示す回路の作製時において、当
初、図７（ｂ）のように予めデータ伝送ラインを屈曲さ
せておき、データの伝搬遅延時間を短くする場合に、屈
曲した部分を図７（ａ）のデータ伝送ラインのように直
線状に戻す（ライン長を短くする）。

【００７６】

【発明の効果】本発明によれば、半導体集積回路のクロ
ックスキューの改善精度が高いクロック分配回路を提供
することができる。

【００７７】また、本発明によれば、半導体集積回路の
設計ＴＡＴを短縮すると共にクロックスキューの改善を
精度良く行うことが可能なクロック分配回路の設計方法
を提供することができる。

【００７８】また、本発明によれば、タイミング違反が
効率的に解消された半導体集積回路を提供することがで
きる。

【図面の簡単な説明】

【図１】本発明を具体化した第１実施形態におけるクロ
ック分配回路の設計方法を示すフローチャートである。

【図２】本第１実施形態における標準的なクロック分配
回路図である。

【図３】本第１実施形態におけるクロック分配回路図を
示し、同図（ａ）は標準回路図、同図（ｂ）はクロック
スキュー改善後の回路図である。

【図４】本第１実施形態におけるクロック分配回路図を
示し、同図（ａ）は標準回路図、同図（ｂ）はクロック
スキュー改善後の回路図である。

【図５】本第１実施形態におけるクロック分配回路図を
示し、同図（ａ）は標準回路図、同図（ｂ）はクロック
スキュー改善後の回路図である。

【図６】本第１実施形態におけるクロック分配回路図を
示し、同図（ｃ）（ｄ）は図５（ａ）のクロックスキュ
ー改善後の回路図である。

【図７】本発明を具体化した第２実施形態における回路
図を示し、同図（ａ）は標準回路図、同図（ｂ）（ｃ）
はタイミング違反解消後の回路図である。

【図８】従来例における標準的なクロック分配回路図で
ある。

【符号の説明】

１ クロック分配回路 ２〜４，１０，１１ ＤＦＦ ５，６ バッファ ６ａ 第１バッファ ６ｂ 第２バッファ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B046 AA08 BA05 BA06 JA02 5B079 CC02 CC04 CC14 DD08 DD12 DD13 5F038 CA17 CD06 CD08 CD09 CD12 CD13 DF01 EZ09 EZ10 EZ20 5F064 BB01 DD03 EE42 EE43 EE47 EE54 HH06 HH09

Claims (13)

【特許請求の範囲】
1. 【請求項１】 クロック発生回路からクロック信号ライ
   ンを複数の論理ブロックに対してツリー状に配したバッ
   ファを介して供給するクロック分配回路において、前記
   バッファを、第１バッファと第２バッファとを直列に接
   続することにより構成し、各クロック信号ラインの伝搬
   遅延時間が等しくなるように前記第１バッファ及び第２
   バッファの少なくとも一方の位置を設定したことを特徴
   としたクロック分配回路。
2. 【請求項２】 クロック発生回路から同期クロック信号
   ラインを複数の論理ブロックに対してツリー状に配した
   バッファを介して同一のタイミングにて供給するクロッ
   ク分配回路において、前記バッファを、第１バッファと
   第２バッファとを直列に接続することにより構成し、各
   クロック信号ラインの伝搬遅延時間が等しくなるように
   前記第１バッファ及び第２バッファの少なくとも一方の
   位置を設定したことを特徴としたクロック分配回路。
3. 【請求項３】 前記クロック信号ラインの総ライン長が
   増加するように、前記第１バッファ及び第２バッファの
   少なくとも一方を配置したことを特徴とする請求項１又
   は２に記載のクロック分配回路。
4. 【請求項４】 前記クロック信号ラインの総ライン長が
   減少するように、前記第１バッファ及び第２バッファの
   少なくとも一方を配置したことを特徴とする請求項１又
   は２に記載のクロック分配回路。
5. 【請求項５】 前記クロック信号ラインの総ライン長を
   変えずに、前記第１のバッファ及び第２のバッファの一
   方を、他方とは反対側にずらしたことを特徴とする請求
   項１又は２に記載のクロック分配回路。
6. 【請求項６】 クロック発生回路から同期クロック信号
   ラインを複数の論理ブロックに対してツリー状に配した
   バッファを介して同一のタイミングにて供給するクロッ
   ク分配回路の設計方法において、前記バッファとして、
   第１バッファと第２バッファとを直列に接続した構成を
   用いて、標準的なクロック分配回路を作製し、その後、
   各クロック信号ラインの伝搬遅延時間が等しくなるよう
   に前記第１バッファ及び第２バッファの少なくとも一方
   の位置を変更することを特徴としたクロック分配回路の
   設計方法。
7. 【請求項７】 前記クロック信号ラインの総ライン長が
   増加するように、前記第１バッファ及び第２バッファの
   少なくとも一方の位置をずらすことを特徴とした請求項
   ６に記載のクロック分配回路の設計方法。
8. 【請求項８】 前記クロック信号ラインの総ライン長が
   減少するように、前記第１バッファ及び第２バッファの
   少なくとも一方の位置をずらすことを特徴とした請求項
   ６に記載のクロック分配回路の設計方法。
9. 【請求項９】 前記クロック信号ラインの総ライン長を
   変えずに、前記第１のバッファ及び第２のバッファの一
   方を、他方とは反対側にずらすことを特徴とした請求項
   ６に記載のクロック分配回路の設計方法。
10. 【請求項１０】 一方の論理ブロックから他方の論理ブ
    ロックへのデータ伝送ライン上に、第１バッファと第２
    バッファとを直列に介挿し、前記一方の論理ブロックと
    他方の論理ブロックとの間のタイミング違反が解消する
    ように前記第１バッファ及び第２バッファの少なくとも
    一方の位置を設定したことを特徴とする半導体集積回
    路。
11. 【請求項１１】 前記データ伝送ラインの総ライン長が
    増加するように、前記第１バッファ及び第２バッファの
    少なくとも一方を配置したことを特徴とする請求項１０
    に記載の半導体集積回路。
12. 【請求項１２】 前記データ伝送ラインの総ライン長が
    減少するように、前記第１バッファ及び第２バッファの
    少なくとも一方を配置したことを特徴とする請求項１０
    に記載のクロック分配回路。
13. 【請求項１３】 前記データ伝送ラインの総ライン長を
    変えずに、前記第１のバッファ及び第２のバッファの一
    方を、他方とは反対側にずらしたことを特徴とする請求
    項１０に記載の半導体集積回路。