JP3017038B2 - 半導体集積回路の設計方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に関
し、特に半導体集積回路のレイアウト方式に関する。

【０００２】

【従来の技術】従来の半導体集積回路チップのレイアウ
トの処理フローを図２を参照して以下に説明する。

【０００３】図２を参照して、従来のレイアウト方式に
おいては、まずチップの外周部に配置する入出力バッフ
ァのブロックを除き、内部回路のみについてＣＡＤシス
テム等により自動配置ならびに配線を行なう（ステップ
201）。内部回路相互間がそれぞれ適当に配置ならびに
配線された状態で一のブロックとなる。この一ブロック
を「内部ブロック」という。また、入出力バッファが配
置される範囲を「外周ブロック」という。なお、ステッ
プ200は半導体集積回路のレイアウト工程の前段の工程
を表わしている。

【０００４】内部ブロックが完了した後に、内部ブロッ
クの端子とこの端子に対応する外周ブロック内の入出力
バッファの端子間の配線を、所定のＣＡＤシステム等に
より行なう（ステップ202）。

【０００５】ところで、外周ブロックに配置する入出力
バッファの種類（例えば入力バッファ、出力バッファ、
双方向バッファ等）及び配置場所は、集積回路に要求さ
れる仕様から予め決められていることが多い。この場
合、ＣＡＤシステムでは内部ブロックと外部ブロックと
の間の配線のみを主として行なう。

【０００６】このように、集積回路全体を通じての配置
と配線とが完了した時点で、出来上がった集積回路が当
初の電気的仕様を満たすか否かを検証するためにシミュ
レーションを行なう（ステップ203）。

【０００７】シミュレーションは主として交流特性に対
して行なわれ、センスアンプ、ホールド、遅延時間等を
シミュレートした結果を判定し（ステップ204）、予め
定めた特性を満たさない場合には、図に示すようにステ
ップ201に戻り、先に行なった内部回路の配置及び配線
をやり直し、もしくは外周ブロック上の入出力バッファ
の配置の移動を行なった後前述の一連の作業を行ない、
再度シミュレーションにより交流特性等を確認する。以
降、所望の特性を満たすまでこの作業を繰り返す。

【０００８】

【発明が解決しようとする課題】前記従来のレイアウト
方式では、必要な特性が１回目のレイアウトで達成出来
るとは限らず、数回にわたり内部回路の再配置、再配
線、外周ブロック上の入出力バッファの配置移動等の工
程を繰り返すことが多く、このため開発期間が長くな
る。また、近時集積回路に要求される特性が厳しくな
り、このため開発期間が長期化する傾向に有る。

【０００９】ところで、特性を満足しない項目の中で特
に大きな問題とされている項目として、入出力バッファ
の遅延時間の差（スキュー）が均一でないために、一の
集積回路とこれと信号を送受信する別の集積回路との間
でインタフェースに支障を来すという問題がある。

【００１０】このような問題に対して、例えば特開平１
−２２０５２２号公報にはそれぞれ異なる遅延量をもつ
複数の遅延マクロを備え、これらの異なる遅延量の少な
くとも一を選択して内部マクロの出力端と出力バッファ
の入力端との間に接続し、内部マクロの出力信号に所定
の遅延量を与えて出力バッファ回路に入力する遅延回路
を備え、各バッファ毎に遅延時間の調整を図る方法が提
案されている。また特開平４−１３４９２２号公報に
は、外部素子等を必要とせずに最小遅延時間違反対策を
容易に行なうことのできる半導体集積回路を提供するこ
とを目的として、配線に応じて異なる段数で直列に接続
された複数のバッファゲートを格納した遅延時間調整用
セルを用いて、遅延時間違反パスの遅延時間を調整する
ことを特徴とする半導体集積回路の設計方式が提案され
ており、遅延時間調整用セルは予めチップ内に所定のパ
ターンに従って複数配置される。

【００１１】しかしながら、前記両公報に記載の方法に
おいては、確かに各バッファ間の遅延時間の調整は可能
になるが、各バッファ毎に任意の遅延量の調整を可能に
するために複数の遅延マクロ、遅延調整用の遅延回路、
遅延パス、遅延パスの切り替え端子、パス選択用マルチ
プレクサ等の制御用回路が必要となり、バッファ面積が
増大する。

【００１２】すなわち、遅延の調整が不要なバッファが
有っても使用しない遅延調整用の回路がそのままバッフ
ァに含まれており、チップ面積が増大する。

【００１３】また、このことは、各バッファ毎に遅延量
を調整する回路を用意せずに共通の遅延調整用回路を複
数のバッファ間で利用する場合であっても、用意した回
路の全てを利用することは出来ず（どのような場合でも
対応可能なように冗長回路を用意せざるを得ない）、余
分な未使用回路の発生を避けることが出来ない。このた
め、いずれにしてもチップ面積が増大することを避ける
ことが出来なかった。

【００１４】従って本発明は前記問題点を解消し、半導
体集積回路チップのレイアウトに際して開発期間の短縮
とチップ面積の小型化を達成する半導体集積回路のレイ
アウト方式を提供することを目的とする。

【００１５】

【課題を解決するための手段】前記目的を達成するため
本発明は、半導体集積回路の入出力バッファを除く内部
回路の配置配線を行った後に前記内部回路について第１
の遅延特性解析を行い、前記第１の遅延特性解析の結果
に基づき予め登録された入出力バッファの中から最適な
遅延特性を有するバッファを選択し、前記内部回路と選
択された前記入出力バッファ間の配置配線を行い、この
配置配線された前記内部回路及び前記入出力バッファを
含む半導体集積回路について第２の遅延特性解析を行
い、前記第２の遅延特性解析の結果に基づき要求特性を
満たすか否かを検証する、ことを特徴とする半導体集積
回路の設計方式を提供する。

【００１６】本発明は、好ましい態様として、同一種に
ついて互いに異なる遅延時間を有する複数の入出力バッ
ファが予めマクロブロックとして登録され、配置配線工
程を２段階に分けて行い、第１段階目の配置配線工程に
おいて、入出力バッファを除く内部回路の自動配置配線
を行った後に該内部回路について第１の遅延シミュレー
ションを実行し、前記第１の遅延シミュレーションの結
果に基づき予め登録された前記複数の入出力バッファの
中から最適な遅延特性を有するバッファを選択し、第２
段階目の配置配線工程において、前記内部回路と選択さ
れた前記入出力バッファ間の自動配置配線を行い、前記
第２段階目の自動配置配線がなされた前記内部回路及び
前記入出力バッファを含む半導体集積回路について第２
の遅延シミュレーションを実行し、前記第２の遅延シミ
ュレーションの結果に基づき要求特性を満たすか否かを
検証する、ことを特徴とする。

【００１７】

【作用】本発明の原理・作用を以下に説明する。本発明
のレイアウト方式では、遅延量を少しずつ変えて設計し
たバッファを複数種類用意しておき、それぞれ専用マク
ロとしてバッファのブロックに登録しておく。そして、
チップのレイアウトを２段階に分けて行ない、第１段階
目のレイアウト完了後にレイアウト情報に基づいた遅延
量のシミュレーションを行なう。この遅延シミュレーシ
ョンの結果、遅延量の調整が必要な信号線には、それを
補正するための最適なバッファをバッファブロックとし
て登録してある専用マクロの中から選択する。

【００１８】そして、全ての集積回路の信号端子に接続
するバッファの種類を決定後、第２段階のレイアウトを
実施する。このレイアウトでは、バッファの配置および
バッファの配置された外周ブロックと内部ブロック間の
配線を実施する。

【００１９】この第２段階のレイアウトの完了後に、再
度バッファを含めた遅延シミュレーションを実施する。
以上、レイアウト方法によればバッファは全て遅延量が
最適化された専用マクロとして設計されるため、無駄な
遅延調整用回路は存在しない。さらに第１段階目の遅延
シミュレーションにより、すでに最適化したバッファを
選択済みであるため、第２段階目の遅延シミュレーショ
ンの結果では、不適合な状態が発生する確率は非常に低
くなる。このため、本発明によれば、従来例のようにチ
ップレイアウトが完成した時点で遅延シミュレーション
を行なう方法と比較して再レイアウトとなる確率は大幅
に低下すると共に、所望の遅延特性を保証するＬＳＩ
を、従来の方式と比べ、チップ面積をより縮小すると共
に開発期間の短縮を達成することができる。

【００２０】なお、本発明によるレイアウト方式では、
従来の方式に比べて内部回路の配置が完成した時点での
シミュレーションが増えるため、一旦処理時間が増大す
るようにみえるが、実際には、従来方式のレイアウトで
は１回で良好な結果が得られることが少なく、２〜３回
の再レイアウトに至ることもある。この場合、再レイア
ウトに長時間を費やし、開発期間が長大化することを考
慮すれば、本発明のレイアウト方法は開発期間の短縮に
大きな効果がある。

【００２１】

【実施例】図面を参照して、本発明の実施例を以下に説
明する。図１は本発明の一実施例に係るレイアウト方法
を説明する流れ図である。

【００２２】図１を参照して、内部ブロックのレイアウ
トを行なった段階（ステップ101）で、１回目の遅延シ
ミュレーションを行ない（ステップ102）、遅延シミュ
レーションの結果から特性上に問題が無いかどうかの確
認（判定）を行なう（ステップ103）。なお、ステップ1
00、109は、本実施例に係るレイアウト工程の前工程及
び後工程をそれぞれ示している。

【００２３】ステップ103の判定において、次工程にこ
のまま進めない程度の特性障害が発見された場合にはス
テップ101に戻り、内部ブロックのレイアウトをやり直
す。

【００２４】遅延シミュレーションの結果から特に障害
が検出されない場合、もしくは多少問題があっても次工
程のバッファ選択工程で吸収出来る程度ならば、遅延シ
ミュレーションの結果を基に、各信号線毎に最適なバッ
ファを割り当てる（ステップ104）。このバッファは、
同一種類のバッファに対して複数の互いに異なる遅延特
性を持たせたバッファとして、専用のマクロブロックと
してＣＡＤシステム内に予め登録されている。すなわ
ち、例えば出力バッファ毎に複数種類の遅延特性を持た
せたバッファを設計した後、これらのバッファをＣＡＤ
システム上に予め登録しておく。

【００２５】最適バッファの割り当てにおいては、遅延
シミュレーションの結果を基に遅延時間を各信号線間で
補正する目的（目的により、信号線間の遅延時間差を無
くす、又は逆に遅延時間差を保証する）で、これらのバ
ッファのうちその信号線に最適な遅延時間となるバッフ
ァを組み合わせることになる。

【００２６】本実施例においては、これらのバッファ
は、それぞれ特有の遅延時間を保有するように専用設計
されているため、前記特開平１−２２０５２２号公報あ
るいは特開平４−１３４９２２号公報に記載されたバッ
ファのように冗長回路を含まず、最適化した最小のレイ
アウト設計が可能とされており、このため最終的なチッ
プサイズを小型に出来る。

【００２７】そして、本実施例によれば、図１に示すよ
うに、バッファの割り付け工程（ステップ104）の後、
内部ブロックと外周ブロックのバッファの配置、配線を
行なって最終的なチップのレイアウトを行ない（ステッ
プ105）、その後、２回目の遅延シミュレーションを行
ない（ステップ106）、２回目の遅延シミュレーション
の結果に基づき最終的な仕様の確認を行なう（ステップ
107）。

【００２８】本実施例では、すでに１回目の遅延シミュ
レーション（ステップ102）にて基本的な特性確認を終
了しているため、この２回目の遅延シミュレーション
（ステップ106）では、大きな障害が検出されることは
まず無い。ステップ107の判定において、仮に多少の不
都合な点が検出された場合でも、修正箇所を決定した
（ステップ108）後、ステップ105に戻り、チップレイア
ウトの若干の修正により対処可能とされる。このため、
開発ＴＡＴ（Turn Around Time）の短縮が可能となる。

【００２９】本実施例に対して、図２に示す従来の方法
では、本実施例における第１回目のシミュレーション、
ならびにこの結果に基づくバッファの選択の工程を省略
しているため、チップレイアウト後のシミュレーション
で障害が検出された際の影響は大きく、しばしば戻り先
によっては大幅変更に至ることが多く、開発ＴＡＴが大
幅に増大することが多い。

【００３０】以上本発明を上記実施例に即して説明した
が、本発明は上記態様にのみ限定されるものでなく、本
発明の原理に準ずる各種態様を含む事は勿論である。

【００３１】

【発明の効果】以上説明したように本発明によれば、予
め複数の遅延特性を持つ専用のバッファをＣＡＤシステ
ムに登録しておき、まず内部ブロックのレイアウトを完
了した時点で遅延シミュレーションを行ない、遅延シミ
ュレーション結果に基づき各信号線に最適のバッファを
登録済バッファの中から選択し、その後、選択された最
適バッファを含む外周ブロックと内部ブロックの配置、
配線を行なうことにより所望の遅延特性を保証するＬＳ
Ｉの設計を可能とするもので、従来の方式と比べ、チッ
プ面積をより縮小すると共に開発期間の短縮を達成する
ことができる。また、本発明によれば、半導体集積回路
内の複数の入出力バッファ間の伝搬遅延時間が均一化さ
れ、内部回路、バッファ、外部入出力端子（ピン）の信
号経路において、各信号間のスキューを最小化すること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施例を説明する流れ図である。

【図２】従来の集積回路チップのレイアウトを説明する
流れ図である。

【符号の説明】

100〜109、200〜206 工程

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】半導体集積回路の入出力バッファを除く内
   部回路の配置配線を行った後に前記内部回路について第
   １の遅延特性解析を行い、 前記第１の遅延特性解析の結果に基づき予め登録された
   入出力バッファの中から最適な遅延特性を有するバッフ
   ァを選択し、 前記内部回路と選択された前記入出力バッファ間の配置
   配線を行い、 この配置配線された前記内部回路及び前記入出力バッフ
   ァを含む半導体集積回路について第２の遅延特性解析を
   行い、 前記第２の遅延特性解析の結果に基づき要求特性を満た
   すか否かを検証する、ことを特徴とする半導体集積回路
   の設計方式。
2. 【請求項２】同一種について互いに異なる遅延時間を有
   する複数の入出力バッファが予めマクロブロックとして
   登録され、 配置配線工程を２段階に分けて行い、 第１段階目の配置配線工程において、入出力バッファを
   除く内部回路の自動配置配線を行った後に該内部回路に
   ついて第１の遅延シミュレーションを実行し、 前記第１の遅延シミュレーションの結果に基づき予め登
   録された前記複数の入出力バッファの中から最適な遅延
   特性を有するバッファを選択し、 第２段階目の配置配線工程において、前記内部回路と選
   択された前記入出力バッファ間の自動配置配線を行い、 前記第２段階目の自動配置配線がなされた前記内部回路
   及び前記入出力バッファを含む半導体集積回路について
   第２の遅延シミュレーションを実行し、 前記第２の遅延シミュレーションの結果に基づき要求特
   性を満たすか否かを検証する、 ことを特徴とする半導体集積回路の設計方式。
3. 【請求項３】前記第１段階目の配置配線工程において、
   前記第１の遅延シミュレーションの結果、予め定められ
   た所定の要求特性を満たさない場合には、再度入出力バ
   ッファを除く内部回路のレイアウトを行なった後に前記
   第１の遅延シミュレーションを行なうことを特徴とする
   請求項２記載の半導体集積回路の設計方式。
4. 【請求項４】前記第２の遅延シミュレーションの結果、
   予め定められた所定の要求特性を満たさない場合には、
   再度前記内部回路と前記入出力バッファ間の配置及び配
   線を行うことを特徴とする請求項２記載の半導体集積回
   路の設計方式。