JPH0287278A - 大規模集積回路の遅延時間導出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数の配線層を有し１階層分割して実装する
大規模集積回路の、遅延時間の主たる計算要因となる導
体配線の配線容量の導出法を工夫した大規模集積回路の
遅延時間の計算方式に関する。

〔従来の技術〕

従来の、階層分割して実装する大規模集積回路の遅延時
間の計算手法、解析システムについては。

「階層的ＬＳＩ遅延時間解析システム、日本電気■野村
他」　（情報処理学会第２３会（昭和５６年後期）全国
大会）　、　Ｐ１０５９〜Ｐ　１０６０において論じら
れている。

〔発明が解決しようとする課題〕

大規模集積回路の、特定論理回路部の遅延時間計算をす
る場合、集積回路の大規模化に伴ない、遅延時間計算の
ための実装諸元に関するデータ量が、膨大になる。従っ
て遅延時間の主たる構成要因である導体配線の配線容量
は、例えば絶縁体を介して交差する他層の配線との交差
数により変動するが、従来は、配線容量は、交差数にか
かわらず、単位長さ当り一律の値で運用していた。その
理由は、交差数を求めるためには、遅延時間を求めよう
とする当該配線に関係しない、他の全信号配線の実装情
報（長さ、場所ｅｔｃ　）をデータとして保有し、計算
時に引用する必要があるが、集積回路が大規模化すると
、このデータ量の膨大さが。

電子計算機での処理データ容量ネック、処理時間の増大
をもたらし、実用上問題となるためである。

しかし配線容量を一定値にすると、遅延時間の計算精度
が低下し問題であった。

本発明の目的は、階層分割して実装する様な、大規模集
積回路における、遅延時間計算時の処理データ量の増大
を防ぐと共に、遅延時間の計算精度を向上させることに
ある。

〔課題を解決するための手段〕

階層分割して実装し、かつ複数の配線層を具備する大規
模集積回路の、特定論理・記憶回路の遅延時間を求める
時の、遅延時間の主たる計算要因となる導体信号配線の
配線容量の導出方法について以下に述べる。

一般には、大規模集積回路のチップ全体に渡る論理部の
遅延時間の計算を行なう場合、実装階層の最下位階層か
ら順に遅延時間計算を行なう。直上位階層の遅延時間の
計算は、この直下位階層の遅延時間計算値を単純和すれ
ばよい。厳密には一部補正計算が必要であるが、ここで
は説明を省略する。前記、下位階層内の配線には、当該
下位階層内で閉じる配線ばかりではなく、上位階層での
接続配線も併存する。この場合、当該下位階層での遅延
時間計算をする場合、当該下位階層内にある上位階層の
配線情報まで、計算のためのデータとして保有し、引用
することは、計算機による計算のためのデータ量が膨大
となり、大きな計算機メモリを必要とするばかりでなく
、計算時間も増大することになる。ところが配線容量は
、絶縁体を介して交差する上下位置関係にある配線どう
しの交差の頻度により変化し、これが無視できない。

従って、当該下位階層内の配線の配線容量導出時は、当
該下位階層内で閉じる配線との交差回数は算出が容易で
あるが、当該下位階層内を通過する配線との交差回数を
どう算出するかが大きな問題となる。

前記の本発明の目的は、下位階層の遅延時間計算時、配
線容量の導出にあたり、当該下位階層内で閉じる配線ど
うしの交差数は、下位階層内実装データにより算出し、
上位階層の通過配線の実装データは、当該下位階層では
保有せず、前記上位階層の通過配線と、当該下位階層の
遅延時間計算対象配線との交差数は、統計的推定量を用
いて求め、配線容量を導出し、遅延時間計算を行なうこ
とにより実現される。

一般に上位階層の実装情報に関するデータ量は直下位階
層の数倍〜数十倍のデータ量を有し、前述の様な計算方
式をとれば、計算時の必要データ量は大幅に低減される
と共に、遅延時間計算精度も、単位長当りの配線容量を
一律の値で運用する場合に比べ、大幅に改善される。

〔作用〕

大規模集積回路の遅延時間計算に関し、配線容量の、絶
縁体を介して交差する上下位置関係にある配線どうしの
交差数による変動と、論理ゲートの遅延時間の関係を述
べる。２μｍプロセスのアルミニウム２層配線の、６に
ゲートＣ−ＭＯＳゲートアレイの場合を例にとると、標
準的な負荷を睡動するゲートの遅延時間は、当該ゲート
が鄭動する信号配線（例えばアルミニウムー層）が、他
層（アルミニウム２層）と絶縁体を介して交差する割合
がアルミニウム配線長を配線ピッチを単位として考えて
、当該配線長の全ピッチで交差している（１００％交差
）場合を、ゲー１へ１段当りの遅延時間を１とすると、
５０％交差の場合は０．８８．３０％交差の場合は０．
８３になる。すなわち、当該信号配線が他層と交差して
いる割合により、当該信号配線を駆動する論理ゲート部
の遅延時間が２０％近く変動する。従って、この配線交
差数の算出が。

遅延時間計算の精度向上の上で非常に大きな要因となる
。

遅延時間計算時、対象の信号配線に対する他層信号配線
との絶縁的交差数を全て算出すればよいが、例えば、数
にゲート程度のゲートアレイならデータ凰でも、計算機
処理時間でも、実用性の面で可能な範囲であるが、数十
にゲートの規模のゲートアレイでは、実際には全交差数
を算出する処理は、現状では実用化が困難である。計算
のための素データ量が膨大になるためである。

〔実施例〕

以下、本発明の実施例を図により説明する。

第１図は大規模集積回路のチップのイメージ図を示す。

同図において、１がチップ全体、２が入出力バッファ領
域、３が内部領域を示す。７が入力バッファ、１３が出
カバソファにあたる。４，５゜６が内部領域を階層的に
分割した領域で、ここではブロックと呼ぶ。また内部領
域３は、ブロック４．５．６を包含したブロックの上位
階層にあたり、ここでは、リージョンと呼ぶ。ここでは
、入力バッファ７の入力点Ａから、出力バッファ１３の
出力点Ｂまでの遅延時間を求める場合について説明する
。本大規模集積回路の様に階層的に実装された場合には
、遅延時間も、実装と同じ階層の単位で順に計算を行な
う。

当該論理パスは、入力バッファ７、内部ゲート８、９．
１０．１１．１２、出力バッファ１３を通過する。

遅延時間計算は、まず、ブロック４，５．６内を個別に
計算し、つづいて内部領域（リージョン）３について計
算する。本発明については、ブロック４，５．６のうち
のひとつを用いて説明する。

ブロック４の部分を拡大して、第２図に示す。

ゲート８と９をつないだ論理パスが、ブロック４を通過
しているが、ゲート８部の遅延時間について考えると、
第３図に示す様に、ゲート８部の遅延時間Ｔの構成要因
としては、ゲート８の無負荷時の基本遅れＴｏ、配線（
第２図の２１）の配線抵抗による遅れＴ工、配線容量に
よる遅れＴ２．負荷ゲート（第２図の９）の入力容量（
第２図の２７）による遅れＴ３に分けられる。更に第３
図に示す様に、配線容量（Ｃ）は、基本容量と、他の層
の配線との交差による容量に分けられる。そして他の層
との交差による容量は、当該ブロック内で閉じる配線と
の交差による容量Ｉと、他のブロック間を接続する配線
との交差による容量■とに分けられる。経験的に、前記
交差による容量■と交差による容量■は、第４図に示す
様に、ある程度、相関関係があることが知られている。

第５図に、配線容量が異層配線の交差の頻度により異な
ることを示すイメージ図を示す。同図において、３１が
遅延時間計算対象配線（この場合はＡＱＱ層）、３２が
当該計算対象配線と、絶縁膜３４を介して、交差する配
線（この場合はＡｌ１層）であり、３３が交差部に、等
測的に生ずる眉間容量である。同図において（α−１）
、（ｂ−１）は上面からのイメージ図で、（α−２）、
（ｂ−２）はそれぞれＡ−Ａ　’部゛での垂直方向の断
面図である。（α−１）、（α−２）の方が交差数が多
いため、配線容量も（ｂ−１）、（ｂ−２）・の場合よ
りも大きくなることがわかる。

さて、第２図において、２０は計算対象部とは、論理的
には関係しないが、当該ゲートにかかわる配線２２が、
計算対象配線２１と、交差しているゲート群、２３はブ
ロック４には論理的には関係しないが経路として、ブロ
ック４内を通過している配線である。当該ブロック内で
閉じる配線２２と交差する部位が２５、当該ブロック外
輪理用配線２３と交差する部位が２４である。部位２５
の数は、当該ブロック内のみの実装諸元データにより導
出が可能である。ところが問題は、部位２４の数である
。部位２４の数を求めるには、当該ブロック外のデータ
、すなわちリージョン全体の実装情報を、ブロック４内
の計算のために引用しなければならない。

本発明は、この部位２４の数（第３図、第４図のの交差
による容量■）を、ブロック内の実装情報のみで算出で
きる部位２５の数（第３図、第４図の交差による容量■
）により、第４図に示す、相関関係による統計的な推定
値として求め、配線容量にフィードバックするものであ
る。

本発明の詳細な説明するフローチャートを、第６図に示
す。従来は、同図（α）に示す様に大規模集積回路の遅
延時間の計算では、配線交差数は算出せず、配線容量は
、単位長さ当り一律の値で運用していた。これでは前述
の様に、遅延時間の計算精度が最大約２０％ばらつくこ
とになる。本発明の計算方法のフローチャートを同図（
ｂ）に示す。本方法では、配線容量の導出は、配線パタ
ーン長の算出→当該ブロック内で閉じる配線どうしの交
差数の実数カウント→当該ブロックの上位階層用の配線
との交差数の近似→配線容量の導出というフローになり
、配線容量の精度を向上することにより遅延時間計算精
度を向上させるものである。

〔発明の効果〕

本発明によれば１階層分割設計で実装された大規模集積
回路の遅延時間の計算において、各分割単位内での計算
時の計算機の必要データ量を数分の一〜数十分の−に低
減でき、計算機用メモリの節約、計算時間の低減がはか
れる一方、計算精度の面でも、Ｃ−ＭＯＳプロセスのゲ
ートアレイを例にとると、従来の約２０％程度の最悪誤
差を数％以下に低減することができる効果がある。

【図面の簡単な説明】

第１図は大規模集積回路のチップ全体図で、それに、遅
延時間計算パスを示す図、第２図は第１図は本発明の基
本要因となるパラメータの相関図、第５図は集積回路の
配線容量が、異層間の交差数により差があることを示す
図、第６図が本発明の計算手法を説明するためのフロー
チャートで（α）が従来法、（ｂ）が本発明の場合であ
る。 １・・・大規模集積回路チップ、２・・・人出カバッフ
ァ領域、３・・・内部領域、４，５．６・・・ブロック
、７・・・入力バッファ、８，９，１０，１１．１２・
・・遅延時間計算対象の内部ゲート、１３・・・出カバ
ソファ、２０・・・対象ブロック内ゲート、２１・・・
遅延時間計算対象信号配線、２２・・・対象ブロック内
配線、２３・・・対象ブロック外配線、２４・・・対象
ブロック外配線との交差点、２５・・・対象ブロック内
配線との交差点、２７・・・負荷ゲートの入力容量、３
１・・・アルミニウム第２層配線、３２・・・アルミニ
ウム第１層配線、３３・・・層間交差による容量３４・
・・層間絶縁膜。 第　２図 第 ｊ 帛 第 図 交差にょる容ｌ 第 図 （ｔＬ−７） （ｂ

Claims (1)

【特許請求の範囲】
1. 論理あるいは記憶機能を有し、複数の信号配線層を具備
   し、第一の段階で基本論理回路部の配置配線を行なうこ
   とにより第一の領域群を実現し、第二の段階で、前記第
   一の領域群の配置と、第一の領域群どうしの接続配線を
   行なうことにより、各々が、第一の領域群を包含した第
   二の領域群を実現し、同様に第ｎの段階で、第ｎ−１の
   領域群の配置と、第ｎ−１の領域群どうしの接続を行う
   ことにより全体の実装を完了する大規模集積回路チップ
   における、特定論理・記憶回路部の遅延時間の算出にお
   いて、遅延時間の主たる計算要因となる当該論理・記憶
   回路部を構成する、導体配線の配線容量について、配線
   容量の構成要因である異層との絶縁体を介した交差回数
   の導出に関し、前記、第一の領域での遅延時間計算時、
   計算対象の配線部と、当該第一の領域内で閉じる配線と
   の交差回数は、実数をカウントし、当該計算対象配線部
   と、第二の領域以上の階層で使用されている配線との交
   差回数は、統計的見積り値により導出するというように
   、第ｍの領域（ｍ＜ｎ）での遅延時間計算時、ｍ及びｍ
   より下位の階層で閉じる配線どうしの交差回数は実数に
   基づき、ｍより上位で使われている配線との交差回数は
   統計的見積り値により導出することを特徴とする、大規
   模集積回路の遅延時間導出方式。