JP3476390B2 - 半導体集積回路の遅延最適化設計方法 - Google Patents
半導体集積回路の遅延最適化設計方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
遅延最適化設計方法に関し、特に、大規模ＬＳＩの遅延
特性を最適化する半導体集積回路の遅延最適化設計方法
に関する。
遅延最適化設計方法に関し、特に、大規模ＬＳＩの遅延
特性を最適化する半導体集積回路の遅延最適化設計方法
に関する。
【０００２】
【従来の技術】従来、半導体集積回路の遅延最適化設計
方法は、例えば、チップレベルの大規模なＬＳＩの遅延
特性を最適化する設計方法に適用される。半導体微細化
技術の進展により、配線遅延がＬＳＩの性能を決定する
重要な要素となり、レイアウト後の遅延最適化（ＩＰ
Ｏ：In Place Optimizeとも呼ばれる）が必須となって
きている。しかし、近年のＬＳＩの大規模化によって、
遅延最適化の処理対象となるゲート規模は増大してい
る。これによって、遅延最適化の処理を行うワークステ
ーションは、使用メインメモリ量の増大等でリソース限
界に近づき、適切な遅延最適化が行えないこともある。
このような場合、ＬＳＩを階層構造に基づくブロックに
分割することで、遅延最適化の処理規模を小さくするの
が一般的な回避策の一つである。なお、ここで述べられ
ている遅延最適化とは、レイアウト後の回路接続情報
と、遅延情報及び配線容量を入力として与えられたタイ
ミング制約とを満足するように、素子のリサイズやバッ
ファ挿入を行うことである。
方法は、例えば、チップレベルの大規模なＬＳＩの遅延
特性を最適化する設計方法に適用される。半導体微細化
技術の進展により、配線遅延がＬＳＩの性能を決定する
重要な要素となり、レイアウト後の遅延最適化（ＩＰ
Ｏ：In Place Optimizeとも呼ばれる）が必須となって
きている。しかし、近年のＬＳＩの大規模化によって、
遅延最適化の処理対象となるゲート規模は増大してい
る。これによって、遅延最適化の処理を行うワークステ
ーションは、使用メインメモリ量の増大等でリソース限
界に近づき、適切な遅延最適化が行えないこともある。
このような場合、ＬＳＩを階層構造に基づくブロックに
分割することで、遅延最適化の処理規模を小さくするの
が一般的な回避策の一つである。なお、ここで述べられ
ている遅延最適化とは、レイアウト後の回路接続情報
と、遅延情報及び配線容量を入力として与えられたタイ
ミング制約とを満足するように、素子のリサイズやバッ
ファ挿入を行うことである。
【０００３】図７および図８は従来例１を示しており、
図７は遅延最適化処理例を示したフローチャートであ
る。また、図８は、チップ上の２個のブロック間でのタ
イミング処理手順例を説明するための概念図である。
図７は遅延最適化処理例を示したフローチャートであ
る。また、図８は、チップ上の２個のブロック間でのタ
イミング処理手順例を説明するための概念図である。
【０００４】図８において、（ａ）のフリップフロップ
８０１からフリップフロップ８０４間のパスのタイミン
グ制約が満たされないとすると、例えば、（ｂ）のよう
にバッファ８０２を高駆動能力なタイプへリサイズした
り、（ｃ）のようにバッファ８０５を挿入することで遅
延を小さくして、タイミング制約を満たす最適化を行っ
ている。
８０１からフリップフロップ８０４間のパスのタイミン
グ制約が満たされないとすると、例えば、（ｂ）のよう
にバッファ８０２を高駆動能力なタイプへリサイズした
り、（ｃ）のようにバッファ８０５を挿入することで遅
延を小さくして、タイミング制約を満たす最適化を行っ
ている。
【０００５】従来、大規模なＬＳＩの遅延最適化をブロ
ックレベルに分割して行う場合、チップレベルで用意さ
れているタイミング制約をブロックレベルに割り振る必
要がある。このタイミング制約の割り振りをタイミング
バジェッティングと呼び、論理合成システムや静的タイ
ミング解析システム等に搭載されるバジェッティング機
能を利用するか、または人手によって行われる。この従
来の手順例を、本発明の実施形態の説明で用いる図３を
流用して説明すると、フリップフロップ３０３からフリ
ップフロップ３０６のパスにおけるタイミング制約は、
ブロックの出力ピン３０７や入力ピン３０８に対して割
り振りされ、これを基にそれぞれのブロックに対して遅
延最適化を行うこととなる。
ックレベルに分割して行う場合、チップレベルで用意さ
れているタイミング制約をブロックレベルに割り振る必
要がある。このタイミング制約の割り振りをタイミング
バジェッティングと呼び、論理合成システムや静的タイ
ミング解析システム等に搭載されるバジェッティング機
能を利用するか、または人手によって行われる。この従
来の手順例を、本発明の実施形態の説明で用いる図３を
流用して説明すると、フリップフロップ３０３からフリ
ップフロップ３０６のパスにおけるタイミング制約は、
ブロックの出力ピン３０７や入力ピン３０８に対して割
り振りされ、これを基にそれぞれのブロックに対して遅
延最適化を行うこととなる。
【０００６】このタイミングバジェッティングを通常用
いられるようなバジェッティング機能で行った結果、必
ずしもブロックレベルの遅延最適化を行う上で適切な割
合にタイミング制約を割り振るとは限らない。よって、
タイミングバジェッティングの結果が適切でない場合、
ブロックレベルの遅延最適化の結果は、ＬＳＩ全体のチ
ップレベルのタイミング制約を満たせないことがある。
また、タイミングバジェッティングを人手によって行う
場合、大規模なＬＳＩだと大変な手間がかかり、しか
も、その作業者がエキスパートでなければタイミングの
割り振りを適切に行うことが難しい。このことから、品
質やＴＡＴ（turn-around-time／応答時間）の面で悪化
することがある。
いられるようなバジェッティング機能で行った結果、必
ずしもブロックレベルの遅延最適化を行う上で適切な割
合にタイミング制約を割り振るとは限らない。よって、
タイミングバジェッティングの結果が適切でない場合、
ブロックレベルの遅延最適化の結果は、ＬＳＩ全体のチ
ップレベルのタイミング制約を満たせないことがある。
また、タイミングバジェッティングを人手によって行う
場合、大規模なＬＳＩだと大変な手間がかかり、しか
も、その作業者がエキスパートでなければタイミングの
割り振りを適切に行うことが難しい。このことから、品
質やＴＡＴ（turn-around-time／応答時間）の面で悪化
することがある。
【０００７】図７において、ステップ７０３のブロック
レベルの遅延最適化処理は、ステップ２１０の回路接続
・遅延・タイミング制約情報をブロックレベルへ分割
（割り振り）する処理が適切でない場合には、タイミン
グ検証７０４の結果、タイミング制約を満足できず（７
０５／ＮＯ）、回路設計７０１やレイアウト設計７０２
へ戻って設計を見直す必要があり、特に、ＴＡＴ面への
影響が大きい。
レベルの遅延最適化処理は、ステップ２１０の回路接続
・遅延・タイミング制約情報をブロックレベルへ分割
（割り振り）する処理が適切でない場合には、タイミン
グ検証７０４の結果、タイミング制約を満足できず（７
０５／ＮＯ）、回路設計７０１やレイアウト設計７０２
へ戻って設計を見直す必要があり、特に、ＴＡＴ面への
影響が大きい。
【０００８】このようなタイミング制約の割り振りを適
切に行えない理由として、例えば、図３に示すように、
ブロック３０１内のバッファ３０４が最も高駆動能力な
もので構成されていた場合には、このブロック３０１は
遅延最適化処理の余地がなく、タイミング制約を満たす
ことが難しい。よって、遅延最適化処理の余地があるブ
ロック３０２に対してタイミング制約を厳しく処理する
こととなる。
切に行えない理由として、例えば、図３に示すように、
ブロック３０１内のバッファ３０４が最も高駆動能力な
もので構成されていた場合には、このブロック３０１は
遅延最適化処理の余地がなく、タイミング制約を満たす
ことが難しい。よって、遅延最適化処理の余地があるブ
ロック３０２に対してタイミング制約を厳しく処理する
こととなる。
【０００９】本発明と技術分野が類似する従来例２とし
て、特開平９−２１２５３３号公報の「論理回路の最適
化装置及びその方法」がある。本従来例２は、各部分パ
ルスの最適化可能性に基づいて遅延制約を各階層や配線
に分配する、遅延制約分配部を備えている。この遅延制
約分配部を用い、階層設計されたハードウェアを階層毎
に最適化する際に階層間にまたがったクリティカルパス
に対して、パスへの遅延制約を階層毎に適切に分配し、
効率よく遅延最適化を行っている。
て、特開平９−２１２５３３号公報の「論理回路の最適
化装置及びその方法」がある。本従来例２は、各部分パ
ルスの最適化可能性に基づいて遅延制約を各階層や配線
に分配する、遅延制約分配部を備えている。この遅延制
約分配部を用い、階層設計されたハードウェアを階層毎
に最適化する際に階層間にまたがったクリティカルパス
に対して、パスへの遅延制約を階層毎に適切に分配し、
効率よく遅延最適化を行っている。
【００１０】従来例３の特開平１１−８３０９号公報の
「論理回路設計制約生成装置」は、ブロック分割して論
理回路設計を行う場合に、レイアウト設計後の後戻りを
削減するブロック境界の設計制約条件を生成することを
目的としている。
「論理回路設計制約生成装置」は、ブロック分割して論
理回路設計を行う場合に、レイアウト設計後の後戻りを
削減するブロック境界の設計制約条件を生成することを
目的としている。
【００１１】従来例４の特開平１１−１５８５８号公報
の「論理回路の最適化装置及びその方法」は、遅延最適
化対象回路を選択し、遅延最適化を実行している。
の「論理回路の最適化装置及びその方法」は、遅延最適
化対象回路を選択し、遅延最適化を実行している。
【００１２】従来例５の特開平１１−１２０２２２号公
報の「階層回路最適化方式及びプログラムを記録した機
械読み取り可能な記録媒体」は、モジュール単位で最適
化を行う論理合成システムを用いて、階層化された複数
のモジュールから成る回路を遅延最適化する場合に、回
路の全体面積や実行時間の極端な増大が起きないよう考
慮して、回路全体に与えられた遅延改善目標値を各モジ
ュールに分配し、各モジュールの最適化を行っている。
報の「階層回路最適化方式及びプログラムを記録した機
械読み取り可能な記録媒体」は、モジュール単位で最適
化を行う論理合成システムを用いて、階層化された複数
のモジュールから成る回路を遅延最適化する場合に、回
路の全体面積や実行時間の極端な増大が起きないよう考
慮して、回路全体に与えられた遅延改善目標値を各モジ
ュールに分配し、各モジュールの最適化を行っている。
【００１３】従来例６の特開平１１−５０２６４６号公
報の「ＡＳＩＣ設計における合成シェルの生成及び使
用」は、論理合成の実行に対する処理時間の短縮やメモ
リ量の縮小を狙ったものである。
報の「ＡＳＩＣ設計における合成シェルの生成及び使
用」は、論理合成の実行に対する処理時間の短縮やメモ
リ量の縮小を狙ったものである。
【００１４】
【発明が解決しようとする課題】しかしながら、従来例
１は、タイミングバジェッティング機能の性能が遅延最
適化の結果を左右するため、タイミング制約を満たすた
めにタイミング制約の割り振りを人手によって見直した
り、回路設計やレイアウト設計に戻る必要がある。ま
た、上記従来例の多くのタイミングバジェッティング機
能は、論理段数の比によってタイミング制約を割り振り
している。そのため、下記の問題を伴う。
１は、タイミングバジェッティング機能の性能が遅延最
適化の結果を左右するため、タイミング制約を満たすた
めにタイミング制約の割り振りを人手によって見直した
り、回路設計やレイアウト設計に戻る必要がある。ま
た、上記従来例の多くのタイミングバジェッティング機
能は、論理段数の比によってタイミング制約を割り振り
している。そのため、下記の問題を伴う。
【００１５】第１に、遅延最適化の余地があるブロック
に対して、タイミング制約をより厳しく管理する考慮が
なされていない。
に対して、タイミング制約をより厳しく管理する考慮が
なされていない。
【００１６】第２に、人手によるタイミングバジェッテ
ィングは、大規模なＬＳＩの場合、ブロック数やブロッ
クの入出力ピン数が多く、非常に多くの手間がかかる。
ィングは、大規模なＬＳＩの場合、ブロック数やブロッ
クの入出力ピン数が多く、非常に多くの手間がかかる。
【００１７】第３に、ＬＳＩ全体の仕様を理解したエキ
スパートでなければ適切にタイミング制約を割り振るの
は現実的に難しい。
スパートでなければ適切にタイミング制約を割り振るの
は現実的に難しい。
【００１８】従来例２に対する本願発明は、パスへの遅
延制約の分配の結果を基に、「階層分割された接続関係
のあるブロック同士で遅延最適化の状況を分析」しつつ
最適な遅延制約の再配分を行い、全体的に適切な遅延最
適化を行うことに特徴を有している。よって、大規模Ｌ
ＳＩの設計において、より現実的、より効率的な遅延最
適化処理が可能となる。また、従来例３に対しても、従
来例２と同様の相違点を有している。
延制約の分配の結果を基に、「階層分割された接続関係
のあるブロック同士で遅延最適化の状況を分析」しつつ
最適な遅延制約の再配分を行い、全体的に適切な遅延最
適化を行うことに特徴を有している。よって、大規模Ｌ
ＳＩの設計において、より現実的、より効率的な遅延最
適化処理が可能となる。また、従来例３に対しても、従
来例２と同様の相違点を有している。
【００１９】従来例４に対する本願発明は、従来例４の
ような選択を行っていない。本願発明では、直列または
並列に接続関係のある対象モジュール（ブロック）に対
して遅延最適化の処理が可能である。また、遅延制約の
再分配結果を基に遅延最適化を初期の回路状態から行う
ことも可能である。よって、回路のオーバーヘッドを最
小限に抑え、さらに、最適化処理が目的を満足しなかっ
た場合にフロアプランやレイアウト設計に戻り、そこで
リカバリーを可能としている（参照図５）。また、従来
例５に対しても、従来例４と同様の相違点を有してい
る。
ような選択を行っていない。本願発明では、直列または
並列に接続関係のある対象モジュール（ブロック）に対
して遅延最適化の処理が可能である。また、遅延制約の
再分配結果を基に遅延最適化を初期の回路状態から行う
ことも可能である。よって、回路のオーバーヘッドを最
小限に抑え、さらに、最適化処理が目的を満足しなかっ
た場合にフロアプランやレイアウト設計に戻り、そこで
リカバリーを可能としている（参照図５）。また、従来
例５に対しても、従来例４と同様の相違点を有してい
る。
【００２０】従来例６に対する本願発明は、遅延最適化
の効果向上を目的としており、設計段階や実現手法が相
違している。
の効果向上を目的としており、設計段階や実現手法が相
違している。
【００２１】本発明は、上記の問題点を鑑み、タイミン
グ制約の割り振りが適切でなくともブロックレベルの遅
延最適化がチップレベルと同等の結果となる、半導体集
積回路の遅延最適化設計方法を提供することを目的とす
る。
グ制約の割り振りが適切でなくともブロックレベルの遅
延最適化がチップレベルと同等の結果となる、半導体集
積回路の遅延最適化設計方法を提供することを目的とす
る。
【００２２】
【課題を解決するための手段】かかる目的を達成するた
め、請求項１記載の発明によれば、半導体集積回路の遅
延最適化設計方法は、ＬＳＩを複数のブロックに階層分
割するに際して、各ブロックにタイミング制約を分配し
て遅延最適化を実行する半導体集積回路の遅延最適化設
計方法であって、ＬＳＩを複数のブロックに階層分割す
る際に、タイミング制約を分配して各ブロックの遅延最
適化処理を行うステップと、遅延最適化の状況を分析す
るステップと、分析に基づきタイミング制約を再分配す
ることにより遅延最適化を再実行するステップとを有す
ることを特徴とするものである。
め、請求項１記載の発明によれば、半導体集積回路の遅
延最適化設計方法は、ＬＳＩを複数のブロックに階層分
割するに際して、各ブロックにタイミング制約を分配し
て遅延最適化を実行する半導体集積回路の遅延最適化設
計方法であって、ＬＳＩを複数のブロックに階層分割す
る際に、タイミング制約を分配して各ブロックの遅延最
適化処理を行うステップと、遅延最適化の状況を分析す
るステップと、分析に基づきタイミング制約を再分配す
ることにより遅延最適化を再実行するステップとを有す
ることを特徴とするものである。
【００２３】 請求項２記載の発明によれば、半導体集
積回路の遅延最適化設計方法は、ＬＳＩを複数のブロッ
クに階層分割するに際して、前記各ブロックにタイミン
グ制約を分配して遅延最適化を実行する半導体集積回路
の遅延最適化設計方法であって、ＬＳＩを複数のブロッ
クに階層分割する際に、タイミング制約を分配して前記
各ブロックの遅延最適化処理を行うステップと、階層分
割された接続関係のあるブロック同士で前記遅延最適化
の状況を分析するステップと、分析されたデータに基づ
き前記ブロック間でタイミング制約を満たさないパスの
接続先ブロックを検索するステップと、ブロックに対し
て、満たさなかった分のタイミング制約の付け替えを行
うステップとを有することを特徴とするものである。
積回路の遅延最適化設計方法は、ＬＳＩを複数のブロッ
クに階層分割するに際して、前記各ブロックにタイミン
グ制約を分配して遅延最適化を実行する半導体集積回路
の遅延最適化設計方法であって、ＬＳＩを複数のブロッ
クに階層分割する際に、タイミング制約を分配して前記
各ブロックの遅延最適化処理を行うステップと、階層分
割された接続関係のあるブロック同士で前記遅延最適化
の状況を分析するステップと、分析されたデータに基づ
き前記ブロック間でタイミング制約を満たさないパスの
接続先ブロックを検索するステップと、ブロックに対し
て、満たさなかった分のタイミング制約の付け替えを行
うステップとを有することを特徴とするものである。
【００２４】請求項３記載の発明によれば、半導体集積
回路の遅延最適化設計方法は、タイミング制約の付け替
えは、ブロックの組合せ回路のバッファが最も高駆動能
力なタイプであった場合、出力ピンに割り振ってあるタ
イミング制約値を後続するブロックのの入力ピンのタイ
ミング制約値へ足し込むことによって行われる請求項２
記載の半導体集積回路の遅延最適化設計方法であること
を特徴とするものである。
回路の遅延最適化設計方法は、タイミング制約の付け替
えは、ブロックの組合せ回路のバッファが最も高駆動能
力なタイプであった場合、出力ピンに割り振ってあるタ
イミング制約値を後続するブロックのの入力ピンのタイ
ミング制約値へ足し込むことによって行われる請求項２
記載の半導体集積回路の遅延最適化設計方法であること
を特徴とするものである。
【００２５】請求項４記載の発明によれば、半導体集積
回路の遅延最適化設計方法は、各ブロックのタイミング
制約をデータベースに格納するステップと、各ブロック
の遅延最適化状況をデータベースに格納するステップと
をさらに有する請求項１から３のいずれか１項に記載の
半導体集積回路の遅延最適化設計方法であることを特徴
とするものである。
回路の遅延最適化設計方法は、各ブロックのタイミング
制約をデータベースに格納するステップと、各ブロック
の遅延最適化状況をデータベースに格納するステップと
をさらに有する請求項１から３のいずれか１項に記載の
半導体集積回路の遅延最適化設計方法であることを特徴
とするものである。
【００２６】請求項５記載の発明によれば、半導体集積
回路の遅延最適化設計方法は、各ステップにおいて取得
されたデータを所定の遅延最適化データベースに書き込
む書込ステップをさらに有する請求項１から４のいずれ
か１項に記載の半導体集積回路の遅延最適化設計方法で
あることを特徴とするものである。
回路の遅延最適化設計方法は、各ステップにおいて取得
されたデータを所定の遅延最適化データベースに書き込
む書込ステップをさらに有する請求項１から４のいずれ
か１項に記載の半導体集積回路の遅延最適化設計方法で
あることを特徴とするものである。
【００２７】請求項６記載の発明によれば、半導体集積
回路の遅延最適化設計方法は、各ステップは、書込ステ
ップで書き込まれたデータを読み出して行う処理である
請求項５記載の半導体集積回路の遅延最適化設計方法で
あることを特徴とするものである。
回路の遅延最適化設計方法は、各ステップは、書込ステ
ップで書き込まれたデータを読み出して行う処理である
請求項５記載の半導体集積回路の遅延最適化設計方法で
あることを特徴とするものである。
【００２８】
【発明の実施の形態】次に、添付図面を参照して本発明
による半導体集積回路の遅延最適化設計方法の実施の形
態を詳細に説明する。図１〜図６を参照すると、本発明
の半導体集積回路の遅延最適化設計方法の一実施形態が
示されている。
による半導体集積回路の遅延最適化設計方法の実施の形
態を詳細に説明する。図１〜図６を参照すると、本発明
の半導体集積回路の遅延最適化設計方法の一実施形態が
示されている。
【００２９】図１は、本発明の実施形態における階層構
造に基づくブロックレベルの遅延最適化コントロール部
の処理フローチャートを示したものである。ステップ１
０１の各ブロックタイミング制約をデータベースに格納
する処理、ステップ１０３の各ブロックの遅延最適化状
況をデータベースに格納する処理、ステップ１０７の接
続先ブロックにタイミング制約を付け替えする処理のそ
れぞれは、遅延最適化データベース１０９にデータを書
き込む処理である。
造に基づくブロックレベルの遅延最適化コントロール部
の処理フローチャートを示したものである。ステップ１
０１の各ブロックタイミング制約をデータベースに格納
する処理、ステップ１０３の各ブロックの遅延最適化状
況をデータベースに格納する処理、ステップ１０７の接
続先ブロックにタイミング制約を付け替えする処理のそ
れぞれは、遅延最適化データベース１０９にデータを書
き込む処理である。
【００３０】また、ステップ１０２の各ブロックの遅延
最適化を実行する処理、ステップ１０４の各ブロックの
遅延最適化状況を分析する処理、ステップ１０６のタイ
ミング制約を満たさないパスの接続先ブロックを検索す
る処理、ステップ１０８のタイミング制約の付け替えが
あるブロックの遅延最適化を再実行する処理のそれぞれ
は、書き込まれたデータを読み出して行う処理である。
最適化を実行する処理、ステップ１０４の各ブロックの
遅延最適化状況を分析する処理、ステップ１０６のタイ
ミング制約を満たさないパスの接続先ブロックを検索す
る処理、ステップ１０８のタイミング制約の付け替えが
あるブロックの遅延最適化を再実行する処理のそれぞれ
は、書き込まれたデータを読み出して行う処理である。
【００３１】図２は、本発明の実施形態における階層構
造に基づくブロックレベルの遅延最適化処理に前後処理
を含めた全体フローチャートの概要を示したものであ
る。ステップ２１０は回路接続・遅延・タイミング制約
情報をブロックレベルに分割する処理、ステップ２２０
はブロックレベルの遅延最適化の処理、ステップ２３０
は回路接続・遅延情報を統合する処理である。なお、上
記のブロックレベルの遅延最適化処理２２０には、遅延
最適化コントロール部２２１と遅延最適化データベース
１０９と遅延最適化が行われるブロック２２２〜２２４
とが含まれる。
造に基づくブロックレベルの遅延最適化処理に前後処理
を含めた全体フローチャートの概要を示したものであ
る。ステップ２１０は回路接続・遅延・タイミング制約
情報をブロックレベルに分割する処理、ステップ２２０
はブロックレベルの遅延最適化の処理、ステップ２３０
は回路接続・遅延情報を統合する処理である。なお、上
記のブロックレベルの遅延最適化処理２２０には、遅延
最適化コントロール部２２１と遅延最適化データベース
１０９と遅延最適化が行われるブロック２２２〜２２４
とが含まれる。
【００３２】図３は、本発明の実施形態におけるブロッ
クの接続構成例を示している。本図３において、実施形
態のブロックレベルの遅延最適化処理回路は、二つのブ
ロック３０１、３０２で構成される。一方のブロック３
０１は、フリップフロップ３０３とバッファ３０４とブ
ロック３０１の出力ピン３０７とを有している。また他
方のブロック３０２は、フリップフロップ３０６とバッ
ファ３０５とブロック３０２の入力ピン３０８とを有し
ている。
クの接続構成例を示している。本図３において、実施形
態のブロックレベルの遅延最適化処理回路は、二つのブ
ロック３０１、３０２で構成される。一方のブロック３
０１は、フリップフロップ３０３とバッファ３０４とブ
ロック３０１の出力ピン３０７とを有している。また他
方のブロック３０２は、フリップフロップ３０６とバッ
ファ３０５とブロック３０２の入力ピン３０８とを有し
ている。
【００３３】（実施形態の動作）
次に、本発明の実施形態の動作について、図１の処理フ
ローチャートに基づき図２、図３も参照しながら説明す
る。
ローチャートに基づき図２、図３も参照しながら説明す
る。
【００３４】図１において、ブロックレベルの遅延最適
化の処理フローチャートは、図２に示すようにブロック
レベルの遅延最適化処理２２０内にある遅延最適化コン
トロール部２２１の機能を示したものである。タイミン
グ制約情報のブロックレベル分割処理２１０で各ブロッ
クに割り振りされたタイミング制約情報を遅延最適化デ
ータベース１０９に格納１０１し、これを基に各ブロッ
クの遅延最適化を実行１０２する。各ブロックの遅延最
適化状況を、遅延最適化データベース１０９に格納１０
３する。その後、格納された遅延最適化データベース１
０９を参照しながら、ブロックの入出力ピン３０７、３
０８からフリップフロップ３０３、３０６までのパスの
最適化状況を分析１０４し、タイミング制約を満足して
いるか否かを判定１０５する。
化の処理フローチャートは、図２に示すようにブロック
レベルの遅延最適化処理２２０内にある遅延最適化コン
トロール部２２１の機能を示したものである。タイミン
グ制約情報のブロックレベル分割処理２１０で各ブロッ
クに割り振りされたタイミング制約情報を遅延最適化デ
ータベース１０９に格納１０１し、これを基に各ブロッ
クの遅延最適化を実行１０２する。各ブロックの遅延最
適化状況を、遅延最適化データベース１０９に格納１０
３する。その後、格納された遅延最適化データベース１
０９を参照しながら、ブロックの入出力ピン３０７、３
０８からフリップフロップ３０３、３０６までのパスの
最適化状況を分析１０４し、タイミング制約を満足して
いるか否かを判定１０５する。
【００３５】上記の判定１０５の結果がタイミング制約
を満たさない場合には（１０５／ＮＯ）、タイミング制
約を満たさないパスの接続先ブロックを検索１０６し、
その接続先ブロックに対して満たせなかった分のタイミ
ング制約の付け替え１０７を行う。タイミング制約の付
け替え１０７が行われたブロックに対して遅延最適化を
再実行１０８し、ステップ１０３の各ブロックの遅延最
適化状況をデータベースに格納する処理へ戻る。このフ
ローチャートの一連の処理は、タイミング制約を満足す
るまで（１０５／ＹＥＳ）繰り返される。
を満たさない場合には（１０５／ＮＯ）、タイミング制
約を満たさないパスの接続先ブロックを検索１０６し、
その接続先ブロックに対して満たせなかった分のタイミ
ング制約の付け替え１０７を行う。タイミング制約の付
け替え１０７が行われたブロックに対して遅延最適化を
再実行１０８し、ステップ１０３の各ブロックの遅延最
適化状況をデータベースに格納する処理へ戻る。このフ
ローチャートの一連の処理は、タイミング制約を満足す
るまで（１０５／ＹＥＳ）繰り返される。
【００３６】タイミング制約の付け替え１０７は、図３
に示すように、ブロック３０１にある組合せ回路のバッ
ファ３０４が既に最も高駆動能力なタイプであった場
合、出力ピン３０７に割り振ってあるタイミング制約値
をブロック３０２の入力ピン３０８へ足し込むことによ
って行われる。これによって、遅延最適化がこれ以上難
しいブロック３０１側から遅延最適化を行う余裕がある
ブロック３０２側で遅延最適化が行われ、フリップフロ
ップ３０３からフリップフロップ３０６までのパスの最
適化が可能となる。
に示すように、ブロック３０１にある組合せ回路のバッ
ファ３０４が既に最も高駆動能力なタイプであった場
合、出力ピン３０７に割り振ってあるタイミング制約値
をブロック３０２の入力ピン３０８へ足し込むことによ
って行われる。これによって、遅延最適化がこれ以上難
しいブロック３０１側から遅延最適化を行う余裕がある
ブロック３０２側で遅延最適化が行われ、フリップフロ
ップ３０３からフリップフロップ３０６までのパスの最
適化が可能となる。
【００３７】（効果の説明）
第１の効果は、タイミング制約を分割する機能（タイミ
ングバジェッティング）の性能に関係なく、ＬＳＩ全体
で行うチップレベルと同等の遅延最適化の結果を得るこ
とができる。その理由は、あるブロックの遅延最適化が
タイミング制約を満たせない場合に、接続関係のあるブ
ロックの遅延最適化状況から、さらに遅延最適化が可能
なブロックへその分のタイミング制約を付け替えること
が可能なためである。
ングバジェッティング）の性能に関係なく、ＬＳＩ全体
で行うチップレベルと同等の遅延最適化の結果を得るこ
とができる。その理由は、あるブロックの遅延最適化が
タイミング制約を満たせない場合に、接続関係のあるブ
ロックの遅延最適化状況から、さらに遅延最適化が可能
なブロックへその分のタイミング制約を付け替えること
が可能なためである。
【００３８】第２の効果は、遅延最適化設計のＴＡＴを
短縮することが可能となる。その理由は、従来はタイミ
ング制約を満たすためにタイミング制約の割り振りを人
手によって見直したり、回路設計やレイアウト設計に戻
る必要があった。しかし、本発明によって、タイミング
バジェッティングの性能に関係なく一回の遅延最適化で
可能な限りの最適化が行えるからである。
短縮することが可能となる。その理由は、従来はタイミ
ング制約を満たすためにタイミング制約の割り振りを人
手によって見直したり、回路設計やレイアウト設計に戻
る必要があった。しかし、本発明によって、タイミング
バジェッティングの性能に関係なく一回の遅延最適化で
可能な限りの最適化が行えるからである。
【００３９】（発明の他の実施形態）
次に、本発明の他の実施形態について図面を参照して説
明する。図４を参照すると、この実施形態は、図１で示
した実施形態からタイミング制約の付け替えがあるブロ
ックの遅延最適化を再実行する処理１０８を無くし、接
続先ブロックにタイミング制約を付け替えする処理１０
７の後、各ブロックの遅延最適化を実行する処理１０２
へと戻っている。これによって、全てのブロックに対し
て初期の回路状態から新たなタイミング制約で再度、遅
延最適化を行うことになる。
明する。図４を参照すると、この実施形態は、図１で示
した実施形態からタイミング制約の付け替えがあるブロ
ックの遅延最適化を再実行する処理１０８を無くし、接
続先ブロックにタイミング制約を付け替えする処理１０
７の後、各ブロックの遅延最適化を実行する処理１０２
へと戻っている。これによって、全てのブロックに対し
て初期の回路状態から新たなタイミング制約で再度、遅
延最適化を行うことになる。
【００４０】この他の実施形態は、図１の実施形態に対
して、タイミング制約の付け替え１０７による新たなタ
イミング制約を基に一度の遅延最適化処理で済むことか
ら、回路接続の変更量を必要最小限に抑えられるという
効果を有する。
して、タイミング制約の付け替え１０７による新たなタ
イミング制約を基に一度の遅延最適化処理で済むことか
ら、回路接続の変更量を必要最小限に抑えられるという
効果を有する。
【００４１】本発明による半導体集積回路の遅延最適化
設計方法は、ＬＳＩの階層構造に基づくブロックに分割
してレイアウト後の遅延最適化を行う場合に、接続関係
のあるブロック同士の遅延最適化状況を分析しながら遅
延最適化処理を行う。これによって、タイミング制約情
報をブロックレベルに分割した結果に左右されず、チッ
プレベルで一括の最適化時と同等の遅延最適化性能を得
ることができる。
設計方法は、ＬＳＩの階層構造に基づくブロックに分割
してレイアウト後の遅延最適化を行う場合に、接続関係
のあるブロック同士の遅延最適化状況を分析しながら遅
延最適化処理を行う。これによって、タイミング制約情
報をブロックレベルに分割した結果に左右されず、チッ
プレベルで一括の最適化時と同等の遅延最適化性能を得
ることができる。
【００４２】図１において、ブロックレベルの遅延最適
化は、各ブロックに割り振りされたタイミング制約情報
を遅延最適化データベース１０９に格納１０１し、これ
を基に、各ブロックの遅延最適化を実行１０２する。各
ブロックの遅延最適化状況を遅延最適化データベース１
０９に格納１０３する。その後、遅延最適化データベー
ス１０９を参照しながら、ブロックのピンからＦ／Ｆま
でのパスの最適化状況を分析１０４し、タイミング制約
を満足しているか否かを判定１０５する。
化は、各ブロックに割り振りされたタイミング制約情報
を遅延最適化データベース１０９に格納１０１し、これ
を基に、各ブロックの遅延最適化を実行１０２する。各
ブロックの遅延最適化状況を遅延最適化データベース１
０９に格納１０３する。その後、遅延最適化データベー
ス１０９を参照しながら、ブロックのピンからＦ／Ｆま
でのパスの最適化状況を分析１０４し、タイミング制約
を満足しているか否かを判定１０５する。
【００４３】上記の判定１０５の結果が、タイミング制
約を満たさない場合には（１０５／ＮＯ）、そのタイミ
ング制約を満たさないパスの接続先ブロックを検索１０
６し、その接続先ブロックに対して満たせなかった分の
タイミング制約の付け替え１０７を行う。タイミング制
約の付け替え１０７が行われたブロックに対して遅延最
適化を再実行１０８する。なお、このフローチャート
は、タイミング制約を満足するまで繰り返される。これ
により、タイミング制約情報をブロックレベルに分割し
た結果に左右されず、チップレベルで一括に遅延最適化
が不可能な大規模ＬＳＩでもチップレベルと同等の遅延
最適化を行うことができる。
約を満たさない場合には（１０５／ＮＯ）、そのタイミ
ング制約を満たさないパスの接続先ブロックを検索１０
６し、その接続先ブロックに対して満たせなかった分の
タイミング制約の付け替え１０７を行う。タイミング制
約の付け替え１０７が行われたブロックに対して遅延最
適化を再実行１０８する。なお、このフローチャート
は、タイミング制約を満足するまで繰り返される。これ
により、タイミング制約情報をブロックレベルに分割し
た結果に左右されず、チップレベルで一括に遅延最適化
が不可能な大規模ＬＳＩでもチップレベルと同等の遅延
最適化を行うことができる。
【００４４】図５を参照すると、この実施形態は、図２
で示した実施形態にタイミング制約違反のあるブロック
間の接続情報を抽出する処理５０１が加わっている。こ
の処理５０１によって、タイミング制約違反のあるブロ
ック接続データ５０２が抽出される。この情報を基に、
フロアプラン・レイアウト設計５０３にてブロックのフ
ロアプランや素子配置の見直しを行う。図６に示すよう
に、チップ６０１上のブロック３０１からブロック３０
２の間でタイミング制約を満足できないのであれば、こ
のブロック３０１とブロック３０２を近傍に配置する。
上記手順に基づく処理で、遅延最適化を行う。
で示した実施形態にタイミング制約違反のあるブロック
間の接続情報を抽出する処理５０１が加わっている。こ
の処理５０１によって、タイミング制約違反のあるブロ
ック接続データ５０２が抽出される。この情報を基に、
フロアプラン・レイアウト設計５０３にてブロックのフ
ロアプランや素子配置の見直しを行う。図６に示すよう
に、チップ６０１上のブロック３０１からブロック３０
２の間でタイミング制約を満足できないのであれば、こ
のブロック３０１とブロック３０２を近傍に配置する。
上記手順に基づく処理で、遅延最適化を行う。
【００４５】この実施形態では、図１のフローチャート
で遅延最適化を繰り返した結果、これ以上の遅延最適化
が不可能であると判断された時に、遅延最適化処理１０
２、１０８では最適化が行えない配線６０２をフロアプ
ラン・レイアウト設計５０３で縮小する。このことによ
って、タイミング制約を満足するように改善が行える効
果を有する。
で遅延最適化を繰り返した結果、これ以上の遅延最適化
が不可能であると判断された時に、遅延最適化処理１０
２、１０８では最適化が行えない配線６０２をフロアプ
ラン・レイアウト設計５０３で縮小する。このことによ
って、タイミング制約を満足するように改善が行える効
果を有する。
【００４６】尚、上述の実施形態は本発明の好適な実施
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。
【００４７】
【発明の効果】以上の説明より明かなように、本発明の
半導体集積回路の遅延最適化設計方法は、チップレベル
の複数のブロックが接続され構成された大規模ＬＳＩを
タイミング制約に左右されず階層分割し、この階層分割
された接続関係のあるブロック同士で遅延最適化の状況
を分析し、分析されたデータに基づき分割された階層毎
にブロックレベルで遅延最適化処理を行い、ＬＳＩ全体
としてチップレベルと同等の遅延最適化性能を得る。よ
って、タイミング制約の割り振りが適切でなくともブロ
ックレベルの遅延最適化がチップレベルと同等の結果と
なる。
半導体集積回路の遅延最適化設計方法は、チップレベル
の複数のブロックが接続され構成された大規模ＬＳＩを
タイミング制約に左右されず階層分割し、この階層分割
された接続関係のあるブロック同士で遅延最適化の状況
を分析し、分析されたデータに基づき分割された階層毎
にブロックレベルで遅延最適化処理を行い、ＬＳＩ全体
としてチップレベルと同等の遅延最適化性能を得る。よ
って、タイミング制約の割り振りが適切でなくともブロ
ックレベルの遅延最適化がチップレベルと同等の結果と
なる。
【図１】本発明の半導体集積回路の遅延最適化設計方法
の実施形態における階層構造に基づくブロックレベルの
遅延最適化コントロール部の処理フローチャートを示し
たものである。
の実施形態における階層構造に基づくブロックレベルの
遅延最適化コントロール部の処理フローチャートを示し
たものである。
【図２】階層構造に基づくブロックレベルの遅延最適化
処理に前後処理を含めた全体フローチャートの概要を示
したものである。
処理に前後処理を含めた全体フローチャートの概要を示
したものである。
【図３】処理対象のブロックの接続構成例を示した図で
ある。
ある。
【図４】他の実施形態の遅延最適化コントロール部の処
理フローチャートを示したものである。
理フローチャートを示したものである。
【図５】他の実施形態の図２に相当する全体フローチャ
ートの概要を示したものである。
ートの概要を示したものである。
【図６】チップ上の２個のブロック間でのタイミング制
約を満足させる処理手順例を説明するための概念図であ
る。
約を満足させる処理手順例を説明するための概念図であ
る。
【図７】従来の遅延最適化処理例を示したフローチャー
トである。
トである。
【図８】従来のチップ上の２個のブロック間でのタイミ
ング処理手順例を説明するための概念図である。
ング処理手順例を説明するための概念図である。
１０１ 各ブロックタイミング制約をデータベースに格
納する処理 １０２ 各ブロックの遅延最適化を実行する処理 １０３ 各ブロックの遅延最適化状況をデータベースに
格納する処理 １０４ 各ブロックの遅延最適化状況を分析する処理 １０５ 判定 １０６ タイミング制約を満たさないパスの接続先ブロ
ックを検索する処理 １０７ 接続先ブロックにタイミング制約の付け替え処
理 １０８ タイミング制約の付け替えがあるブロックの遅
延最適化再実行処理 １０９ 遅延最適化データベース ２１０ 回路接続・遅延・タイミング制約情報のブロッ
クレベル分割処理 ２２０ ブロックレベルの遅延最適化処理 ２２１ 遅延最適化コントロール部 ２２２〜２２４、３０１、３０２ ブロック ２３０ 回路接続・遅延情報を統合する処理 ３０３、３０６ フリップフロップ ３０４、３０５ バッファ ３０７ 出力ピン ３０８ 入力ピン ５０１ タイミング制約違反のあるブロック間の接続情
報の抽出処理 ５０２ ブロック接続データ ５０３ フロアプラン・レイアウト設計 ６０１ チップ
納する処理 １０２ 各ブロックの遅延最適化を実行する処理 １０３ 各ブロックの遅延最適化状況をデータベースに
格納する処理 １０４ 各ブロックの遅延最適化状況を分析する処理 １０５ 判定 １０６ タイミング制約を満たさないパスの接続先ブロ
ックを検索する処理 １０７ 接続先ブロックにタイミング制約の付け替え処
理 １０８ タイミング制約の付け替えがあるブロックの遅
延最適化再実行処理 １０９ 遅延最適化データベース ２１０ 回路接続・遅延・タイミング制約情報のブロッ
クレベル分割処理 ２２０ ブロックレベルの遅延最適化処理 ２２１ 遅延最適化コントロール部 ２２２〜２２４、３０１、３０２ ブロック ２３０ 回路接続・遅延情報を統合する処理 ３０３、３０６ フリップフロップ ３０４、３０５ バッファ ３０７ 出力ピン ３０８ 入力ピン ５０１ タイミング制約違反のあるブロック間の接続情
報の抽出処理 ５０２ ブロック接続データ ５０３ フロアプラン・レイアウト設計 ６０１ チップ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/82
H01L 21/822
H01L 27/04
G06F 1/10
G06F 17/50
Claims (6)
- 【請求項１】 ＬＳＩを複数のブロックに階層分割する
に際して、前記各ブロックにタイミング制約を分配して
遅延最適化を実行する半導体集積回路の遅延最適化設計
方法であって、 該半導体集積回路の遅延最適化設計方法は、ＬＳＩを複数のブロックに階層分割する際に、タイミン
グ制約を分配して前記各ブロックの遅延最適化処理を行
うステップと、 前記遅延最適化の状況を分析するステップと、 前記分析に基づきタイミング制約を再分配することによ
り遅延最適化を再実行するステップと、 を有することを特徴とする半導体集積回路の遅延最適化
設計方法。 - 【請求項２】 ＬＳＩを複数のブロックに階層分割する
に際して、前記各ブロックにタイミング制約を分配して
遅延最適化を実行する半導体集積回路の遅延最適化設計
方法であって、 ＬＳＩを複数のブロックに階層分割する際に、タイミン
グ制約を分配して前記各ブロックの遅延最適化処理を行
うステップと、 前記階層分割された接続関係のあるブロック同士で前記
遅延最適化の状況を分析するステップと、 前記分析されたデータに基づき前記ブロック間でタイミ
ング制約を満たさないパスの接続先ブロックを検索する
ステップと、 該ブロックに対して、前記満たさなかった分のタイミン
グ制約の付け替えを行うステップと、 を有することを特徴とする半導体集積回路の遅延最適化
設計方法。 - 【請求項３】 前記タイミング制約の付け替えは、 ある前記ブロックにある組合せ回路のバッファが最も高
駆動能力なタイプであった場合、 当該ブロックの出力ピンに割り振ってあるタイミング制
約値を該ブロックと接続された他の前記ブロックの入力
ピンへ足し込むことによって行われることを特徴とする
請求項２記載の半導体集積回路の遅延最適化設計方法。 - 【請求項４】 前記各ブロックのタイミング制約をデー
タベースに格納するステップと、 前記各ブロックの遅延最適化状況をデータベースに格納
するステップと、 をさらに有することを特徴とする請求項１から３のいず
れか１項に記載の半導体集積回路の遅延最適化設計方
法。 - 【請求項５】 前記各ステップにおいて取得されたデー
タを所定の遅延最適化データベースに書き込む書込ステ
ップをさらに有することを特徴とする請求項１から４の
いずれか１項に記載の半導体集積回路の遅延最適化設計
方法。 - 【請求項６】 前記各ステップは、 前記書込ステップで書き込まれたデータを読み出して行
う処理であることを特徴とする請求項５記載の半導体集
積回路の遅延最適化設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23094099A JP3476390B2 (ja) | 1999-08-17 | 1999-08-17 | 半導体集積回路の遅延最適化設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23094099A JP3476390B2 (ja) | 1999-08-17 | 1999-08-17 | 半導体集積回路の遅延最適化設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001057387A JP2001057387A (ja) | 2001-02-27 |
| JP3476390B2 true JP3476390B2 (ja) | 2003-12-10 |
Family
ID=16915699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23094099A Expired - Fee Related JP3476390B2 (ja) | 1999-08-17 | 1999-08-17 | 半導体集積回路の遅延最適化設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3476390B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003085222A (ja) | 2001-09-06 | 2003-03-20 | Mitsubishi Electric Corp | 自動配置配線装置、自動配置配線方法及び自動配置配線プログラム |
| US6990645B2 (en) | 2003-04-29 | 2006-01-24 | International Business Machines Corporation | Method for static timing verification of integrated circuits having voltage islands |
-
1999
- 1999-08-17 JP JP23094099A patent/JP3476390B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001057387A (ja) | 2001-02-27 |
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