JP2763721B2 - 論理回路検証方法 - Google Patents
論理回路検証方法Info
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- JP2763721B2 JP2763721B2 JP4338743A JP33874392A JP2763721B2 JP 2763721 B2 JP2763721 B2 JP 2763721B2 JP 4338743 A JP4338743 A JP 4338743A JP 33874392 A JP33874392 A JP 33874392A JP 2763721 B2 JP2763721 B2 JP 2763721B2
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Description
【０００１】
【産業上の利用分野】本発明は論理回路検証方法、特に
論理回路における仮配線長、更には仮配線の遅延時間を
精度よく算出する論理回路検証方法に関する。
論理回路における仮配線長、更には仮配線の遅延時間を
精度よく算出する論理回路検証方法に関する。
【０００２】
【従来の技術】ゲートアレースタンダードセルといった
セミカスタムＩＣが設計されると、実際にレイアウトを
作成する前に、仮想的な配線（以下仮配線）を行い、こ
の仮配線に対して論理検証を行う。この際、仮配線上に
対して仮の配線遅延時間を考慮しておく。この仮配線遅
延値は、過去の実績データを統計処理し、仮配線長に応
じた近似式を使用するのが一般的であり、仮配線遅延値
ｔpdは、以下の式（１）で求められる。
セミカスタムＩＣが設計されると、実際にレイアウトを
作成する前に、仮想的な配線（以下仮配線）を行い、こ
の仮配線に対して論理検証を行う。この際、仮配線上に
対して仮の配線遅延時間を考慮しておく。この仮配線遅
延値は、過去の実績データを統計処理し、仮配線長に応
じた近似式を使用するのが一般的であり、仮配線遅延値
ｔpdは、以下の式（１）で求められる。
【０００３】 ｔpd＝ｔ1 ＋Ｋ・Ｌ・ｑ （１） ここで、ｔ1 はゲート単位遅延［ｎｓ］、Ｋは配線容量
依存係数［ｎｓ／ｐＦ］、Ｌは仮配線長［ｍｍ］、ｑは
単位長さ当りの配線容量［ｐＦ／ｍｍ］である。ｔ1 、
Ｋ及びｑは、過去の実績データを統計処理して求められ
る。
依存係数［ｎｓ／ｐＦ］、Ｌは仮配線長［ｍｍ］、ｑは
単位長さ当りの配線容量［ｐＦ／ｍｍ］である。ｔ1 、
Ｋ及びｑは、過去の実績データを統計処理して求められ
る。
【０００４】この近似式の一変数である仮配線長は、以
下の各ゲート出力側の配線分岐数、すなわち各ゲートに
接続されている部品の数ｎの１次式（２）で表されるこ
とが多い。
下の各ゲート出力側の配線分岐数、すなわち各ゲートに
接続されている部品の数ｎの１次式（２）で表されるこ
とが多い。
【０００５】 Ｌ＝ａ0 ＋ｂ0 ・ｎ （２） ここで、ｎは配線分岐数、ａ0 及びｂ0 は係数である。
【０００６】また、一部の半導体メーカーでは、論理回
路において、ブロック内とブロック外という階層で式
（２）の係数ａ0 、ｂ0 を以下の式（３）、（４）のよ
うに場合分けしている例もある。
路において、ブロック内とブロック外という階層で式
（２）の係数ａ0 、ｂ0 を以下の式（３）、（４）のよ
うに場合分けしている例もある。
【０００７】 Ｌ1 ＝ａ1 ＋ｂ1 ・ｎ （３） Ｌ2 ＝ａ2 ＋ｂ2 ・ｎ （４） ここで、Ｌ1 、ａ1 、ｂ1 はブロック間の配線長及び係
数、Ｌ2 、ａ2 、ｂ2はブロック内の配線長及び係数で
ある。
数、Ｌ2 、ａ2 、ｂ2はブロック内の配線長及び係数で
ある。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
式（２）の仮配線長予測式は、配置配線で配線長の決定
に影響を与える全ての要因を考慮したのではなく、予測
精度の点で問題があった。 例えば、同一ダイにおいて
コアマクロの大きさが異なるチップの場合、ＩＯパッド
−コアマクロ間の距離は変わってくるが、上記式（２）
には、そのような要因を考慮していない。
式（２）の仮配線長予測式は、配置配線で配線長の決定
に影響を与える全ての要因を考慮したのではなく、予測
精度の点で問題があった。 例えば、同一ダイにおいて
コアマクロの大きさが異なるチップの場合、ＩＯパッド
−コアマクロ間の距離は変わってくるが、上記式（２）
には、そのような要因を考慮していない。
【０００９】図５には、従来の仮配線長と実際にレイア
ウトした際の配線長（以下実配線長という）との関係が
示されている。グラフ線３０は仮配線長と実配線長とが
一致した場合を示している。図５によると、全体的に仮
配線長の予測にマージンが大きいことがわかる。これ
は、実配線長が仮配線長より長くなることにより、所望
の論理値を出力するタイミングが遅れてしまい、ファン
クションエラー等の異常が発生することを防止するため
である。つまり、このような異常による再設計等の工程
の戻りを防ぐためにもマージンを多めに取っており、一
般に従来の場合の寄与率は６５〜７０％である。
ウトした際の配線長（以下実配線長という）との関係が
示されている。グラフ線３０は仮配線長と実配線長とが
一致した場合を示している。図５によると、全体的に仮
配線長の予測にマージンが大きいことがわかる。これ
は、実配線長が仮配線長より長くなることにより、所望
の論理値を出力するタイミングが遅れてしまい、ファン
クションエラー等の異常が発生することを防止するため
である。つまり、このような異常による再設計等の工程
の戻りを防ぐためにもマージンを多めに取っており、一
般に従来の場合の寄与率は６５〜７０％である。
【００１０】このように予測精度の点で問題があること
で、マージンを大きく取る必要があり、したがって、論
理回路に高速動作を追及することはできないという問題
があった。
で、マージンを大きく取る必要があり、したがって、論
理回路に高速動作を追及することはできないという問題
があった。
【００１１】以上のことから回路のスピード向上、消費
電力、発熱の低減には、論理回路設計段階でのタイミン
グ上、精度のよい検証が不可欠であり、そのためには仮
配線長予測式は、精度の高いものが要求される。
電力、発熱の低減には、論理回路設計段階でのタイミン
グ上、精度のよい検証が不可欠であり、そのためには仮
配線長予測式は、精度の高いものが要求される。
【００１２】本発明は、以上のような問題を解決するた
めになされたものであり、その目的は、回路の動作に大
きな影響を与える配線遅延に関して、配線遅延前に精度
よく配線遅延を予測しうる論理回路検証方法を提供する
ことにある。
めになされたものであり、その目的は、回路の動作に大
きな影響を与える配線遅延に関して、配線遅延前に精度
よく配線遅延を予測しうる論理回路検証方法を提供する
ことにある。
【００１３】
【課題を解決するための手段】以上のような目的を達成
するために、本発明における論理回路検証方法は、階層
構造を有する論理回路における仮配線の遅延時間を、ゲ
ート単位遅延、配線容量依存係数、仮配線長及び単位長
さ当りの配線容量を変数として算出する論理回路検証方
法において、前記仮配線長をＩＯパッド−コアマクロ
間、コアマクロ内のブロック間及びブロック内に場合分
けして求め、かつ、以下の各手段を備えることを特徴と
する。
するために、本発明における論理回路検証方法は、階層
構造を有する論理回路における仮配線の遅延時間を、ゲ
ート単位遅延、配線容量依存係数、仮配線長及び単位長
さ当りの配線容量を変数として算出する論理回路検証方
法において、前記仮配線長をＩＯパッド−コアマクロ
間、コアマクロ内のブロック間及びブロック内に場合分
けして求め、かつ、以下の各手段を備えることを特徴と
する。
【００１４】このうちのＩＯパッド−コアマクロ間の仮
配線長は、仮配線分岐数、コアマクロ及びダイサイズを
要因変数として算出されることを特徴とする。
配線長は、仮配線分岐数、コアマクロ及びダイサイズを
要因変数として算出されることを特徴とする。
【００１５】また、コアマクロ内のブロック間の仮配線
長は、仮配線分岐数及びコアマクロの対角線長を要因変
数として算出されることを特徴とする。
長は、仮配線分岐数及びコアマクロの対角線長を要因変
数として算出されることを特徴とする。
【００１６】また、ブロック内のセル間の仮配線長は、
仮配線分岐数及びブロック内のゲート数を要因変数とし
て算出されることを特徴とする。
仮配線分岐数及びブロック内のゲート数を要因変数とし
て算出されることを特徴とする。
【００１７】更に、前記仮配線長は、仮配線の分岐数に
応じた係数を用いて算出されることを特徴とする。
応じた係数を用いて算出されることを特徴とする。
【００１８】
【作用】以上のような構成を有する本発明に係る論理回
路検証方法においては、仮配線の遅延時間を求める算出
式の一変数である仮配線長を、ＩＯパッド−コアマクロ
間、コアマクロ内のブロック間及びブロック内に場合分
けして求める。
路検証方法においては、仮配線の遅延時間を求める算出
式の一変数である仮配線長を、ＩＯパッド−コアマクロ
間、コアマクロ内のブロック間及びブロック内に場合分
けして求める。
【００１９】ＩＯパッド−コアマクロ間の仮配線長を算
出する場合には、仮配線分岐数、コアマクロ及びダイサ
イズを要因変数とする。
出する場合には、仮配線分岐数、コアマクロ及びダイサ
イズを要因変数とする。
【００２０】コアマクロ内のブロック間の仮配線長を算
出する場合には、仮配線分岐数及びコアマクロの対角線
長を要因変数とする。
出する場合には、仮配線分岐数及びコアマクロの対角線
長を要因変数とする。
【００２１】ブロック内のセル間の仮配線長を算出する
場合には、仮配線分岐数及びブロック内のゲート数を要
因変数とする。
場合には、仮配線分岐数及びブロック内のゲート数を要
因変数とする。
【００２２】また、上記仮配線長を算出する際に、仮配
線の分岐数に応じた係数を用いて仮配線長を算出する。
線の分岐数に応じた係数を用いて仮配線長を算出する。
【００２３】このようにして仮配線長を算出すること
で、精度のよい仮配線の遅延時間を求めることができ、
したがって、精度のよい論理回路を設計することができ
る。
で、精度のよい仮配線の遅延時間を求めることができ、
したがって、精度のよい論理回路を設計することができ
る。
【００２４】
【実施例】以下、図面に基づいて、本発明の好適な実施
例を説明する。
例を説明する。
【００２５】図１には、本実施例を説明するのに好適な
論理回路を含むチップ１の概略図が示されている。チッ
プ１は、その周囲のＩＯパッド２と、ＩＯパッド２の内
部のコアマクロ４で構成される。コアマクロ４の内部に
はブロック６が、ブロック６の内部にはセル８が含まれ
ている。そして、各階層間、すなわちＩＯパッド２−コ
アマクロ４間、コアマクロ４内のブロック６間、ブロッ
ク６内のセル８間にはそれぞれ配線１０、１２、１４が
施されている。この各配線１０、１２、１４の長さを統
計処理し、配線分岐数ｎ毎にまとめると、図２に示すよ
うに１次回帰式が階層毎に分かれる。
論理回路を含むチップ１の概略図が示されている。チッ
プ１は、その周囲のＩＯパッド２と、ＩＯパッド２の内
部のコアマクロ４で構成される。コアマクロ４の内部に
はブロック６が、ブロック６の内部にはセル８が含まれ
ている。そして、各階層間、すなわちＩＯパッド２−コ
アマクロ４間、コアマクロ４内のブロック６間、ブロッ
ク６内のセル８間にはそれぞれ配線１０、１２、１４が
施されている。この各配線１０、１２、１４の長さを統
計処理し、配線分岐数ｎ毎にまとめると、図２に示すよ
うに１次回帰式が階層毎に分かれる。
【００２６】以上のことから本実施例において特徴的な
ことは、ＩＯパッド２−コアマクロ４間、コアマクロ４
内のブロック６間、ブロック６内のセル８間の階層毎に
仮配線長を求める式を設定することである。また、精度
をよい仮配線長を算出するために後述する要因を変数と
して各式に取り入れたことである。これにより、より正
確な仮配線長を求めることで精度のよい仮配線の遅延時
間を求めることができ、したがって、精度のよい論理回
路を設計することができる。
ことは、ＩＯパッド２−コアマクロ４間、コアマクロ４
内のブロック６間、ブロック６内のセル８間の階層毎に
仮配線長を求める式を設定することである。また、精度
をよい仮配線長を算出するために後述する要因を変数と
して各式に取り入れたことである。これにより、より正
確な仮配線長を求めることで精度のよい仮配線の遅延時
間を求めることができ、したがって、精度のよい論理回
路を設計することができる。
【００２７】以下に階層毎の仮配線長を算出する式につ
いて説明する。
いて説明する。
【００２８】第一に、ＩＯパッド２−コアマクロ４間の
仮配線長を求める際、ダイとコアマクロ４の面積比を算
出式の要因変数とする。
仮配線長を求める際、ダイとコアマクロ４の面積比を算
出式の要因変数とする。
【００２９】チップ１内のダイの大きさは、コアマクロ
４の大きさが異なっていても端子数の関係、あるいは適
当な大きさのダイがない等の理由により、異なる大きさ
のコアマクロ４に対して同じ大きさのダイを使用する場
合がある。この時、ＩＯパッド２−コアマクロ４間にダ
イ−コアマクロ４間の物理的な相対関係が大きな要因で
あると考えられる。
４の大きさが異なっていても端子数の関係、あるいは適
当な大きさのダイがない等の理由により、異なる大きさ
のコアマクロ４に対して同じ大きさのダイを使用する場
合がある。この時、ＩＯパッド２−コアマクロ４間にダ
イ−コアマクロ４間の物理的な相対関係が大きな要因で
あると考えられる。
【００３０】以上のことから、ＩＯパッド２−コアマク
ロ４間の仮配線長Ｌは、分岐数ｎ以外にダイとコアマク
ロ４の面積比ｒを要因変数として、以下の式（５）で表
すことができる。ただし、ａ1 、ｂ1 、ｃ1 は係数とす
る。
ロ４間の仮配線長Ｌは、分岐数ｎ以外にダイとコアマク
ロ４の面積比ｒを要因変数として、以下の式（５）で表
すことができる。ただし、ａ1 、ｂ1 、ｃ1 は係数とす
る。
【００３１】 Ｌ＝ａ1 ＋ｂ1 ・ｎ＋ｃ1 ・ｒ （５） 第二に、コアマクロ４内のブロック６間の配線長は、コ
アマクロ４の大きさの影響を受ける。したがって、コア
マクロ４内のブロック６間の仮配線長Ｌは、分岐数ｎ以
外にコアマクロ４の大きさに関する要因としてコアマク
ロ４の対角線長Ｒを要因変数とし、以下の式（６）で表
すことができる。ただし、ａ3 、ｂ3 、ｃ3 は係数とす
る。
アマクロ４の大きさの影響を受ける。したがって、コア
マクロ４内のブロック６間の仮配線長Ｌは、分岐数ｎ以
外にコアマクロ４の大きさに関する要因としてコアマク
ロ４の対角線長Ｒを要因変数とし、以下の式（６）で表
すことができる。ただし、ａ3 、ｂ3 、ｃ3 は係数とす
る。
【００３２】 Ｌ＝ａ3 ＋ｂ3 ・ｎ＋ｃ3 ・Ｒ （６） 第三に、ブロック６内のセル８間の配線長は、ブロック
６の大きさの影響を受ける。したがって、ブロック６内
のセル８間の仮配線長Ｌは、分岐数ｎ以外にブロック６
の大きさに関する要因としてブロック６内のゲート数Ｇ
を要因変数とし、以下の式（７）で表すことができる。
ただし、ａ5 、ｂ5 、ｃ5 は係数とする。 Ｌ＝ａ5 ＋ｂ5 ・ｎ＋ｃ5 ・Ｇ （７） 以上のように、仮配線長Ｌを求める際に、階層毎に場合
分けし、更に分岐数ｎ以外の要因変数を考慮すること
で、より正確な仮配線長を求めることができる。この求
められた仮配線長Ｌを従来の技術で示した式（１）に代
入することにより、精度のよい仮配線長の遅延時間を算
出でき、したがって、精度のよい論理回路を設計するこ
とができる。
６の大きさの影響を受ける。したがって、ブロック６内
のセル８間の仮配線長Ｌは、分岐数ｎ以外にブロック６
の大きさに関する要因としてブロック６内のゲート数Ｇ
を要因変数とし、以下の式（７）で表すことができる。
ただし、ａ5 、ｂ5 、ｃ5 は係数とする。 Ｌ＝ａ5 ＋ｂ5 ・ｎ＋ｃ5 ・Ｇ （７） 以上のように、仮配線長Ｌを求める際に、階層毎に場合
分けし、更に分岐数ｎ以外の要因変数を考慮すること
で、より正確な仮配線長を求めることができる。この求
められた仮配線長Ｌを従来の技術で示した式（１）に代
入することにより、精度のよい仮配線長の遅延時間を算
出でき、したがって、精度のよい論理回路を設計するこ
とができる。
【００３３】本実施例により求められた仮配線長と実配
線長との関係を図３に示す。なお、図３のグラフ線２０
は、仮配線長と実配線長とが一致していることを示して
いる。
線長との関係を図３に示す。なお、図３のグラフ線２０
は、仮配線長と実配線長とが一致していることを示して
いる。
【００３４】図３に示されるように、本実施例により求
められた仮配線長は実配線長より少しばかり長く近似し
た値をなっており、大きなマージンにはならない。上記
式（５）〜（７）の寄与率は９０％程度になる。したが
って、論理回路の高速性を追及する場合、有効である。
められた仮配線長は実配線長より少しばかり長く近似し
た値をなっており、大きなマージンにはならない。上記
式（５）〜（７）の寄与率は９０％程度になる。したが
って、論理回路の高速性を追及する場合、有効である。
【００３５】ところで、統計的に分析すると、図４に示
すように、仮に図４の１次関数式をＬ＝ａｎ＋ｂとする
と、分岐数ｎが大きくなるにつれて、傾きａはｎがある
分岐数Ｎより大きくなれば小さくなる。したがって、こ
の影響も考慮し、上記式（５）〜（７）において、式
（５）は、 Ｌ＝ａ1 ＋ｂ1 ・ｎ＋ｃ1 ・ｒ （ｎは１以上ｍ1
未満のとき） Ｌ＝ａ2 ＋ｂ2 ・ｎ＋ｃ2 ・ｒ （ｎはｍ1 以上の
とき） 式（６）は、 Ｌ＝ａ3 ＋ｂ3 ・ｎ＋ｃ3 ・Ｒ （ｎは１以上ｍ2
未満のとき） Ｌ＝ａ4 ＋ｂ4 ・ｎ＋ｃ4 ・Ｒ （ｎはｍ2 以上の
とき） 式（７）は、 Ｌ＝ａ5 ＋ｂ5 ・ｎ＋ｃ5 ・Ｇ （ｎは１以上ｍ3
未満のとき） Ｌ＝ａ6 ＋ｂ6 ・ｎ＋ｃ6 ・Ｇ （ｎはｍ3 以上の
とき） のようにそれぞれの式に分かれる。
すように、仮に図４の１次関数式をＬ＝ａｎ＋ｂとする
と、分岐数ｎが大きくなるにつれて、傾きａはｎがある
分岐数Ｎより大きくなれば小さくなる。したがって、こ
の影響も考慮し、上記式（５）〜（７）において、式
（５）は、 Ｌ＝ａ1 ＋ｂ1 ・ｎ＋ｃ1 ・ｒ （ｎは１以上ｍ1
未満のとき） Ｌ＝ａ2 ＋ｂ2 ・ｎ＋ｃ2 ・ｒ （ｎはｍ1 以上の
とき） 式（６）は、 Ｌ＝ａ3 ＋ｂ3 ・ｎ＋ｃ3 ・Ｒ （ｎは１以上ｍ2
未満のとき） Ｌ＝ａ4 ＋ｂ4 ・ｎ＋ｃ4 ・Ｒ （ｎはｍ2 以上の
とき） 式（７）は、 Ｌ＝ａ5 ＋ｂ5 ・ｎ＋ｃ5 ・Ｇ （ｎは１以上ｍ3
未満のとき） Ｌ＝ａ6 ＋ｂ6 ・ｎ＋ｃ6 ・Ｇ （ｎはｍ3 以上の
とき） のようにそれぞれの式に分かれる。
【００３６】ただし、ａi 、ｂi 、ｃi （ｉ＝１、２、
・・・、６）、ｍj （ｊ＝１、２、３）は定数である。
また、ｍj は、上記分岐数Ｎであるが、各階層間によっ
て異なる値になることも考慮し、独自の定数で表した。
・・・、６）、ｍj （ｊ＝１、２、３）は定数である。
また、ｍj は、上記分岐数Ｎであるが、各階層間によっ
て異なる値になることも考慮し、独自の定数で表した。
【００３７】以上のように、本実施例によれば、ＩＯパ
ッド２−コアマクロ４間、コアマクロ４内のブロック６
間、ブロック６内のセル８間の階層毎に仮配線長を求め
る式を設定し、各算出式に配線長の決定に影響を与える
要因を変数として追加することにより、より精度の高い
仮配線長を求めることができる。
ッド２−コアマクロ４間、コアマクロ４内のブロック６
間、ブロック６内のセル８間の階層毎に仮配線長を求め
る式を設定し、各算出式に配線長の決定に影響を与える
要因を変数として追加することにより、より精度の高い
仮配線長を求めることができる。
【００３８】
【発明の効果】以上のように、本発明に係る論理回路検
証方法によれば、より精度の高い仮配線長、更には仮配
線における遅延時間を求めることができるので、マージ
ンが少なくより高速な精度のよい論理回路の設計が可能
となる。
証方法によれば、より精度の高い仮配線長、更には仮配
線における遅延時間を求めることができるので、マージ
ンが少なくより高速な精度のよい論理回路の設計が可能
となる。
【００３９】これにより、仮配線の遅延時間と実配線長
の遅延時間との差をより小さくすることができるので、
遅延により発生するファンクションエラーあるいはタイ
ミングエラー等の異常を回避することが可能となる。
の遅延時間との差をより小さくすることができるので、
遅延により発生するファンクションエラーあるいはタイ
ミングエラー等の異常を回避することが可能となる。
【００４０】更に、上記異常を回避することができるこ
とで回路設計期間を短縮することが可能となる。
とで回路設計期間を短縮することが可能となる。
【図１】本発明に係る論理回路検証方法の説明に好適な
チップの概略図である。
チップの概略図である。
【図２】階層間毎の分岐数と実配線長との関係を示すグ
ラフである。
ラフである。
【図３】本発明に係る論理回路検証方法により求められ
た仮配線長と実配線長との関係を示すグラフである。
た仮配線長と実配線長との関係を示すグラフである。
【図４】分岐数と実配線長との関係を示すグラフであ
る。
る。
【図５】従来の論理回路検証方法により求められた仮配
線長と実配線長との関係を示すグラフである。
線長と実配線長との関係を示すグラフである。
フロントページの続き (56)参考文献 特開 平４−250571（ＪＰ，Ａ) 特開 昭61−56435（ＪＰ，Ａ) 特開 平４−54565（ＪＰ，Ａ) 特開 平４−237156（ＪＰ，Ａ) 特開 平４−182783（ＪＰ，Ａ) 特開 平４−167182（ＪＰ，Ａ) 特開 平２−170448（ＪＰ，Ａ) 特開 平２−236675（ＪＰ，Ａ) 特開 平２−119242（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/82 G06F 17/50
Claims (4)
- 【請求項１】 階層構造を有する論理回路における仮配
線の遅延時間を、ゲート単位遅延、配線容量依存係数、
仮配線長及び単位長さ当りの配線容量を変数として算出
する論理回路検証方法において、 前記仮配線長をＩＯパッド−コアマクロ間、コアマクロ
内のブロック間及びブロック内に場合分けして求め、 ＩＯパッド−コアマクロ間の前記仮配線長は、仮配線分
岐数、コアマクロ及びダイサイズを要因変数として算出
される ことを特徴とする論理回路検証方法。 - 【請求項２】 階層構造を有する論理回路における仮配
線の遅延時間を、ゲート単位遅延、配線容量依存係数、
仮配線長及び単位長さ当りの配線容量を変数として算出
する論理回路検証方法において、前記仮配線長をＩＯパッド−コアマクロ間、コアマクロ
内のブロック間及びブロック内に場合分けして求め、 コアマクロ内のブロック間の 前記仮配線長は、仮配線分
岐数及びコアマクロの対角線長を要因変数として算出さ
れることを特徴とする論理回路検証方法。 - 【請求項３】 階層構造を有する論理回路における仮配
線の遅延時間を、ゲート単位遅延、配線容量依存係数、
仮配線長及び単位長さ当りの配線容量を変数として算出
する論理回路検証方法において、前記仮配線長をＩＯパッド−コアマクロ間、コアマクロ
内のブロック間及びブロック内に場合分けして求め、 ブロック内のセル間の 前記仮配線長は、仮配線分岐数及
びブロック内のゲート数を要因変数として算出されるこ
とを特徴とする論理回路検証方法。 - 【請求項４】 請求項１乃至３記載の論理回路検証方法
において、前記仮配線長は、前記仮配線の分岐数に応じた係数を用
いて 算出されることを特徴とする論理回路検証方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4338743A JP2763721B2 (ja) | 1992-12-18 | 1992-12-18 | 論理回路検証方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4338743A JP2763721B2 (ja) | 1992-12-18 | 1992-12-18 | 論理回路検証方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06188316A JPH06188316A (ja) | 1994-07-08 |
| JP2763721B2 true JP2763721B2 (ja) | 1998-06-11 |
Family
ID=18321045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4338743A Expired - Fee Related JP2763721B2 (ja) | 1992-12-18 | 1992-12-18 | 論理回路検証方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2763721B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3123974B2 (ja) | 1998-03-19 | 2001-01-15 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路の配線方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6156435A (ja) * | 1984-07-25 | 1986-03-22 | Fujitsu Ltd | 半導体集積回路装置に於ける配線長予測方法 |
| JPH04250571A (ja) * | 1991-01-09 | 1992-09-07 | Toshiba Corp | 配線長予測装置 |
-
1992
- 1992-12-18 JP JP4338743A patent/JP2763721B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06188316A (ja) | 1994-07-08 |
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