JP2888708B2 - 論理回路の設計方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体基板上または
プリント基板上に構成する論理回路の設計方法に関す
る。

【０００２】

【従来の技術】従来より、例えばゲートアレイやスタン
ダードセル方式のＡＳＩＣ（特定用途向ＬＳＩ）の設計
を行う場合、先ずアーキテクチャの設計を行い、論理設
計を行った後、その論理回路の各セルのファンイン・フ
ァンアウト数および仮想配線容量から仮想外部付加容量
を見積り、この仮想配線容量による遅延付き論理シミュ
レーションを行う。その結果、論理の誤りやタイミング
の誤りが生じるか否かを検証する。検証エラーが生じな
ければ、設計した論理回路の各セルおよび信号線を自動
配置配線し、実配線負荷容量を算出して、その実配線容
量による遅延付き論理シミュレーションを行い、論理の
誤りやタイミングの誤りが生じないか検証を行う。その
結果、検証エラーが生じなければ論理回路の設計が完了
する。もし仮想配線容量による検証エラーまたは実配線
容量による検証エラーが生じた場合には、該当箇所のセ
ルをドライブ能力の高いセルや動作速度の速いセルに置
き換えることによって修正を行い、検証エラーが生じな
いようにしている。

【０００３】前記論理処理は、ワークステーションなど
を用いて、論理回路設計用ソフトウエアを実行させるこ
とにより行い、前記自動配置配線処理はレイアウト設計
用ソフトウエアを実行させて行い、さらに前記論理シミ
ュレーションは論理回路検証用ソフトウエアを実行させ
て行うようにしている。

【０００４】なお、このような論理回路の設計方法は、
半導体基板上における場合に限らず、プリント基板上に
ディスクリート部品を配置して構成する場合にも同様に
適用される。

【０００５】

【発明が解決しようとする課題】ところが、仮想配線遅
延時間による検証エラーや実遅延時間による検証エラー
に対する対応は設計者の判断により、必ずしも最適でな
い方法が採られてきた。そのため、たとえば論理回路設
計時の予想を越えるようなエラーに対しては、単にセル
を他のセルに置き換えるだけでは検証エラーを容易に回
避できず、エラー回避のための作業時間が長くなり、回
路規模も大幅に増加する事が多かった。

【０００６】この発明の目的は、仮想配線遅延時間によ
る検証エラーや実遅延時間による検証エラーの度合いに
応じて最適な対策を施し、前述の問題を解消した論理回
路の設計方法を提供することにある。

【０００７】

【課題を解決するための手段】この発明の論理回路の設
計方法は、論理設計を行うステップと、論理回路の構成
要素である各セル間の信号線の仮想的距離等を見積もっ
て仮想配線遅延時間による論理検証を行うステップと、
前記論理検証において検証エラーの生じない論理回路の
各セルおよび各セル間を接続する配線を与えられたタイ
ミング条件の制約の下で配置配線するステップと、前記
配置配線の結果から実配線の静的遅延時間による設計検
証を行うステップと、前記論理検証および前記設計検証
の結果生じる検証エラーの程度により第１種と第２種の
検証エラーを判定するステップと、第１種の検証エラー
が生じた場合に、該当箇所のセルを、動作速度またはド
ライブ能力の異なるセルに置き換えるステップと、第２
種の検証エラーが生じた場合に、前記検証エラーを回避
すべく回路アーキテクチャの一部を変更するステップ
と、前記配置配線の結果から実遅延時間による動的論理
シミュレーションを行うステップと、前記動的論理シミ
ュレーションで検証エラーが生じた場合に、前記タイミ
ング条件の制約を変更するステップと、を有することを
特徴とする。

【０００８】

【作用】この発明の論理回路の設計方法では、まず論理
設計が行われ、論理回路を構成する各セル間の信号線の
仮想的距離等を見積もって仮想配線遅延時間による論理
検証が行われる。そして、論理検証の結果検証エラーの
生じない論理回路の構成要素である各セルの配置および
各セル間を接続する配線の配置が行われ、この配置配線
の結果から実配線の静的遅延時間による設計検証が行わ
れる。また、論理検証および設計検証の結果生じる検証
エラーの程度に応じて第１種と第２種の検証エラーも判
定する。第１種の検証エラーが生じた場合には、該当箇
所のセルが動作速度またはドライブ能力の異なる他のセ
ルに置き換えられて検証エラーが回避される。一方、第
２種の検証エラーが生じた場合には、回路アーキテクチ
ャの一部が変更されて検証エラーが回避される。さら
に、前記配置配線の結果から実遅延時間による動的論理
シミュレーションを行い、その動的論理シミュレーショ
ンで検証エラーが生じた場合に、前記配置配線のステッ
プで用いるタイミング条件の制約を変更する。

【０００９】前記第１種の検証エラーを比較的小さな検
証エラーとし、第２種の検証エラーを第１種の検証エラ
ーより大きな一定の検証エラーを超えるエラーとすれ
ば、上記のように仮想配線遅延時間による論理検証や実
遅延時間による設計検証を行った結果、生じた検証エラ
ーが小さな段階ではセルの置き換えにより対応し、大き
な検証エラーが生じた場合に直ちに回路アーキテクチャ
まで戻って、その一部を変更するようにするため、設計
検証を満足する論理回路を短期間に設計することがで
き、しかも無駄なセルの置換を繰り返さないため回路の
増加も抑えることができる。さらに、設計検証を行った
結果生じた検証エラーに対して変更を行うだけでなく、
論理検証を行った結果生じた検証エラーに対しても同様
の手法で変更を行うようにしているので、設計の早い段
階でも検証エラーの程度に応じて最小限の的確な設計変
更が行え、しかも、論理検証および設計検証にパスした
実配線の実遅延時間による動的論理シミュレーションを
行って、検証エラーが生じた場合に配置配線で用いるタ
イミング条件の制約を変更するようにしたので、セルの
置き換えや回路変更にまで戻らずに速やかに配置配線を
再実行することができ、一層短期間に仕様を満たす論理
回路を設計できる。

【００１０】

【実施例】この発明の実施例である論理回路の設計方法
をフローチャートとして図１に示す。まず、回路アーキ
テクチャの設計を行い、論理設計を行う（ｎ１→ｎ
２）。

【００１１】続いて、論理回路を構成する各セル間の信
号線の仮想的距離などから仮想配線遅延時間の見積りを
行う（ｎ３）。そして、その仮想配線遅延時間による論
理シミュレーションを行う（ｎ４）。その結果、初期の
論理通りの動作を行うか否かを検証する（ｎ５）。もし
検証エラーが生じれば、該当箇所のセルを他の動作速度
またはドライブ能力の異なるセルに置き換えることによ
って検証エラーが解消されるか否か、また回路変更が必
要であるか否かの判定を行う（ｎ６→ｎ７）。もしセル
の置き換えで対応できる場合には、セルの置き換えを行
う（ｎ８）。もし回路変更が必要であれは、ステップｎ
２に戻って該当箇所の論理回路の構成を一部変更する。
もし回路変更でも対応できない大きな検証エラーが生じ
た場合には、アーキテクチャの設計に戻って回路アーキ
テクチャのレベルでの必要最低限な変更を行う（ｎ７→
ｎ１）。なお、回路アーキテクチャから実現できる各回
路の最小最大遅延情報および各セル固有の最小最大遅延
情報は予めデータベースとして備えている。ステップｎ
６およびｎ７の判定はこれらの情報を基に行う。

【００１２】ステップｎ５の判定でＯＫとなった場合、
またはセルの置き換えを行ったのち、ステップｎ９以降
の処理を行う。まず論理回路を構成する各セルの配置お
よび各セル間を接続する信号線の配置を行う（ｎ９）。
その際、ステップｎ４で行った仮想配線遅延時間による
論理シミュレーションの結果により定められるタイミン
グ条件の制約を満足するように自動配置配線を行う。こ
れにより得られた実配線による遅延時間を抽出し、全て
の信号配線の静的遅延時間による検証を行う（ｎ１０→
ｎ１１）。この実遅延時間による検証の結果、検証エラ
ーが生じた場合に、そのエラーの程度がセルの置き換え
で解消されるものであるか、回路変更を要するものであ
るかを判定する（ｎ１２→ｎ６，ｎ７）。もしセルの置
き換えのみで解消できるなら、該当箇所のセルを動作速
度またはドライブ能力の異なる他のセルに置き換えて、
再びステップｎ９以降の処理を行う（ｎ８→ｎ９・・
・）。もし回路変更によって検証エラーが解消されるな
ら、再びステップｎ２に戻って論理回路の一部を変更す
る（ｎ７→ｎ２）。回路変更でも検証エラーが解消でき
ない場合には、回路アーキテクチャの設計に戻って必要
最低限のアーキテクチャの変更を行う（ｎ７→ｎ１）。
実配線による全ての信号配線の静的遅延時間が全て満足
するものとなれば、続いて実遅延時間による動的な論理
シミュレーションを行う（ｎ１３）。これにより、後述
するようにグリッジ（スパイクノイズ）の発見などを行
う。もしこの動的論理シミュレーションが所期の論理通
りに作動しなければ、自動配置配線の際に用いるタイミ
ング条件の制約を変更する（ｎ１５→ｎ９・・・）。

【００１３】実遅延時間による論理シミュレーションも
満足すれば論理回路の設計を終了する。

【００１４】なお、図１に示したステップｎ１１の静的
遅延時間とは、例えば図３に示す論理回路において、入
力端子Ａから出力端子Ｃまでの配線長、または入力端子
Ｂから出力端子Ｃまでの配線長に基づく信号の遅延時間
であり、図１に示したステップｎ１３における動的遅延
時間とは、図４に示すように、図３に示した論理回路の
入力信号の変化に応じて生じる出力信号の遅延時間であ
る。ここでｔ１は出力信号Ｃの立ち上がり遅延時間、ｔ
２はその立ち下がり遅延時間である。

【００１５】次に、この発明の論理回路の設計方法が適
用される半導体集積回路の概略構成を図２に示す。図２
において１，７はそれぞれＩ／Ｏパッドであり、２は入
力回路、６は出力回路である。この入力回路２と出力回
路６間に入力信号線３および出力信号線５を介して加算
器４を設けている。このような論理回路を設計する場
合、仮想配線による仮想遅延においては、加算器４とし
てたとえばリップルキャリー型加算器を用いてタイミン
グ条件を満足する場合でも、その回路を実際に自動配置
配線した結果、配線長が予想値より大幅に長くなって、
加算器やその周辺回路の部分修正だけではタイミング条
件を満足できないことが判明すれば、加算器４のアーキ
テクチャを、例えばリップルキャリー型からキャリール
ックアヘッド型に変更することによってタイミングエラ
ーを解消することができるようになる。もし、実配線に
よる遅延時間の検証の結果エラーが生じた際に、従来ど
おりセルの置き換えや回路の部分修正を行っていたので
は、いつまでもタイミング条件を満足できず、仮に満足
できる回路が発見されても、それまでに長時間を要し、
回路規模も大幅に増加することになるが、本願発明によ
ればそのような問題が解消される。

【００１６】

【発明の効果】この発明によれば、仮想遅延時間による
論理検証や実配線の静的遅延時間による設計検証の結
果、生じる検証エラーの程度に応じて、セルの置き換え
または回路アーキテクチャの一部を変更し、また、配置
配線の結果から実遅延時間による動的論理シミュレーシ
ョンを行い、その検証エラーに応じて配置配線でのタイ
ミング条件を変更するようにしたため、最小限の的確な
設計変更を行えるようになり、短期間に、かつ回路規模
も増大することなく、仕様を満たす論理回路を設計でき
るようになる。

【図面の簡単な説明】

【図１】この発明の実施例である論理回路の設計方法の
処理手順を示すフローチャートである。

【図２】この発明が適用される半導体集積回路の概略構
成図である。

【図３】論理回路の例を示す図である。

【図４】動的遅延時間の説明に供する図である。

【符号の説明】 １，７−Ｉ／Ｏパッド ２−入力回路 ３−入力信号線 ４−加算器 ５−出力信号線 ６−出力回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/82 G06F 17/50 H01L 21/822 H01L 27/04 H05K 3/00

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 論理設計を行うステップと、 論理回路の構成要素である各セル間の信号線の仮想的距
   離等を見積もって仮想配線遅延時間による論理検証を行
   うステップと、 前記論理検証において検証エラーの生じない論理回路の
   各セルおよび各セル間を接続する配線を与えられたタイ
   ミング条件の制約の下で配置配線するステップと、 前記配置配線の結果から実配線の静的遅延時間による設
   計検証を行うステップと、 前記論理検証および前記設計検証の結果生じる検証エラ
   ーの程度により第１種と第２種の検証エラーを判定する
   ステップと、 第１種の検証エラーが生じた場合に、該当箇所のセル
   を、動作速度またはドライブ能力の異なるセルに置き換
   えるステップと、 第２種の検証エラーが生じた場合に、前記検証エラーを
   回避すべく回路アーキテクチャの一部を変更するステッ
   プと、 前記配置配線の結果から実遅延時間による動的論理シミ
   ュレーションを行うステップと、 前記動的論理シミュレーションで検証エラーが生じた場
   合に、前記タイミング条件の制約を変更するステップ
   と、 を有することを特徴とする論理回路の設計方法。