JPH05191270A - ワイヤードオア方法およびワイヤードオア回路 - Google Patents
ワイヤードオア方法およびワイヤードオア回路Info
- Publication number
- JPH05191270A JPH05191270A JP6366891A JP6366891A JPH05191270A JP H05191270 A JPH05191270 A JP H05191270A JP 6366891 A JP6366891 A JP 6366891A JP 6366891 A JP6366891 A JP 6366891A JP H05191270 A JPH05191270 A JP H05191270A
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Abstract
(57)【要約】
【目的】 複数の集積回路をワイアードオア形式で接続
したワイヤードオア回路に関し、ワイヤードオア専用マ
クロを開発せずに汎用性のある接続用マクロを利用して
必要最小限のマクロ開発で済ませ開発工数を低減させる
ことができるようにすることを目的とする。 【構成】 複数の集積回路３，４をワイヤードオア接続
する回路において、各集積回路３，４に組み込んだ汎用
接続マクロ１，１の出力側配線１ａ，１ａをワイヤード
オア接続するように構成する。
したワイヤードオア回路に関し、ワイヤードオア専用マ
クロを開発せずに汎用性のある接続用マクロを利用して
必要最小限のマクロ開発で済ませ開発工数を低減させる
ことができるようにすることを目的とする。 【構成】 複数の集積回路３，４をワイヤードオア接続
する回路において、各集積回路３，４に組み込んだ汎用
接続マクロ１，１の出力側配線１ａ，１ａをワイヤード
オア接続するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は複数の集積回路をワイア
ードオア形式で接続したワイヤードオア方法およびワイ
ヤードオア回路に関する。
ードオア形式で接続したワイヤードオア方法およびワイ
ヤードオア回路に関する。
【０００２】
【従来の技術】新規テクノロジを用いたＬＳＩ（大規模
集積回路）を開発する際、ＡＮＤ回路、ＯＲ回路、入出
力バッファあるいはバス制御回路などの各機能を持った
マクロ（回路）を開発し、製造および検証を行い、設計
者はそのマクロを使用して論理設計をしていた。
集積回路）を開発する際、ＡＮＤ回路、ＯＲ回路、入出
力バッファあるいはバス制御回路などの各機能を持った
マクロ（回路）を開発し、製造および検証を行い、設計
者はそのマクロを使用して論理設計をしていた。
【０００３】
【発明が解決しようとする課題】上記従来の技術におい
ては、新規テクノロジを用いたＬＳＩを開発するごとに
マクロを開発するところから始めるため、その開発には
多くの時間と費用がかかるという問題点があった。
ては、新規テクノロジを用いたＬＳＩを開発するごとに
マクロを開発するところから始めるため、その開発には
多くの時間と費用がかかるという問題点があった。
【０００４】本発明は上記従来の技術における問題点を
解消するためのものであり、ワイヤードオア専用マクロ
を開発せずに汎用性のある接続用マクロを利用して必要
最小限のマクロ開発で済ませ開発工数を低減させるワイ
ヤードオア方法およびワイヤードオア回路を提供するこ
とを課題とする。
解消するためのものであり、ワイヤードオア専用マクロ
を開発せずに汎用性のある接続用マクロを利用して必要
最小限のマクロ開発で済ませ開発工数を低減させるワイ
ヤードオア方法およびワイヤードオア回路を提供するこ
とを課題とする。
【０００５】
【課題を解決するための手段】本発明はワイヤードオア
専用マクロを開発せずにＬＳＩ開発できるようにするた
め、図１に示すように、ワイヤードオア方法において
は、複数の集積回路３，４をワイヤードオア接続する回
路において、各集積回路３，４に組み込んだ汎用接続マ
クロ１，１の出力側配線１ａ，１ａをワイヤードオア接
続することを特徴とする。
専用マクロを開発せずにＬＳＩ開発できるようにするた
め、図１に示すように、ワイヤードオア方法において
は、複数の集積回路３，４をワイヤードオア接続する回
路において、各集積回路３，４に組み込んだ汎用接続マ
クロ１，１の出力側配線１ａ，１ａをワイヤードオア接
続することを特徴とする。
【０００６】この方法を実現するワイヤードオア回路
は、複数の集積回路３，４をワイヤードオア接続する回
路において、各々汎用接続マクロ１を組み込んだ複数の
集積回路３，４を備え、前記汎用接続マクロ１，１の各
出力側配線１ａ，１ａを１か所で結線して各集積回路
３，４をワイヤードオア接続したことを特徴とする。
は、複数の集積回路３，４をワイヤードオア接続する回
路において、各々汎用接続マクロ１を組み込んだ複数の
集積回路３，４を備え、前記汎用接続マクロ１，１の各
出力側配線１ａ，１ａを１か所で結線して各集積回路
３，４をワイヤードオア接続したことを特徴とする。
【０００７】前記ワイヤードオア回路において、前記汎
用接続マクロ１としてバス制御用マクロを用いたことを
特徴とする。
用接続マクロ１としてバス制御用マクロを用いたことを
特徴とする。
【０００８】
【作用】このように構成したことによって、ワイヤード
オア方法においては、複数の集積回路３，４を汎用接続
マクロ１，１の出力側でワイヤードオア接続して、各集
積回路３，４の出力信号の論理和をワイヤードオア接続
点（結線部５）から出力させることができ、実質的に各
集積回路３，４の（信号出力回路２の）出力信号を出力
させる。これにより、各集積回路３，４を共通性の高い
回路構成にして、設計工程を簡略化し、ＬＳＩ開発が短
期間にできるようにして、開発工数を削減させる。
オア方法においては、複数の集積回路３，４を汎用接続
マクロ１，１の出力側でワイヤードオア接続して、各集
積回路３，４の出力信号の論理和をワイヤードオア接続
点（結線部５）から出力させることができ、実質的に各
集積回路３，４の（信号出力回路２の）出力信号を出力
させる。これにより、各集積回路３，４を共通性の高い
回路構成にして、設計工程を簡略化し、ＬＳＩ開発が短
期間にできるようにして、開発工数を削減させる。
【０００９】ワイヤードオア回路は、各集積回路３，４
に汎用接続マクロ１を組み込むことによって回路を共用
しやすくし、各集積回路３，４の接続には汎用接続マク
ロ１，１の各出力側配線１ａ，１ａを１か所で結線して
ワイヤードオア接続することによって各集積回路３，４
の（信号出力回路２の）出力信号を実質的に出力させる
ことができるようにし、各集積回路３，４の共通部品化
を進めて、容易に開発できるようにし、開発工数を削減
させる。
に汎用接続マクロ１を組み込むことによって回路を共用
しやすくし、各集積回路３，４の接続には汎用接続マク
ロ１，１の各出力側配線１ａ，１ａを１か所で結線して
ワイヤードオア接続することによって各集積回路３，４
の（信号出力回路２の）出力信号を実質的に出力させる
ことができるようにし、各集積回路３，４の共通部品化
を進めて、容易に開発できるようにし、開発工数を削減
させる。
【００１０】特に、汎用接続マクロ１としてバス制御用
マクロを用いることにより、容易にワイヤードオア接続
回路を構成でき、回路の汎用性が高くなり、ＬＳＩ設計
工程を簡略化し、開発工数削減に大きく寄与させる。
マクロを用いることにより、容易にワイヤードオア接続
回路を構成でき、回路の汎用性が高くなり、ＬＳＩ設計
工程を簡略化し、開発工数削減に大きく寄与させる。
【００１１】
【実施例】本発明における以下の実施例では、バス制御
用マクロを汎用接続マクロ（代用マクロ）として用い、
複数のＬＳＩをワイヤードオア接続した回路の場合につ
いて説明する。
用マクロを汎用接続マクロ（代用マクロ）として用い、
複数のＬＳＩをワイヤードオア接続した回路の場合につ
いて説明する。
【００１２】図２はトライステート専用マクロの等価回
路を表す図である。ここに１１はトライステート専用マ
クロの等価回路で、その真理値表１とともに示す。
路を表す図である。ここに１１はトライステート専用マ
クロの等価回路で、その真理値表１とともに示す。
【００１３】図３はバス制御用マクロの等価回路を表す
図である。ここに１２はバス制御用マクロの等価回路
で、その真理値表２とともに示す。
図である。ここに１２はバス制御用マクロの等価回路
で、その真理値表２とともに示す。
【００１４】図４はトライステート専用マクロを介して
エラー検出回路をワイヤードオア接続するＬＳＩを示す
図である。ここに１１はトライステート専用マクロの等
価回路で図２で示す回路と同じものである。１３はエラ
ー検出回路で、ＬＳＩ１４または１５にエラーがあれば
トライステート専用マクロ１１を介してエラー検出信号
を出力する。１４および１５はそれぞれＬＳＩであり、
トライステート専用マクロ１１の出力側で出力配線を結
線してワイヤードオア接続するものである。出力配線の
結線部１１ａには抵抗１１ｂを介して電源Ｖｃｃを接続
する。この出力配線の結線部１１ａから出力される信号
は真理値表３に示すように、結線部１１ａの入力信号に
対して論理和となる。
エラー検出回路をワイヤードオア接続するＬＳＩを示す
図である。ここに１１はトライステート専用マクロの等
価回路で図２で示す回路と同じものである。１３はエラ
ー検出回路で、ＬＳＩ１４または１５にエラーがあれば
トライステート専用マクロ１１を介してエラー検出信号
を出力する。１４および１５はそれぞれＬＳＩであり、
トライステート専用マクロ１１の出力側で出力配線を結
線してワイヤードオア接続するものである。出力配線の
結線部１１ａには抵抗１１ｂを介して電源Ｖｃｃを接続
する。この出力配線の結線部１１ａから出力される信号
は真理値表３に示すように、結線部１１ａの入力信号に
対して論理和となる。
【００１５】図５はバス制御用マクロを介してエラー検
出回路をワイヤードオア接続するＬＳＩを示す図であ
る。ここに１２はバス制御用マクロの等価回路で図３で
示す回路と同じものである。バス制御用マクロ１２は入
力側をグランドＧに接続して入力信号を０に落とし、制
御信号を入力信号として使用するように接続する。１３
はエラー検出回路で、ＬＳＩ１６または１７にエラーが
あればバス制御用マクロ１２を介してエラー検出信号を
出力する。１６および１７はそれぞれＬＳＩであり、バ
ス制御用マクロ１２の出力側で出力配線を結線してワイ
ヤードオア接続するものである。出力配線の結線部１２
ａには抵抗１２ｂを介して電源Ｖｃｃを接続する。この
出力配線の結線部１２ａから出力される信号は真理値表
４に示すように、結線部１２ａの入力信号に対して論理
和となる。これにより、図５の回路では、図４の回路の
等価回路として用いることができる。
出回路をワイヤードオア接続するＬＳＩを示す図であ
る。ここに１２はバス制御用マクロの等価回路で図３で
示す回路と同じものである。バス制御用マクロ１２は入
力側をグランドＧに接続して入力信号を０に落とし、制
御信号を入力信号として使用するように接続する。１３
はエラー検出回路で、ＬＳＩ１６または１７にエラーが
あればバス制御用マクロ１２を介してエラー検出信号を
出力する。１６および１７はそれぞれＬＳＩであり、バ
ス制御用マクロ１２の出力側で出力配線を結線してワイ
ヤードオア接続するものである。出力配線の結線部１２
ａには抵抗１２ｂを介して電源Ｖｃｃを接続する。この
出力配線の結線部１２ａから出力される信号は真理値表
４に示すように、結線部１２ａの入力信号に対して論理
和となる。これにより、図５の回路では、図４の回路の
等価回路として用いることができる。
【００１６】このように構成した実施例においては、各
ＬＳＩとも同位相にすると、出力配線の結線部１１ａま
たは１２ａにおける信号出力が入力信号に対する論理和
となり、ワイヤードオアを形成することができるように
なる。
ＬＳＩとも同位相にすると、出力配線の結線部１１ａま
たは１２ａにおける信号出力が入力信号に対する論理和
となり、ワイヤードオアを形成することができるように
なる。
【００１７】このように実施例では、エラー検出回路１
３の出力を汎用性のある接続用マクロとしてバス制御用
マクロ１２を介して結線することにより、各ＬＳＩ１
６，１７をワイヤードオア接続することができ、ワイヤ
ードオア専用マクロを開発せずにワイヤードオア接続し
た回路を開発することができ、ＬＳＩ設計工程が短縮で
きる。これにより、新規テクノロジを用いたＬＳＩ開発
において、共用できる回路をできるかぎり利用して回路
構成することができ、必要最小限の新規マクロ開発で済
むようになり、開発工数を大幅に低減させることができ
る。
３の出力を汎用性のある接続用マクロとしてバス制御用
マクロ１２を介して結線することにより、各ＬＳＩ１
６，１７をワイヤードオア接続することができ、ワイヤ
ードオア専用マクロを開発せずにワイヤードオア接続し
た回路を開発することができ、ＬＳＩ設計工程が短縮で
きる。これにより、新規テクノロジを用いたＬＳＩ開発
において、共用できる回路をできるかぎり利用して回路
構成することができ、必要最小限の新規マクロ開発で済
むようになり、開発工数を大幅に低減させることができ
る。
【００１８】
【発明の効果】以上のように本発明では、ワイヤードオ
ア方法においては、複数の集積回路３，４を汎用接続マ
クロ１，１の出力側でワイヤードオア接続して、各集積
回路３，４の出力信号の論理和をワイヤードオア接続点
（結線部５）から出力させることができるようにしたこ
とにより、実質的に各集積回路３，４（の信号出力回路
２）の出力信号を出力させることができ、各集積回路
３，４を共通性の高い回路構成にすることができて、設
計工程を簡略化させることができ、ＬＳＩ開発を短期間
にできるようにして、開発工数を削減させることができ
る。
ア方法においては、複数の集積回路３，４を汎用接続マ
クロ１，１の出力側でワイヤードオア接続して、各集積
回路３，４の出力信号の論理和をワイヤードオア接続点
（結線部５）から出力させることができるようにしたこ
とにより、実質的に各集積回路３，４（の信号出力回路
２）の出力信号を出力させることができ、各集積回路
３，４を共通性の高い回路構成にすることができて、設
計工程を簡略化させることができ、ＬＳＩ開発を短期間
にできるようにして、開発工数を削減させることができ
る。
【００１９】また、ワイヤードオア回路は、各集積回路
３，４に汎用接続マクロ１，１を組み込んだことによっ
て回路の共用しやすくし、各集積回路３，４の接続には
汎用接続マクロ１，１の各出力側配線１ａ，１ａを１か
所で結線してワイヤードオア接続することによって各集
積回路３，４（の信号出力回路２）の出力信号を実質的
に出力させることができ、各集積回路３，４を共通部品
化して汎用性を高め、容易に開発できるようにして、開
発工数を削減させることができる。
３，４に汎用接続マクロ１，１を組み込んだことによっ
て回路の共用しやすくし、各集積回路３，４の接続には
汎用接続マクロ１，１の各出力側配線１ａ，１ａを１か
所で結線してワイヤードオア接続することによって各集
積回路３，４（の信号出力回路２）の出力信号を実質的
に出力させることができ、各集積回路３，４を共通部品
化して汎用性を高め、容易に開発できるようにして、開
発工数を削減させることができる。
【００２０】特に、汎用接続マクロ１としてバス制御用
マクロを用いることにより、容易にワイヤードオア接続
した回路が構成でき、回路の汎用性を高くし、ＬＳＩ設
計工程を簡略化することができ、開発工数削減に大きく
寄与させることができる。
マクロを用いることにより、容易にワイヤードオア接続
した回路が構成でき、回路の汎用性を高くし、ＬＳＩ設
計工程を簡略化することができ、開発工数削減に大きく
寄与させることができる。
【図１】本発明の原理構成図である。
【図２】実施例のトライステート専用マクロの等価回路
を示す説明図である。
を示す説明図である。
【図３】実施例のバス制御用マクロの等価回路を示す説
明図である。
明図である。
【図４】実施例のトライステート専用マクロを利用した
ワイアードオア回路を示す構成説明図である。
ワイアードオア回路を示す構成説明図である。
【図５】実施例のバス制御用マクロを利用したワイアー
ドオア回路を示す構成説明図である。
ドオア回路を示す構成説明図である。
１ 汎用接続マクロ ２ 信号出力回路 ３，４ 集積回路 ５ 結線部
Claims (3)
- 【請求項１】 複数の集積回路（３，４）をワイヤード
オア接続する回路において、 各集積回路（３，４）に組み込んだ汎用接続マクロ
（１，１）の出力側配線（１ａ，１ａ）をワイヤードオ
ア接続することを特徴とするワイヤードオア方法。 - 【請求項２】 複数の集積回路（３，４）をワイヤード
オア接続する回路において、 各々汎用接続マクロ（１）を組み込んだ複数の集積回路
（３，４）を備え、前記汎用接続マクロ（１，１）の各
出力側配線（１ａ，１ａ）を１か所で結線して各集積回
路（３，４）をワイヤードオア接続したことを特徴とす
るワイヤードオア回路。 - 【請求項３】 前記ワイヤードオア回路において、前記
汎用接続マクロ（１）としてバス制御用マクロを用いた
ことを特徴とする請求項２記載のワイヤードオア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6366891A JPH05191270A (ja) | 1991-03-06 | 1991-03-06 | ワイヤードオア方法およびワイヤードオア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6366891A JPH05191270A (ja) | 1991-03-06 | 1991-03-06 | ワイヤードオア方法およびワイヤードオア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05191270A true JPH05191270A (ja) | 1993-07-30 |
Family
ID=13235961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6366891A Withdrawn JPH05191270A (ja) | 1991-03-06 | 1991-03-06 | ワイヤードオア方法およびワイヤードオア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05191270A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5621677A (en) * | 1994-04-29 | 1997-04-15 | Cypress Semiconductor Corp. | Method and apparatus for precharging match output in a cascaded content addressable memory system |
-
1991
- 1991-03-06 JP JP6366891A patent/JPH05191270A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5621677A (en) * | 1994-04-29 | 1997-04-15 | Cypress Semiconductor Corp. | Method and apparatus for precharging match output in a cascaded content addressable memory system |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |