JPH112665A - Ｌｓｉ試験方式 - Google Patents
Ｌｓｉ試験方式Info
- Publication number
- JPH112665A JPH112665A JP9171252A JP17125297A JPH112665A JP H112665 A JPH112665 A JP H112665A JP 9171252 A JP9171252 A JP 9171252A JP 17125297 A JP17125297 A JP 17125297A JP H112665 A JPH112665 A JP H112665A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- modules
- test
- connection
- module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 上位レベルにおける機能モジュール間の接続
検証は、バウンダリスキャンによる検証パタンにより各
モジュール間の照合を行う方法があるが、モジュール間
に順序回路を含むテスト回路が挿入されている場合、接
続確認用検証パタンの機械的検証が困難になる。 【解決手段】 モジュール間Ａ−Ｂ及びＡ−Ｃに挿入さ
れたテスト回路２０内の順序回路２０１をバイパスさせ
るバイパス回路１０を設け、出力端子OUT1〜OUT3から出
力される接続検証用パタンを接続線を介して接続される
入力端子IN1〜IN4 で一致させることとした。
検証は、バウンダリスキャンによる検証パタンにより各
モジュール間の照合を行う方法があるが、モジュール間
に順序回路を含むテスト回路が挿入されている場合、接
続確認用検証パタンの機械的検証が困難になる。 【解決手段】 モジュール間Ａ−Ｂ及びＡ−Ｃに挿入さ
れたテスト回路２０内の順序回路２０１をバイパスさせ
るバイパス回路１０を設け、出力端子OUT1〜OUT3から出
力される接続検証用パタンを接続線を介して接続される
入力端子IN1〜IN4 で一致させることとした。
Description
【０００１】
【発明の属する技術分野】本発明はＬＳＩ設計時におけ
る機能確認試験に関し、特に階層設計手法を用いて階層
的に設計を行い、設計の正当性が確認されたモジュール
を復数個用いて上位階層の回路を形成し、その上位回路
の機能検証を行うに先立ち、複数のモジュール間の接続
の正当性を確認するためのＬＳＩ試験方式に関する。
る機能確認試験に関し、特に階層設計手法を用いて階層
的に設計を行い、設計の正当性が確認されたモジュール
を復数個用いて上位階層の回路を形成し、その上位回路
の機能検証を行うに先立ち、複数のモジュール間の接続
の正当性を確認するためのＬＳＩ試験方式に関する。
【０００２】
【従来の技術】ＬＳＩの階層設計手法(hierarchical de
sign method)は良く知られているように、例えば最下層
の論理ゲートレベルを組み立ててセルレベルとし、この
セルレベルを組み立ててモジュールレベルとし、複数の
モジュールを組み立ててチップレベルとして行く方法で
あり、各レベルの組立において機能確認試験等が適宜実
施されるが、これらの試験の１つにモジュール間接続の
正当性を確認する試験がある。
sign method)は良く知られているように、例えば最下層
の論理ゲートレベルを組み立ててセルレベルとし、この
セルレベルを組み立ててモジュールレベルとし、複数の
モジュールを組み立ててチップレベルとして行く方法で
あり、各レベルの組立において機能確認試験等が適宜実
施されるが、これらの試験の１つにモジュール間接続の
正当性を確認する試験がある。
【０００３】従来モジュール間接の続正当性を確認する
試験方式としては、以下のような方法がある。 テストパタンを用いる方式。 この方式は、モジュール間が接続された上位階層回路を
テストパタンを用いて機能検証し、上位階層回路が正常
に機能すればモジュール間接続も正しいとする方式であ
る。 各モジュールにバウンダリスキャン回路を組み込み、
この回路を使ってモジュール間接続を検証して行く方
式。 バウンダリスキャン回路は、その標準仕様がＩＥＥＥＥ
１１４９．１に規定されているが、チップの各入出力端
子単位にフリップフロップからなる診断用のセルを接続
すると共に、診断用入力端子と診断用出力端子とを設
け、診断用入力端子から診断データを入力し、診断用出
力端子から診断データに対応した出力が得られるか否か
によってチップの機能の検証を行うものであるが、この
バウンダリスキャン回路を各モジュールに組み込んでモ
ジュール間接続の正当性を確認する方式がある。
試験方式としては、以下のような方法がある。 テストパタンを用いる方式。 この方式は、モジュール間が接続された上位階層回路を
テストパタンを用いて機能検証し、上位階層回路が正常
に機能すればモジュール間接続も正しいとする方式であ
る。 各モジュールにバウンダリスキャン回路を組み込み、
この回路を使ってモジュール間接続を検証して行く方
式。 バウンダリスキャン回路は、その標準仕様がＩＥＥＥＥ
１１４９．１に規定されているが、チップの各入出力端
子単位にフリップフロップからなる診断用のセルを接続
すると共に、診断用入力端子と診断用出力端子とを設
け、診断用入力端子から診断データを入力し、診断用出
力端子から診断データに対応した出力が得られるか否か
によってチップの機能の検証を行うものであるが、この
バウンダリスキャン回路を各モジュールに組み込んでモ
ジュール間接続の正当性を確認する方式がある。
【０００４】
【発明が解決しようとする課題】従来のモジュール間接
続の正当性を検証するＬＳＩ試験方式は、上述のように
テストパタンを用いる方式があり、またバウンダリスキ
ャン回路を利用する方式があるが、ＬＳＩ内部の各モジ
ュール規模が大型化し、モジュール間接続数も著しく増
加している現在では、テストパタン作成に多大な時間が
必要になる。例えば３つの機能を持つモジュールＭと、
４つの機能を持つモジュールＮを組み合わせて上位階層
の回路Ｏが作成されている場合、回路Ｏの機能数はそれ
ぞれのモジュールの機能を組み合わせた数１２となる。
またこのテストパタン方式は検証が複雑で、検証試験は
その機能を十分把握している人が行う必要があるが、そ
れでも時間がかかりその信頼性も十分でない。
続の正当性を検証するＬＳＩ試験方式は、上述のように
テストパタンを用いる方式があり、またバウンダリスキ
ャン回路を利用する方式があるが、ＬＳＩ内部の各モジ
ュール規模が大型化し、モジュール間接続数も著しく増
加している現在では、テストパタン作成に多大な時間が
必要になる。例えば３つの機能を持つモジュールＭと、
４つの機能を持つモジュールＮを組み合わせて上位階層
の回路Ｏが作成されている場合、回路Ｏの機能数はそれ
ぞれのモジュールの機能を組み合わせた数１２となる。
またこのテストパタン方式は検証が複雑で、検証試験は
その機能を十分把握している人が行う必要があるが、そ
れでも時間がかかりその信頼性も十分でない。
【０００５】またバウンダリスキャン回路を組み込み、
この回路を使ってモジュール間の接続の正当性を検証す
る方式では、モジュール間に挿入されているテスト回路
によって、モジュール間の接続確認用検証パタンの機械
的検証が困難になり、設計検証時間の増大と品質低下を
生じる。例えば図４に示すように、モジュールＡと、モ
ジュールＢ，Ｃ間には接続間テスト用のテスト回路２０
が挿入されており、このテスト回路２０には、それぞれ
の接続線間にフィリップフロップからなる順序回路が設
けられていて、テスト入力から入力される同じパターン
の信号でもその区別がつくように時間的な差異を設ける
こととしているが、この順序回路は逆相クロックで動作
するため、例えばバウンダリスキャン回路（図示せず）
によってモジュールＡの出力端子OUT1から出力される接
続確認用検証パタンは、本来同一時刻で変化しなければ
ならないモジュールＢのIN1 側での変化が遅れ、このた
め接続確認用検証パタンの機械的検証が困難になる。従
って接続確認用検証パタンの検証を人間による目視で行
わなければならず、このため設計検証時間の増大と品質
低下を生じる。
この回路を使ってモジュール間の接続の正当性を検証す
る方式では、モジュール間に挿入されているテスト回路
によって、モジュール間の接続確認用検証パタンの機械
的検証が困難になり、設計検証時間の増大と品質低下を
生じる。例えば図４に示すように、モジュールＡと、モ
ジュールＢ，Ｃ間には接続間テスト用のテスト回路２０
が挿入されており、このテスト回路２０には、それぞれ
の接続線間にフィリップフロップからなる順序回路が設
けられていて、テスト入力から入力される同じパターン
の信号でもその区別がつくように時間的な差異を設ける
こととしているが、この順序回路は逆相クロックで動作
するため、例えばバウンダリスキャン回路（図示せず）
によってモジュールＡの出力端子OUT1から出力される接
続確認用検証パタンは、本来同一時刻で変化しなければ
ならないモジュールＢのIN1 側での変化が遅れ、このた
め接続確認用検証パタンの機械的検証が困難になる。従
って接続確認用検証パタンの検証を人間による目視で行
わなければならず、このため設計検証時間の増大と品質
低下を生じる。
【０００６】本発明はかかる問題点を解決するためにな
されたものであり、テスト回路が挿入されていても接続
確認用検証パタンを出力端子側と入力端子側とで同一時
刻に一致させ、機械的検証を可能にして検証時間の短縮
と精度の向上が図れるＬＳＩ試験方式を提供することを
目的としている。
されたものであり、テスト回路が挿入されていても接続
確認用検証パタンを出力端子側と入力端子側とで同一時
刻に一致させ、機械的検証を可能にして検証時間の短縮
と精度の向上が図れるＬＳＩ試験方式を提供することを
目的としている。
【０００７】
【課題を解決するための手段】本発明に係わるＬＳＩ試
験方式は、順序回路をバイパスする回路を追加し検証を
行うことで、モジュール間接続の正当性を確認する。す
なわちモジュール間に挿入されているテスト回路内の順
序回路や、順序回路を含んだテスト回路をバイパスする
セレクタ回路を追加し、各モジュールの出力端子の区別
が付くようなモジュール間接続検証パタンを与え、各モ
ジュールの出力端子の波形とモジュール間接続情報（仕
様書）で定義された対応するモジュールの入力端子の波
形を観測する。出力端子の波形は、他の出力端子の波形
と同一時刻に同一データが出力しないように作成し、対
応するモジュールの入力端子をモニタすることで、モジ
ュール間接続の正当性を確認する。
験方式は、順序回路をバイパスする回路を追加し検証を
行うことで、モジュール間接続の正当性を確認する。す
なわちモジュール間に挿入されているテスト回路内の順
序回路や、順序回路を含んだテスト回路をバイパスする
セレクタ回路を追加し、各モジュールの出力端子の区別
が付くようなモジュール間接続検証パタンを与え、各モ
ジュールの出力端子の波形とモジュール間接続情報（仕
様書）で定義された対応するモジュールの入力端子の波
形を観測する。出力端子の波形は、他の出力端子の波形
と同一時刻に同一データが出力しないように作成し、対
応するモジュールの入力端子をモニタすることで、モジ
ュール間接続の正当性を確認する。
【０００８】具体的に本発明は、複数のモジュールから
構成されるＬＳＩ回路の各モジュール間接続の正当性を
検証するＬＳＩ試験方式において、モジュール間に挿入
されたテスト回路内の順序回路をバイパスさせるバイパ
ス回路を設け、出力端子から出力される接続検証用パタ
ンを接続線を介して接続される入力端子で一致させるこ
とを特徴とする。
構成されるＬＳＩ回路の各モジュール間接続の正当性を
検証するＬＳＩ試験方式において、モジュール間に挿入
されたテスト回路内の順序回路をバイパスさせるバイパ
ス回路を設け、出力端子から出力される接続検証用パタ
ンを接続線を介して接続される入力端子で一致させるこ
とを特徴とする。
【０００９】また、複数のモジュールから構成されるＬ
ＳＩ回路の各モジュール間接続の正当性を検証するＬＳ
Ｉ試験方式において、モジュール間に挿入された順序回
路を含むテスト回路をバイパスさせるバイパス回路を設
け、出力端子から出力される接続検証用パタンを接続線
を介して接続される入力端子で一致させることを特徴と
する。
ＳＩ回路の各モジュール間接続の正当性を検証するＬＳ
Ｉ試験方式において、モジュール間に挿入された順序回
路を含むテスト回路をバイパスさせるバイパス回路を設
け、出力端子から出力される接続検証用パタンを接続線
を介して接続される入力端子で一致させることを特徴と
する。
【００１０】さらに、前記バイパス回路は必要なときに
選択信号でテスト回路内の順序回路または順序回路を含
むテスト回路自体をバイパスさせるセレクタで構成構成
されることを特徴とする。
選択信号でテスト回路内の順序回路または順序回路を含
むテスト回路自体をバイパスさせるセレクタで構成構成
されることを特徴とする。
【００１１】本発明のＬＳＩ試験方式は上述のように、
出力端子から出力される接続検証用パタンを接続線を介
して接続される入力端子で一致させることとしたので、
モジュール間の接続が設計目的と一致していることを機
械的に確認でき、検証時間の短縮と検証精度の向上が図
れることになる。
出力端子から出力される接続検証用パタンを接続線を介
して接続される入力端子で一致させることとしたので、
モジュール間の接続が設計目的と一致していることを機
械的に確認でき、検証時間の短縮と検証精度の向上が図
れることになる。
【００１２】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。図１は本発明のＬＳＩ試験方式を説
明するための図である。検証対象となる回路はモジュー
ルＡ〜Ｃであり、モジュールＡ−Ｂ間およびモジュール
Ａ−Ｃ間には、フィリップフロップで形成された順序回
路２０１を含むテスト回路２０が挿入されている。ま
た、OUT1〜OUT3 はモジュールＡの出力端子、IN1,IN2
はモジュールＢの入力端子、IN3,IN4 はモジュールＣの
入力端子、SEL1〜SEL3はテスト回路２０内のセレクタ回
路、DFF1〜DFF3はテスト回路２０内の順序回路２０１で
ある。「テスト入力」と「テスト選択」信号は、テスト
回路２０に与えられる入力信号であり、クロックはモジ
ュールＡ〜Ｃとテスト回路２０に入力される。
参照して説明する。図１は本発明のＬＳＩ試験方式を説
明するための図である。検証対象となる回路はモジュー
ルＡ〜Ｃであり、モジュールＡ−Ｂ間およびモジュール
Ａ−Ｃ間には、フィリップフロップで形成された順序回
路２０１を含むテスト回路２０が挿入されている。ま
た、OUT1〜OUT3 はモジュールＡの出力端子、IN1,IN2
はモジュールＢの入力端子、IN3,IN4 はモジュールＣの
入力端子、SEL1〜SEL3はテスト回路２０内のセレクタ回
路、DFF1〜DFF3はテスト回路２０内の順序回路２０１で
ある。「テスト入力」と「テスト選択」信号は、テスト
回路２０に与えられる入力信号であり、クロックはモジ
ュールＡ〜Ｃとテスト回路２０に入力される。
【００１３】図１に示すように、モジュールＡと、モジ
ュールＢ，Ｃ間には接続間テスト用のテスト回路２０が
挿入されており、このテスト回路２０には、それぞれの
接続線間にフィリップフロップDFF1〜DFF3からなる順序
回路が設けられていて、テスト入力から入力される同じ
パターンの信号でもその区別がつくように時間的な差異
を設けることとしているが、この順序回路は逆相クロッ
クで動作するため、例えばバウンダリスキャン回路（図
示せず）によってモジュールＡの出力端子OUT1から出力
される接続確認用検証パタンは、本来同一時刻で変化し
なければならないモジュールＢのIN1 側での変化が遅
れ、このため接続確認用検証パタンの機械的検証が困難
になる。従って本実施形態では、テスト回路２０内の順
序回路２０１をバイパスさせるバイパス回路１０を挿入
し、バイパス選択線によって必要な場合、バイパス回路
内のセレクタ回路SEL1' 〜SEL3' を動作させて順序回路
をバイパスさせる構成とた。
ュールＢ，Ｃ間には接続間テスト用のテスト回路２０が
挿入されており、このテスト回路２０には、それぞれの
接続線間にフィリップフロップDFF1〜DFF3からなる順序
回路が設けられていて、テスト入力から入力される同じ
パターンの信号でもその区別がつくように時間的な差異
を設けることとしているが、この順序回路は逆相クロッ
クで動作するため、例えばバウンダリスキャン回路（図
示せず）によってモジュールＡの出力端子OUT1から出力
される接続確認用検証パタンは、本来同一時刻で変化し
なければならないモジュールＢのIN1 側での変化が遅
れ、このため接続確認用検証パタンの機械的検証が困難
になる。従って本実施形態では、テスト回路２０内の順
序回路２０１をバイパスさせるバイパス回路１０を挿入
し、バイパス選択線によって必要な場合、バイパス回路
内のセレクタ回路SEL1' 〜SEL3' を動作させて順序回路
をバイパスさせる構成とた。
【００１４】次に動作について説明する。テスト回路２
０に入力される「テスト選択」信号を「１」にすること
により、テスト回路内のセレクタ回路SEL1〜SEL3は、モ
ジュールＡのOUT1〜OUT3からの信号を接続する。またバ
イパス回路１０に入力される「バイパス選択」信号を
「０」にすることにより、バイパス回路１０内のセレク
タ回路SEL1' 〜SEL3' は、テスト回路２０内の順序回路
DFF1〜DFF3（２０１）を介さずにSEL1〜SEL3と接続さ
れ、OUT1〜OUT3からの信号を直接モジュールＢおよびモ
ジュールＣの入力端子IN1 〜IN4 に接続するバイパス回
路が形成される。
０に入力される「テスト選択」信号を「１」にすること
により、テスト回路内のセレクタ回路SEL1〜SEL3は、モ
ジュールＡのOUT1〜OUT3からの信号を接続する。またバ
イパス回路１０に入力される「バイパス選択」信号を
「０」にすることにより、バイパス回路１０内のセレク
タ回路SEL1' 〜SEL3' は、テスト回路２０内の順序回路
DFF1〜DFF3（２０１）を介さずにSEL1〜SEL3と接続さ
れ、OUT1〜OUT3からの信号を直接モジュールＢおよびモ
ジュールＣの入力端子IN1 〜IN4 に接続するバイパス回
路が形成される。
【００１５】すなわち「テスト選択」信号を「１」かつ
「バイパス選択」信号を「０」にすることにより、モジ
ュールＡとモジュールＢおよびモジュールＡとモジュー
ルＣ間で伝搬される信号は、順序回路２０１を介さずに
伝搬され、すなわちモジュールＡのOUT1は順序回路２０
１を介さずにモジュールＢのIN1 に接続され、モジュー
ルＡのOUT2は順序回路２０１を介さずにモジュールＢの
IN2 とモジュールＣのIN3 とに接続され、モジュールＡ
のOUT3は順序回路２０１を介さずにモジュールＣのIN4
と接続される。
「バイパス選択」信号を「０」にすることにより、モジ
ュールＡとモジュールＢおよびモジュールＡとモジュー
ルＣ間で伝搬される信号は、順序回路２０１を介さずに
伝搬され、すなわちモジュールＡのOUT1は順序回路２０
１を介さずにモジュールＢのIN1 に接続され、モジュー
ルＡのOUT2は順序回路２０１を介さずにモジュールＢの
IN2 とモジュールＣのIN3 とに接続され、モジュールＡ
のOUT3は順序回路２０１を介さずにモジュールＣのIN4
と接続される。
【００１６】図２に示すように、モジュールＡの出力端
子OUT1〜OUT3からは、それぞれ他の出力端子と同一時刻
に同一パタンの波形が出力しないようにモジュール間接
続用検証パタンが出力される。従ってモジュールＡのOU
T1〜OUT3からの出力波形パタンと、モジュールＢ，モジ
ュールＣでそれぞれ対応する入力端子の入力波形パタン
が同一か否かを機械的に検証してモジュール間の接続の
正当性を検証することができるようになり、設計検証時
間を従来の約半分とでき、設計品質の向上が図れる。
子OUT1〜OUT3からは、それぞれ他の出力端子と同一時刻
に同一パタンの波形が出力しないようにモジュール間接
続用検証パタンが出力される。従ってモジュールＡのOU
T1〜OUT3からの出力波形パタンと、モジュールＢ，モジ
ュールＣでそれぞれ対応する入力端子の入力波形パタン
が同一か否かを機械的に検証してモジュール間の接続の
正当性を検証することができるようになり、設計検証時
間を従来の約半分とでき、設計品質の向上が図れる。
【００１７】すなわち本発明は複数のモジュールを接続
した上位レベルにおける機能モジュール間の接続検証を
バウンダリスキャンによる検証パタンで各モジュール間
の照合を行う場合、モジュール間に順序回路を含むテス
ト回路が挿入されていると接続確認用検証パタンの機械
的検証が困難になる。従って個々のモジュール間接続検
証等のために挿入されているテスト回路２０の順序回路
２０１をバイパスさせることにより、正当に接続されて
いる出力端子側と入力端子側とで同時にパタンを変化さ
せ、これによって目視によらず機械的検証を可能とし、
設計検証時間を短縮し、検証精度を向上させることとし
たものである。
した上位レベルにおける機能モジュール間の接続検証を
バウンダリスキャンによる検証パタンで各モジュール間
の照合を行う場合、モジュール間に順序回路を含むテス
ト回路が挿入されていると接続確認用検証パタンの機械
的検証が困難になる。従って個々のモジュール間接続検
証等のために挿入されているテスト回路２０の順序回路
２０１をバイパスさせることにより、正当に接続されて
いる出力端子側と入力端子側とで同時にパタンを変化さ
せ、これによって目視によらず機械的検証を可能とし、
設計検証時間を短縮し、検証精度を向上させることとし
たものである。
【００１８】図３は本発明のＬＳＩ試験方式の第２の実
施形態を示す図である。図３において、検証対象となる
回路はモジュールＡ〜Ｃであり、モジュールＡ−Ｂ間お
よびモジュールＡ−Ｃ間には、順序回路を含むテスト回
路２０が挿入されている。また、OUT1〜OUT3 はモジュ
ールＡの出力端子、IN1,IN2 はモジュールＢの入力端
子、IN3,IN4 はモジュールＣの入力端子である。１０は
バイパス回路で、このバイパス回路１０は「バイパス選
択」信号「１」により、テスト回路２０全体をバイパス
する構成とした。テスト回路２０全体をバイパスする構
成としても、上述の実施形態と同様の効果が得られる。
施形態を示す図である。図３において、検証対象となる
回路はモジュールＡ〜Ｃであり、モジュールＡ−Ｂ間お
よびモジュールＡ−Ｃ間には、順序回路を含むテスト回
路２０が挿入されている。また、OUT1〜OUT3 はモジュ
ールＡの出力端子、IN1,IN2 はモジュールＢの入力端
子、IN3,IN4 はモジュールＣの入力端子である。１０は
バイパス回路で、このバイパス回路１０は「バイパス選
択」信号「１」により、テスト回路２０全体をバイパス
する構成とした。テスト回路２０全体をバイパスする構
成としても、上述の実施形態と同様の効果が得られる。
【００１９】
【発明の効果】以上説明したように本発明のＬＳＩ試験
方式は、モジュール間に挿入されたテスト回路内の順序
回路をバイパスさせるバイパス回路を設け、出力端子か
ら出力される接続検証用パタンを接続線を介して接続さ
れる入力端子で一致させることとしたので、モジュール
間の接続が設計目的と一致していることを機械的に確認
でき、検証時間の短縮と検証精度の向上が図れるという
効果がある。
方式は、モジュール間に挿入されたテスト回路内の順序
回路をバイパスさせるバイパス回路を設け、出力端子か
ら出力される接続検証用パタンを接続線を介して接続さ
れる入力端子で一致させることとしたので、モジュール
間の接続が設計目的と一致していることを機械的に確認
でき、検証時間の短縮と検証精度の向上が図れるという
効果がある。
【図１】本発明の一実施形態を説明するためのブロック
図である。
図である。
【図２】本発明の実施形態の動作を説明するための図で
ある。
ある。
【図３】本発明の他の実施形態を説明するためのブロッ
ク図である。
ク図である。
【図４】従来の問題点を説明するためのブロック図であ
る。
る。
Ａ〜Ｃ それぞれモジュール １０ バイパス回路 ２０ テスト回路 OUT1〜OUT3 モジュールＡの出力端子 IN1,IN2 モジュールＢの入力端子 IN3,IN4 モジュールＣの入力端子 SEL1〜SEL3 テスト回路２０内のセレクタ回路 DFF1〜DFF3 テスト回路２０内の順序回路（２０１） SEL1' 〜SEL3' バイパス回路１０内のセレクタ回路
Claims (3)
- 【請求項１】 複数のモジュールから構成されるＬＳＩ
回路の各モジュール間接続の正当性を検証するＬＳＩ試
験方式において、 モジュール間に挿入されたテスト回路内の順序回路をバ
イパスさせるバイパス回路を設け、出力端子から出力さ
れる接続検証用パタンを接続線を介して接続される入力
端子で一致させることを特徴とするＬＳＩ試験方式。 - 【請求項２】 複数のモジュールから構成されるＬＳＩ
回路の各モジュール間接続の正当性を検証するＬＳＩ試
験方式において、 モジュール間に挿入された順序回路を含むテスト回路を
バイパスさせるバイパス回路を設け、出力端子から出力
される接続検証用パタンを接続線を介して接続される入
力端子で一致させることを特徴とするＬＳＩ試験方式。 - 【請求項３】 前記バイパス回路は必要なときに選択信
号でテスト回路内の順序回路または順序回路を含むテス
ト回路自体をバイパスさせるセレクタで構成構成される
ことを特徴とする請求項１または請求項２の何れかに記
載のＬＳＩ試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9171252A JPH112665A (ja) | 1997-06-13 | 1997-06-13 | Ｌｓｉ試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9171252A JPH112665A (ja) | 1997-06-13 | 1997-06-13 | Ｌｓｉ試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH112665A true JPH112665A (ja) | 1999-01-06 |
Family
ID=15919883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9171252A Pending JPH112665A (ja) | 1997-06-13 | 1997-06-13 | Ｌｓｉ試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH112665A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6370663B1 (en) | 1998-01-05 | 2002-04-09 | Nec Corporation | Semiconductor integrated circuit |
| US7136596B2 (en) | 2001-05-31 | 2006-11-14 | Fujitsu Limited | Optical pulse addition device |
-
1997
- 1997-06-13 JP JP9171252A patent/JPH112665A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6370663B1 (en) | 1998-01-05 | 2002-04-09 | Nec Corporation | Semiconductor integrated circuit |
| US7136596B2 (en) | 2001-05-31 | 2006-11-14 | Fujitsu Limited | Optical pulse addition device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6779158B2 (en) | Digital logic optimization using selection operators | |
| JPH0746120B2 (ja) | テスト容易化回路及びテスト方法 | |
| JPH10267994A (ja) | 集積回路 | |
| US6519728B2 (en) | Semiconductor integrated circuit having test circuit | |
| JPH06230075A (ja) | シリアルスキャンチェーンにおける不良フリップフロップの検出方法 | |
| JPH112665A (ja) | Ｌｓｉ試験方式 | |
| WO2002103757A2 (en) | Digital circuits with selection operators | |
| JPH1131162A (ja) | 論理回路のシミュレーション装置及び論理検証方法 | |
| KR100503692B1 (ko) | 고정논리값을출력하는수단의출력과회로의입력사이의접속테스팅장치 | |
| JP2962232B2 (ja) | スキャンパス回路の自動配置配線方法 | |
| JP2838458B2 (ja) | 集積回路装置 | |
| JP2863779B2 (ja) | タイミング検証方法及び検証装置及びテストパターン生成方法 | |
| JP3531743B2 (ja) | テストパターン発生装置 | |
| JPH112664A (ja) | バウンダリスキャンレジスタ | |
| JPH10326301A (ja) | Ｌｓｉ試験方式 | |
| JP2838459B2 (ja) | 集積回路装置 | |
| KR100267782B1 (ko) | 타이밍체크가 가능한 칩(chip) | |
| JP4186559B2 (ja) | スキャンフリップフロップ | |
| JPH0746123B2 (ja) | 集積回路の試験方式 | |
| JP2838599B2 (ja) | テスト容易化回路 | |
| JP2000111615A (ja) | 半導体集積回路装置 | |
| JPH0278980A (ja) | 半導体集積回路、塔載基板および検査方法 | |
| JPH0389178A (ja) | 半導体集積回路 | |
| JPH05191270A (ja) | ワイヤードオア方法およびワイヤードオア回路 | |
| Whitaker et al. | Integrated circuit cell library |