JPH06230075A - シリアルスキャンチェーンにおける不良フリップフロップの検出方法 - Google Patents
シリアルスキャンチェーンにおける不良フリップフロップの検出方法Info
- Publication number
- JPH06230075A JPH06230075A JP5018504A JP1850493A JPH06230075A JP H06230075 A JPH06230075 A JP H06230075A JP 5018504 A JP5018504 A JP 5018504A JP 1850493 A JP1850493 A JP 1850493A JP H06230075 A JPH06230075 A JP H06230075A
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- flop
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Abstract
(57)【要約】
【目的】本発明はシリアルスキャンチェーンにおける不
良フリップフロップの検出方法に関し、不良箇所の特定
を簡単に行うことのできるようにすることを目的とす
る。 【構成】 シリアルスキャンチェーンを構成するフリッ
プフロップＦＦをリセット、プリセット可能に構成し、
先ず、各フリップフロップＦＦを所定のビット値にセッ
トした後、スキャンシフトし、次いで、前記シリアルス
キャンチェーンからの出力ビット列とセットしたビット
列とを比較して不良フリップフロップＦＦを特定するよ
うに構成する。
良フリップフロップの検出方法に関し、不良箇所の特定
を簡単に行うことのできるようにすることを目的とす
る。 【構成】 シリアルスキャンチェーンを構成するフリッ
プフロップＦＦをリセット、プリセット可能に構成し、
先ず、各フリップフロップＦＦを所定のビット値にセッ
トした後、スキャンシフトし、次いで、前記シリアルス
キャンチェーンからの出力ビット列とセットしたビット
列とを比較して不良フリップフロップＦＦを特定するよ
うに構成する。
Description
【０００１】
【産業上の利用分野】本発明は、シリアルスキャンチェ
ーンにおける不良フリップフロップの検出方法に関する
ものである。
ーンにおける不良フリップフロップの検出方法に関する
ものである。
【０００２】
【従来の技術】従来のスキャンチェーンを図３に示す。
この従来例において、スキャンチェーンは、複数のマス
タスレーブフリップフロップＦＦ１、ＦＦ２・・を連結
して構成される。
この従来例において、スキャンチェーンは、複数のマス
タスレーブフリップフロップＦＦ１、ＦＦ２・・を連結
して構成される。
【０００３】スキャンシフトは、＋Ａがマスタラッチの
クロックとなっており、１段前のデータ（ＳＯ）を取り
込み、−Ｂのスレーブラッチクロックにネガティブクロ
ックを入れることで取り込んだデータを次段に出力す
る。
クロックとなっており、１段前のデータ（ＳＯ）を取り
込み、−Ｂのスレーブラッチクロックにネガティブクロ
ックを入れることで取り込んだデータを次段に出力す
る。
【０００４】スキャンチェーンは、本シーケンスを繰り
返して＋ＳＩから＋ＳＯへシフトする。なお、図３にお
いて２はＬＳＩ１内の組み合わせ論理回路を示す。従
来、シリアルスキャンによる機能試験方法は、主として
２つのテストステップにより行われる。すなわち、先
ず、シリアルスキャンチェーンが正しくシフトされるか
否かの確認を行い、その後、そのスキャンチェーンを使
用してＬＳＩ全体の機能試験を行う。
返して＋ＳＩから＋ＳＯへシフトする。なお、図３にお
いて２はＬＳＩ１内の組み合わせ論理回路を示す。従
来、シリアルスキャンによる機能試験方法は、主として
２つのテストステップにより行われる。すなわち、先
ず、シリアルスキャンチェーンが正しくシフトされるか
否かの確認を行い、その後、そのスキャンチェーンを使
用してＬＳＩ全体の機能試験を行う。
【０００５】ここで、初めのシリアルスキャンチェーン
の動作確認でＦＡＩＬした場合、その不良箇所を特定す
る方法がないため、不良箇所を顕微鏡で覗いて不良原因
（パターンショート等）の明確化ができないという問題
があった。
の動作確認でＦＡＩＬした場合、その不良箇所を特定す
る方法がないため、不良箇所を顕微鏡で覗いて不良原因
（パターンショート等）の明確化ができないという問題
があった。
【０００６】
【発明が解決しようとする課題】本発明は、以上の欠点
を解消すべくなされたものであって、不良箇所の特定を
簡単に行うことのできるシリアルスキャンチェーンにお
ける不良フリップフロップの検出方法を提供することを
目的とする。
を解消すべくなされたものであって、不良箇所の特定を
簡単に行うことのできるシリアルスキャンチェーンにお
ける不良フリップフロップの検出方法を提供することを
目的とする。
【０００７】
【課題を解決するための手段】本発明によれば上記目的
は、実施例に対応する図１に示すように、シリアルスキ
ャンチェーンを構成するフリップフロップＦＦをリセッ
ト、プリセット可能に構成し、先ず、各フリップフロッ
プＦＦを所定のビット値にセットした後、スキャンシフ
トし、次いで、前記シリアルスキャンチェーンからの出
力ビット列とセットしたビット列とを比較して不良フリ
ップフロップＦＦを特定するシリアルスキャンチェーン
における不良フリップフロップの検出方法を提供するこ
とにより達成される。
は、実施例に対応する図１に示すように、シリアルスキ
ャンチェーンを構成するフリップフロップＦＦをリセッ
ト、プリセット可能に構成し、先ず、各フリップフロッ
プＦＦを所定のビット値にセットした後、スキャンシフ
トし、次いで、前記シリアルスキャンチェーンからの出
力ビット列とセットしたビット列とを比較して不良フリ
ップフロップＦＦを特定するシリアルスキャンチェーン
における不良フリップフロップの検出方法を提供するこ
とにより達成される。
【０００８】
【作用】シリアルスキャンチェーンを構成する各フリッ
プフロップＦＦは、適宜にリセット、プリセットが可能
であり、不良フリップフロップＦＦの検出に際して、先
ず、各フリップフロップＦＦを”０”または”１”にセ
ットする。
プフロップＦＦは、適宜にリセット、プリセットが可能
であり、不良フリップフロップＦＦの検出に際して、先
ず、各フリップフロップＦＦを”０”または”１”にセ
ットする。
【０００９】この工程によりシリアルスキャンチェーン
は、所定のビット列にセットされることとなり、次い
で、該シリアルスキャンチェーン内でスキャンシフトさ
せてシリアルスキャンチェーンからの出力ビット列を得
る。
は、所定のビット列にセットされることとなり、次い
で、該シリアルスキャンチェーン内でスキャンシフトさ
せてシリアルスキャンチェーンからの出力ビット列を得
る。
【００１０】いずれかのフリップフロップＦＦが不良
で、”０”または”１”のいずれかにホールドされてい
ると、その前段の値がどのようなものであってもこれ以
降、ホールドされた値が出力されることとなり、出力ビ
ット列において値が不変となる部位に対応するフリップ
フロップＦＦが不良として特定される。
で、”０”または”１”のいずれかにホールドされてい
ると、その前段の値がどのようなものであってもこれ以
降、ホールドされた値が出力されることとなり、出力ビ
ット列において値が不変となる部位に対応するフリップ
フロップＦＦが不良として特定される。
【００１１】
【実施例】以下、本発明の望ましい実施例を添付図面に
基づいて詳細に説明する。図１に本発明に係るスキャン
チェーン構造を示す。この実施例において、スキャンチ
ェーンは、マスタスレーブ・フリップフロップＦＦ１、
ＦＦ２・・をパターンにより連結して構成される。
基づいて詳細に説明する。図１に本発明に係るスキャン
チェーン構造を示す。この実施例において、スキャンチ
ェーンは、マスタスレーブ・フリップフロップＦＦ１、
ＦＦ２・・をパターンにより連結して構成される。
【００１２】各フリップフロップＦＦは、上述した従来
例と同様に、＋Ａ端子へのポジティブパルス（クロッ
ク）の印加により１段前のデータをＳＩ端子から取り込
み、−Ｂ端子へのネガティブパルスの印加により、取り
込んだデータを＋ＳＯ端子に出力し、次段のフリップフ
ロップＦＦに送出する。
例と同様に、＋Ａ端子へのポジティブパルス（クロッ
ク）の印加により１段前のデータをＳＩ端子から取り込
み、−Ｂ端子へのネガティブパルスの印加により、取り
込んだデータを＋ＳＯ端子に出力し、次段のフリップフ
ロップＦＦに送出する。
【００１３】また、各フリップフロップＦＦは相互に連
結されるリセット端子（−ＲＥＳＥＴ）を備えており、
該端子にネガティブパルスを印加することにより、各フ
リップフロップＦＦは”０”にセットされる。
結されるリセット端子（−ＲＥＳＥＴ）を備えており、
該端子にネガティブパルスを印加することにより、各フ
リップフロップＦＦは”０”にセットされる。
【００１４】さらに、ＬＳＩは、プリセット信号入力端
子（−ＰＲＥＳＥＴ）を備える。このプリセット信号入
力端子は、スキャンチェーン内のフリップフロップＦＦ
を１段おきに接続しており、該プリセット信号入力端子
にネガティブパルスを印加することにより、接続された
フリップフロップＦＦを”１”にセットすることができ
るようにされる。
子（−ＰＲＥＳＥＴ）を備える。このプリセット信号入
力端子は、スキャンチェーン内のフリップフロップＦＦ
を１段おきに接続しており、該プリセット信号入力端子
にネガティブパルスを印加することにより、接続された
フリップフロップＦＦを”１”にセットすることができ
るようにされる。
【００１５】以上の構成の下、スキャンチェーンのシフ
ト動作の確認は以下の手順で行われる。すなわち、先
ず、リセット端子にネガティブパルスを印加して全段の
フリップフロップＦＦを”０”クリアする。
ト動作の確認は以下の手順で行われる。すなわち、先
ず、リセット端子にネガティブパルスを印加して全段の
フリップフロップＦＦを”０”クリアする。
【００１６】この後、プリセット信号入力端子にネガテ
ィブパルスを印加し、フリップフロップＦＦの１段おき
を”１”にセットする（図２（ａ）参照）。この状態に
おいて、各フリップフロップＦＦが不良のために特定値
をホールドしていない限り、図示の実施例においては、
初段から順に、”０”、”１”、”０”、”１”、”
０”となる。
ィブパルスを印加し、フリップフロップＦＦの１段おき
を”１”にセットする（図２（ａ）参照）。この状態に
おいて、各フリップフロップＦＦが不良のために特定値
をホールドしていない限り、図示の実施例においては、
初段から順に、”０”、”１”、”０”、”１”、”
０”となる。
【００１７】次いで、スキャンチェーンにスキャンシフ
トをさせ、そのビットパターンを検出し、初期ビット
列”０”、”１”、”０”、”１”、”０”と比較部１
において比較する。この時の期待ビット列は、”０１０
１０”であり、これと異なったビット列が観察された場
合には、スキャンチェーン内に不良フリップフロップＦ
Ｆがあることとなり、以下の方法で不良フリップフロッ
プＦＦが特定される。
トをさせ、そのビットパターンを検出し、初期ビット
列”０”、”１”、”０”、”１”、”０”と比較部１
において比較する。この時の期待ビット列は、”０１０
１０”であり、これと異なったビット列が観察された場
合には、スキャンチェーン内に不良フリップフロップＦ
Ｆがあることとなり、以下の方法で不良フリップフロッ
プＦＦが特定される。
【００１８】すなわち、例えば、図２においてハッチン
グを施して示す第２段のフリップフロップＦＦ２が不良
で”０”にホールドされている場合には、出力ビット列
は、”０１０００”となる。
グを施して示す第２段のフリップフロップＦＦ２が不良
で”０”にホールドされている場合には、出力ビット列
は、”０１０００”となる。
【００１９】このように、出力ビット列は、期待ビット
列に対して不良フリップフロップＦＦを境として不動と
なるために、不動箇所、またはその次段、本例において
は、２段目、または３段目のフリップフロップＦＦを不
良フリップフロップとして特定することができ、同様
に、例えば、出力ビット列が、”０１０１１”である場
合には、１段目あるいは２段目が”１”にホールドされ
た不良フリップフロップＦＦであることを特定すること
ができる。
列に対して不良フリップフロップＦＦを境として不動と
なるために、不動箇所、またはその次段、本例において
は、２段目、または３段目のフリップフロップＦＦを不
良フリップフロップとして特定することができ、同様
に、例えば、出力ビット列が、”０１０１１”である場
合には、１段目あるいは２段目が”１”にホールドされ
た不良フリップフロップＦＦであることを特定すること
ができる。
【００２０】なお、この場合、先ず、リセット端子のみ
を使用して全フリップフロップＦＦを”０”クリアして
スキャンシフトを行って出力パルス列を観察した後、プ
リセット信号入力端子にネガティブパルスを印加して１
段おきにフリップフロップＦＦを”１”にセットし、こ
の状態での出力パルス列を観察して、上記出力パルス列
と比較することにより、より正確に不良フリップフロッ
プＦＦを特定することも可能である。
を使用して全フリップフロップＦＦを”０”クリアして
スキャンシフトを行って出力パルス列を観察した後、プ
リセット信号入力端子にネガティブパルスを印加して１
段おきにフリップフロップＦＦを”１”にセットし、こ
の状態での出力パルス列を観察して、上記出力パルス列
と比較することにより、より正確に不良フリップフロッ
プＦＦを特定することも可能である。
【００２１】また、以上の実施例においては、プリセッ
ト端子を１つおきのフリップフロップＦＦ２、ＦＦ４に
接続し、全てのフリップフロップＦＦ１、ＦＦ２・・を
リセットした後、プリセットして”０１０１０”のビッ
ト列にセットする場合を示したが、セットされるビット
列は、”０１０１０”のように交互に”０”と”１”と
をセットする場合限らず、任意に設定することが可能で
ある。この場合、各フリップフロップＦＦの設定値を設
定部２において設定し、この設定部２での設定ビット列
と出力ビット列とを比較部１において比較するように構
成することが可能である。
ト端子を１つおきのフリップフロップＦＦ２、ＦＦ４に
接続し、全てのフリップフロップＦＦ１、ＦＦ２・・を
リセットした後、プリセットして”０１０１０”のビッ
ト列にセットする場合を示したが、セットされるビット
列は、”０１０１０”のように交互に”０”と”１”と
をセットする場合限らず、任意に設定することが可能で
ある。この場合、各フリップフロップＦＦの設定値を設
定部２において設定し、この設定部２での設定ビット列
と出力ビット列とを比較部１において比較するように構
成することが可能である。
【００２２】さらに、各フリップフロップＦＦのリセッ
ト端子、およびプリセット端子が回路設計者によりすで
に使用されている場合には、例えば、図３に示すよう
に、ナンドゲートを追加するだけで、容易に該端子を利
用することができる。
ト端子、およびプリセット端子が回路設計者によりすで
に使用されている場合には、例えば、図３に示すよう
に、ナンドゲートを追加するだけで、容易に該端子を利
用することができる。
【００２３】
【発明の効果】以上の説明から明らかなように、本発明
のシリアルスキャンチェーンにおける不良フリップフロ
ップの検出方法によれば、容易に不良フリップフロップ
を特定することができ、さらに、単に−ＰＲＥＳＥＴ端
子を追加するだけで実施できるので、回路オーバーヘッ
ドの増加をもたらさない。
のシリアルスキャンチェーンにおける不良フリップフロ
ップの検出方法によれば、容易に不良フリップフロップ
を特定することができ、さらに、単に−ＰＲＥＳＥＴ端
子を追加するだけで実施できるので、回路オーバーヘッ
ドの増加をもたらさない。
【図１】本発明の実施例を示す図である。
【図２】図１の動作を示す説明図である。
【図３】図１の変形例を示す図である。
【図４】従来例を示す図である。
ＦＦ フリップフロップ
Claims (1)
- 【請求項１】シリアルスキャンチェーンを構成するフリ
ップフロップ（ＦＦ）をリセット、プリセット可能に構
成し、 先ず、各フリップフロップ（ＦＦ）を所定のビット値に
セットした後、スキャンシフトし、 次いで、前記シリアルスキャンチェーンからの出力ビッ
ト列とセットしたビット列とを比較して不良フリップフ
ロップ（ＦＦ）を特定するシリアルスキャンチェーンに
おける不良フリップフロップの検出方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5018504A JPH06230075A (ja) | 1993-02-05 | 1993-02-05 | シリアルスキャンチェーンにおける不良フリップフロップの検出方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5018504A JPH06230075A (ja) | 1993-02-05 | 1993-02-05 | シリアルスキャンチェーンにおける不良フリップフロップの検出方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06230075A true JPH06230075A (ja) | 1994-08-19 |
Family
ID=11973459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5018504A Withdrawn JPH06230075A (ja) | 1993-02-05 | 1993-02-05 | シリアルスキャンチェーンにおける不良フリップフロップの検出方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06230075A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09281194A (ja) * | 1996-04-12 | 1997-10-31 | Nec Corp | 半導体集積回路 |
| JPH09281193A (ja) * | 1996-04-12 | 1997-10-31 | Nec Corp | Ｌｓｉチップのテストパターン生成方式 |
| US7168004B2 (en) | 2002-09-17 | 2007-01-23 | Matsushita Electric Industrial Co., Ltd. | Technique for testability of semiconductor integrated circuit |
| US7188288B2 (en) | 2003-11-12 | 2007-03-06 | Kabushiki Kaisha Toshiba | Semiconductor LSI circuit with scan circuit, scan circuit system, scanning test system and method |
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| US7392449B2 (en) | 2005-06-09 | 2008-06-24 | International Business Machines Corporation | Method, apparatus, and computer program product for diagnosing a scan chain failure employing fuses coupled to the scan chain |
| US7395469B2 (en) | 2004-04-08 | 2008-07-01 | International Business Machines Corporation | Method for implementing deterministic based broken scan chain diagnostics |
| WO2008120362A1 (ja) * | 2007-03-29 | 2008-10-09 | Fujitsu Limited | 不良箇所特定装置、不良箇所特定方法および集積回路 |
| US8356217B2 (en) | 2009-06-29 | 2013-01-15 | Fujitsu Limited | Storage circuit, integrated circuit, and scanning method |
| US9110140B2 (en) | 2013-01-17 | 2015-08-18 | Socionext Inc. | Scan circuit, semiconductor device, and method for testing semiconductor device |
-
1993
- 1993-02-05 JP JP5018504A patent/JPH06230075A/ja not_active Withdrawn
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09281194A (ja) * | 1996-04-12 | 1997-10-31 | Nec Corp | 半導体集積回路 |
| JPH09281193A (ja) * | 1996-04-12 | 1997-10-31 | Nec Corp | Ｌｓｉチップのテストパターン生成方式 |
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| US9110140B2 (en) | 2013-01-17 | 2015-08-18 | Socionext Inc. | Scan circuit, semiconductor device, and method for testing semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000509 |