JPH09146655A - クロック分配方法 - Google Patents
クロック分配方法Info
- Publication number
- JPH09146655A JPH09146655A JP7281512A JP28151295A JPH09146655A JP H09146655 A JPH09146655 A JP H09146655A JP 7281512 A JP7281512 A JP 7281512A JP 28151295 A JP28151295 A JP 28151295A JP H09146655 A JPH09146655 A JP H09146655A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- hard macro
- input
- delay difference
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【課題】 最近のＬＳＩのクロックの分配方法ではハー
ドマクロと呼ばれる特定の機能を有する機能ファクショ
ンを用いていることが多くなっているが、従来以上にハ
ードマクロの規模が大きくなっており、ハードマクロ内
のクロックの遅延、及びハードマクロとその周辺回路と
の信号遅延差が大きくなる等の問題がある。 【解決手段】 ハードマクロ内を入力段の部分と、出力
段の部分と、ハードマクロの機能を有する内部回路部分
とに分割し、クロック信号をハードマクロへの入力部分
で信号遅延差が生じないように前記各回路部分と対応さ
せて分配するように構成し、ハードマクロとその周辺回
路との信号遅延差を最小限にすることにより、上記問題
点を解消する。
ドマクロと呼ばれる特定の機能を有する機能ファクショ
ンを用いていることが多くなっているが、従来以上にハ
ードマクロの規模が大きくなっており、ハードマクロ内
のクロックの遅延、及びハードマクロとその周辺回路と
の信号遅延差が大きくなる等の問題がある。 【解決手段】 ハードマクロ内を入力段の部分と、出力
段の部分と、ハードマクロの機能を有する内部回路部分
とに分割し、クロック信号をハードマクロへの入力部分
で信号遅延差が生じないように前記各回路部分と対応さ
せて分配するように構成し、ハードマクロとその周辺回
路との信号遅延差を最小限にすることにより、上記問題
点を解消する。
Description
【０００１】
【発明の属する技術分野】本発明はＬＳＩの構成におけ
るクロックの分配方法に関する。
るクロックの分配方法に関する。
【０００２】
【従来の技術】ＬＳＩ内の動作の規準となるクロック信
号は、ＬＳＩチップ内で非常に使用頻度が高くまた、Ｌ
ＳＩチップ内の各部分で使われている。このため通常の
ドライバ及び配線方法では高ファンアウト対応及び信号
遅延に対して対応できないため、クロックツリーを用い
ることにより対処していた。
号は、ＬＳＩチップ内で非常に使用頻度が高くまた、Ｌ
ＳＩチップ内の各部分で使われている。このため通常の
ドライバ及び配線方法では高ファンアウト対応及び信号
遅延に対して対応できないため、クロックツリーを用い
ることにより対処していた。
【０００３】
【発明が解決しようとする課題】しかし、最近のＬＳＩ
のクロックの分配方法ではハードマクロと呼ばれる特定
の機能を有する機能ファクションを用いていることが多
くなっている。このハードマクロとは特定機能を実現す
るために、回路を構成するトランジスタの配置位置及び
トランジスタ間の配線が固定されているものである。こ
のハードマクロを使用することにより、従来以上にハー
ドマクロの規模が大きくなっており、ハードマクロ内の
クロックの遅延、及びハードマクロとその周辺回路との
信号遅延差が大きくなり、又、ハードマクロの構成上か
ら上記のようにクロックツリーを用いて対処することも
困難である等の問題がある。
のクロックの分配方法ではハードマクロと呼ばれる特定
の機能を有する機能ファクションを用いていることが多
くなっている。このハードマクロとは特定機能を実現す
るために、回路を構成するトランジスタの配置位置及び
トランジスタ間の配線が固定されているものである。こ
のハードマクロを使用することにより、従来以上にハー
ドマクロの規模が大きくなっており、ハードマクロ内の
クロックの遅延、及びハードマクロとその周辺回路との
信号遅延差が大きくなり、又、ハードマクロの構成上か
ら上記のようにクロックツリーを用いて対処することも
困難である等の問題がある。
【０００４】
【課題を解決するための手段】ハードマクロ内を入力段
の部分と、出力段の部分と、ハードマクロの機能を有す
る内部回路部分とに分割し、クロック信号をハードマク
ロへの入力部分で信号遅延差が生じないように前記各回
路部分と対応させて分配するように構成し、ハードマク
ロとその周辺回路との信号遅延差を最小限にすることに
より、上記の問題点を解消する。
の部分と、出力段の部分と、ハードマクロの機能を有す
る内部回路部分とに分割し、クロック信号をハードマク
ロへの入力部分で信号遅延差が生じないように前記各回
路部分と対応させて分配するように構成し、ハードマク
ロとその周辺回路との信号遅延差を最小限にすることに
より、上記の問題点を解消する。
【０００５】
【本発明の実施の形態】図１は本発明の第１の実施形態
を示す構成図である。同図に示すように、ハードマクロ
１内で用いる信号の入力端子は１つにまとまっている。
そこでハードマクロ１の回路を入力段ＦＦ部１−１と、
出力段ＦＦ部１−２と、ハードマクロの機能を有する内
部回路部１−３との３つに分割する。クロック信号もハ
ードマクロ１への入力部分で信号遅延差が生じないよう
に前記入力段ＦＦ部１−１と、出力段ＦＦ部１−２と、
内部回路部１−３とに対応させて３つに分配させる。
を示す構成図である。同図に示すように、ハードマクロ
１内で用いる信号の入力端子は１つにまとまっている。
そこでハードマクロ１の回路を入力段ＦＦ部１−１と、
出力段ＦＦ部１−２と、ハードマクロの機能を有する内
部回路部１−３との３つに分割する。クロック信号もハ
ードマクロ１への入力部分で信号遅延差が生じないよう
に前記入力段ＦＦ部１−１と、出力段ＦＦ部１−２と、
内部回路部１−３とに対応させて３つに分配させる。
【０００６】入力段用のクロックと出力段用のクロック
及び内部回路用のクロックを、ハードマクロ１に入った
ところで分配し、配線系統も独立させて引くことによっ
て、ハードマクロ内では３種類の独立したクロックとし
て扱うことが可能となる。
及び内部回路用のクロックを、ハードマクロ１に入った
ところで分配し、配線系統も独立させて引くことによっ
て、ハードマクロ内では３種類の独立したクロックとし
て扱うことが可能となる。
【０００７】このように、ファンアウト数の小さい入力
段ＦＦ部１−１用及び出力段ＦＦ部１−２用にハードマ
クロ１のクロック端子ＣｅｌｌＣＬＫの入口部分で、ク
ロック分配用バッファ１−４を介してファンアウト数の
多い内部回路部１−３用クロックと分離して用いること
により、クロック信号の周辺回路との遅延差を最小にす
ることが可能となる。
段ＦＦ部１−１用及び出力段ＦＦ部１−２用にハードマ
クロ１のクロック端子ＣｅｌｌＣＬＫの入口部分で、ク
ロック分配用バッファ１−４を介してファンアウト数の
多い内部回路部１−３用クロックと分離して用いること
により、クロック信号の周辺回路との遅延差を最小にす
ることが可能となる。
【０００８】以上本発明の第１の実施形態の構成を説明
したが、通常、ハードマクロなどの回路の場合、入力段
の部分はその入力ピン数によって入力段の初段のフリッ
プフロップ等の数が決定されており、同様に出力段の部
分もその出力ピンの数によって最終段のフリップフロッ
プ等の数が決定されている。
したが、通常、ハードマクロなどの回路の場合、入力段
の部分はその入力ピン数によって入力段の初段のフリッ
プフロップ等の数が決定されており、同様に出力段の部
分もその出力ピンの数によって最終段のフリップフロッ
プ等の数が決定されている。
【０００９】内部回路の部分は、そのハードマクロが有
している機能の規模によってフリップフロップ等の数が
異なってくるが、その数は入力段での数や出力段での数
に比べて多いことが一般的である。
している機能の規模によってフリップフロップ等の数が
異なってくるが、その数は入力段での数や出力段での数
に比べて多いことが一般的である。
【００１０】図２は本発明の第２の実施形態を示す構成
図である。本実施形態では、前記第１の実施形態のハー
ドマクロへのクロックの入力端子数を１つにまとめたも
のとは異なり、同図に示すように入力段ＦＦ部２−１、
出力段ＦＦ部２−２及び内部回路部２−３ごとに分けて
クロックの入力端子を設けている。
図である。本実施形態では、前記第１の実施形態のハー
ドマクロへのクロックの入力端子数を１つにまとめたも
のとは異なり、同図に示すように入力段ＦＦ部２−１、
出力段ＦＦ部２−２及び内部回路部２−３ごとに分けて
クロックの入力端子を設けている。
【００１１】入力段ＦＦ部２−１用及び出力段ＦＦ部２
−２用は独立した入力端子即ち入力部ＣＬＫ及び出力部
ＣＬＫを設けている。また、ファンアウト数が多い内部
回路部２−３は、入力段ＦＦ部２−１及び出力段ＦＦ部
２−２と同程度のファンアウト数となるように、分割し
てクロック端子即ち内部ＣＬＫ−１〜内部ＣＬＫ−Ｎを
設けている。入力段ＦＦ部２−１、出力段ＦＦ部２−２
及びそのファンアウト数によって分割された内部回路部
２−３用の複数のクロック端子は、そのハードマクロ２
が用いられるＬＳＩチップ内のクロックツリーに接続さ
れる。
−２用は独立した入力端子即ち入力部ＣＬＫ及び出力部
ＣＬＫを設けている。また、ファンアウト数が多い内部
回路部２−３は、入力段ＦＦ部２−１及び出力段ＦＦ部
２−２と同程度のファンアウト数となるように、分割し
てクロック端子即ち内部ＣＬＫ−１〜内部ＣＬＫ−Ｎを
設けている。入力段ＦＦ部２−１、出力段ＦＦ部２−２
及びそのファンアウト数によって分割された内部回路部
２−３用の複数のクロック端子は、そのハードマクロ２
が用いられるＬＳＩチップ内のクロックツリーに接続さ
れる。
【００１２】このように、ファンアウト数の多い内部回
路部２−３を、入力段ＦＦ部２−１及び出力段ＦＦ部２
−２のファンアウト数と等しくなるように分割してクロ
ックの入力端子を設けたことにより、ハードマクロの各
クロックの入力端子の信号遅延差特性はクロックツリー
が持つ信号遅延差特性により制御されることになる。
路部２−３を、入力段ＦＦ部２−１及び出力段ＦＦ部２
−２のファンアウト数と等しくなるように分割してクロ
ックの入力端子を設けたことにより、ハードマクロの各
クロックの入力端子の信号遅延差特性はクロックツリー
が持つ信号遅延差特性により制御されることになる。
【００１３】図３は本発明の第３の実施形態を示す構成
図である。本実施形態では前記第２の実施形態のハード
マクロへの入力端子数を入力段ＦＦ部、出力段ＦＦ部、
及び内部回路部ごとに分けたのとは異なり、同図に示す
ように、任意の順序回路のブロックごとに分けてクロッ
クの入力端子を設けている。
図である。本実施形態では前記第２の実施形態のハード
マクロへの入力端子数を入力段ＦＦ部、出力段ＦＦ部、
及び内部回路部ごとに分けたのとは異なり、同図に示す
ように、任意の順序回路のブロックごとに分けてクロッ
クの入力端子を設けている。
【００１４】ハードマクロ内を各ブロックのファンアウ
ト数が同じになるように複数のブロックに分割して、各
ブロックごとにクロック端子ＣｅｌｌＣＬＫ−１〜Ｃｅ
ｌｌＣＬＫ−Ｎを設けている。
ト数が同じになるように複数のブロックに分割して、各
ブロックごとにクロック端子ＣｅｌｌＣＬＫ−１〜Ｃｅ
ｌｌＣＬＫ−Ｎを設けている。
【００１５】各クロック端子は、そのハードマクロが用
いられるＬＳＩチップ内のクロックツリーに接続され
る。
いられるＬＳＩチップ内のクロックツリーに接続され
る。
【００１６】このように、ハードマクロ内を各ブロック
のファンアウト数が等しくなるように分割してクロック
ロックの入力端子を設けたことにより、ハードマクロの
各クロックの入力端子の信号遅延差特性はクロックツリ
ーが持つ信号遅延差特性により制御されることになる。
のファンアウト数が等しくなるように分割してクロック
ロックの入力端子を設けたことにより、ハードマクロの
各クロックの入力端子の信号遅延差特性はクロックツリ
ーが持つ信号遅延差特性により制御されることになる。
【００１７】以上説明したように、第１の実施形態から
第３の実施形態ではＬＳＩチップ内のハードマクロでの
クロック分配に適用した例を示したが、ＬＳＩチップ内
でクロックツリーを使用できないブロック（例えばＬＳ
Ｉチップ内のクロックツリーの本数制限によって使用で
きない場合など）に対しても同様に本発明を適用するこ
とができる。
第３の実施形態ではＬＳＩチップ内のハードマクロでの
クロック分配に適用した例を示したが、ＬＳＩチップ内
でクロックツリーを使用できないブロック（例えばＬＳ
Ｉチップ内のクロックツリーの本数制限によって使用で
きない場合など）に対しても同様に本発明を適用するこ
とができる。
【００１８】
【発明の効果】ファンアウト数の小さい入力段ＦＦ部用
及び出力段ＦＦ部用にハードマクロのクロック端子の入
口部分で、バッファを介してファンアウト数の多い内部
回路部用クロックと分離して用いることにより、クロッ
ク信号の周辺回路との遅延差を最小にすることが可能と
なる。
及び出力段ＦＦ部用にハードマクロのクロック端子の入
口部分で、バッファを介してファンアウト数の多い内部
回路部用クロックと分離して用いることにより、クロッ
ク信号の周辺回路との遅延差を最小にすることが可能と
なる。
【００１９】ファンアウト数の多い内部回路部分を、入
力段部分及び出力段部分のファンアウト数と等しくなる
ように分割してクロックの入力端子を設けたことによ
り、ハードマクロの各ブロックの入力端子の信号遅延差
特性はクロックツリーが持つ信号遅延差特性により制御
されることになる等の効果を得ることができ、従ってハ
ードマクロと、その周辺回路部との信号遅延差を最小限
にすることが可能となる。
力段部分及び出力段部分のファンアウト数と等しくなる
ように分割してクロックの入力端子を設けたことによ
り、ハードマクロの各ブロックの入力端子の信号遅延差
特性はクロックツリーが持つ信号遅延差特性により制御
されることになる等の効果を得ることができ、従ってハ
ードマクロと、その周辺回路部との信号遅延差を最小限
にすることが可能となる。
【図１】本発明の第１の実施形態を示す構成図
【図２】本発明の第２の実施形態を示す構成図
【図３】本発明の第３の実施形態を示す構成図
１，２，３ ハードマクロ １−１，２−１ 入力段ＦＦ部 １−２，２−２ 出力段ＦＦ部 １−３，２−３ 内部回路部 １−４ クロック分配用バッファ
Claims (3)
- 【請求項１】 ハードマクロとその周辺回路部との信号
遅延差を最小にするための手段として、 ハードマクロ内を入力段の部分と、出力段の部分と、ハ
ードマクロの機能を有する内部回路部分とに分割し、ク
ロック信号をハードマクロへの入力部分で信号遅延差が
生じないように前記各回路部分と対応させて分配するよ
うに構成したことを特徴とするクロック分配方法。 - 【請求項２】 クロックの入力端子数を、入力段部、出
力段部、及びファンアウト数が多い内部回路部には入力
段部及び出力段部と同等程度のファンアウト数となるよ
うに分割してクロック端子を設け、クロックツリーの特
性を用いることを特徴とする請求項１記載のクロック分
配方法。 - 【請求項３】 ハードマクロ内をファンアウト数が同じ
になるように複数ブロックに分割し、各ブロックごとに
クロック端子を設け、クロックツリーの特性を用いるこ
とを特徴とする請求項１記載のクロック分配方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7281512A JPH09146655A (ja) | 1995-10-30 | 1995-10-30 | クロック分配方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7281512A JPH09146655A (ja) | 1995-10-30 | 1995-10-30 | クロック分配方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09146655A true JPH09146655A (ja) | 1997-06-06 |
Family
ID=17640221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7281512A Pending JPH09146655A (ja) | 1995-10-30 | 1995-10-30 | クロック分配方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09146655A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000045246A1 (en) * | 1999-01-29 | 2000-08-03 | Seiko Epson Corporation | Clock generator circuit and integrated circuit using clock generator |
-
1995
- 1995-10-30 JP JP7281512A patent/JPH09146655A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000045246A1 (en) * | 1999-01-29 | 2000-08-03 | Seiko Epson Corporation | Clock generator circuit and integrated circuit using clock generator |
| US6518813B1 (en) | 1999-01-29 | 2003-02-11 | Seiko Epson Corporation | Clock generating circuit and semiconductor integrated circuit using the same |
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