JP3469046B2 - 機能ブロック、および半導体集積回路装置 - Google Patents
機能ブロック、および半導体集積回路装置Info
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＳＩＣ（Ａｐｐ
ｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａ
ｔｅｄ Ｃｉｒｃｕｉｔ）内に設けられた機能ブロッ
ク、この機能ブロックを複数個搭載した半導体集積回
路、及び機能ブロックを複数個搭載した集積回路のシミ
ュレーション方法に関する。
ｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａ
ｔｅｄ Ｃｉｒｃｕｉｔ）内に設けられた機能ブロッ
ク、この機能ブロックを複数個搭載した半導体集積回
路、及び機能ブロックを複数個搭載した集積回路のシミ
ュレーション方法に関する。
【０００２】
【従来の技術】従来、半導体集積回路を利用し、各種の
システムを構成しようとするユーザは、所望とするシス
テムを実現するのに、ＣＰＵやメモリ、周辺制御用回路
等の各機能毎に作られた複数の集積回路チップを、プリ
ント基板上で配置配線して構成する手法をとってきた。
システムを構成しようとするユーザは、所望とするシス
テムを実現するのに、ＣＰＵやメモリ、周辺制御用回路
等の各機能毎に作られた複数の集積回路チップを、プリ
ント基板上で配置配線して構成する手法をとってきた。
【０００３】半導体集積回路の微細化技術が進歩して数
百万トランジスタを１チップ上に製造することが可能と
なった現在では、これら複数の集積回路チップを１チッ
プ上に構成することが可能となってきている（シリコン
・オン・システムから、システム・オン・シリコンへの
変化）。
百万トランジスタを１チップ上に製造することが可能と
なった現在では、これら複数の集積回路チップを１チッ
プ上に構成することが可能となってきている（シリコン
・オン・システムから、システム・オン・シリコンへの
変化）。
【０００４】このシステム・オン・シリコンへの変化に
対応するために、集積回路を製造する側では、ＣＰＵや
各種周辺制御回路等、いわゆる機能ブロックを多数取り
揃え、回路情報及びレイアウト情報を予め作り、ライブ
ラリ化を行っている。ユーザからの新規の集積回路開発
依頼に対しては、これらのライブラリを用いて迅速な開
発を行う体制が採られている。また、ユーザの仕様を満
足する製品を確実に製造するために、製造前の段階から
動作シミュレーンョンを行い、検証をとることが行われ
ている。
対応するために、集積回路を製造する側では、ＣＰＵや
各種周辺制御回路等、いわゆる機能ブロックを多数取り
揃え、回路情報及びレイアウト情報を予め作り、ライブ
ラリ化を行っている。ユーザからの新規の集積回路開発
依頼に対しては、これらのライブラリを用いて迅速な開
発を行う体制が採られている。また、ユーザの仕様を満
足する製品を確実に製造するために、製造前の段階から
動作シミュレーンョンを行い、検証をとることが行われ
ている。
【０００５】図４は、従来の機能ブロックの一例を示す
概要図である。
概要図である。
【０００６】この機能ブロック２００は、ファンクショ
ン部２１０と、このファンクション部２１０に接続され
る多数の入力端子２２１−０〜２２１−ｍ及び出力端子
２３１−０〜２３１−ｎとを備えている。ファンクショ
ン部２１０は、複数のロジック部２１０−０〜２１０−
ｋから構成されている。
ン部２１０と、このファンクション部２１０に接続され
る多数の入力端子２２１−０〜２２１−ｍ及び出力端子
２３１−０〜２３１−ｎとを備えている。ファンクショ
ン部２１０は、複数のロジック部２１０−０〜２１０−
ｋから構成されている。
【０００７】ファンクション部２１０の入出力側には、
フリップフロップが散在している。例えば入力端子２２
１−０とロジック部２１０−０との間には、フリップフ
ロップ２５１が接続され、ロジック部２１０−１と出力
端子２３１−１との間にはフリップフロップ２５２が接
続されている。
フリップフロップが散在している。例えば入力端子２２
１−０とロジック部２１０−０との間には、フリップフ
ロップ２５１が接続され、ロジック部２１０−１と出力
端子２３１−１との間にはフリップフロップ２５２が接
続されている。
【０００８】フリップフロップ２５１，２５２のクロッ
ク端子には、入力端子２２２から入力されたシステムク
ロックＣＬＫがバッファ２４１を介して供給され、さら
にそのリセット端子には、入力端子２２３から入力され
たシステムリセットＲＳＴがバッファ２４２を介して供
給される。同時に、このシステムクロックＣＬＫ及びシ
ステムリセットＲＳＴはファンクション部２１０にも与
えられる。
ク端子には、入力端子２２２から入力されたシステムク
ロックＣＬＫがバッファ２４１を介して供給され、さら
にそのリセット端子には、入力端子２２３から入力され
たシステムリセットＲＳＴがバッファ２４２を介して供
給される。同時に、このシステムクロックＣＬＫ及びシ
ステムリセットＲＳＴはファンクション部２１０にも与
えられる。
【０００９】そして、各入力端子２２１−０〜２２１−
ｍには、外部より入力信号ＩＮ０〜ＩＮｍがそれぞれ入
力され、各出力端子２３１−０〜２３１−ｎからは、フ
ァンクション部２１０からの出力信号ＯＵＴ０〜ＯＵＴ
ｎがそれぞれ出力される。
ｍには、外部より入力信号ＩＮ０〜ＩＮｍがそれぞれ入
力され、各出力端子２３１−０〜２３１−ｎからは、フ
ァンクション部２１０からの出力信号ＯＵＴ０〜ＯＵＴ
ｎがそれぞれ出力される。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路では、１チップに作り込む機能ブロック
群の巨大化や高速動作の要求から、回路構造が複雑にな
り、機能ブロックに対する入力から出力までの遅延時間
を正確に見積もることが困難になっている。その結果、
シミュレーションによる検証が難しいものになってきて
いる。
半導体集積回路では、１チップに作り込む機能ブロック
群の巨大化や高速動作の要求から、回路構造が複雑にな
り、機能ブロックに対する入力から出力までの遅延時間
を正確に見積もることが困難になっている。その結果、
シミュレーションによる検証が難しいものになってきて
いる。
【００１１】例として、２入力ＮＡＮＤゲートについて
説明する。一方の入力端子Ａに対する信号変化から出力
変化までの遅延と、他方の入力端子Ｂに対する信号変化
から出力変化までの遅延とが異なっている。特に高速動
作が要求される製品の場合は、この遅延時間の差も厳密
に定義をしてシミュレーションを行わなければならな
い。このようなゲート回路が多数組み込まれた機能ブロ
ックは、多数の入力信号を持つため、ある状態の入力か
ら出力までの遅延時間を定義するのが非常に困難なもの
になってくる。
説明する。一方の入力端子Ａに対する信号変化から出力
変化までの遅延と、他方の入力端子Ｂに対する信号変化
から出力変化までの遅延とが異なっている。特に高速動
作が要求される製品の場合は、この遅延時間の差も厳密
に定義をしてシミュレーションを行わなければならな
い。このようなゲート回路が多数組み込まれた機能ブロ
ックは、多数の入力信号を持つため、ある状態の入力か
ら出力までの遅延時間を定義するのが非常に困難なもの
になってくる。
【００１２】この例として、ファンクション部２１０の
持つロジック部２１０−ｋに入力される入力信号ＩＮ
２，ＩＮｍと出力ＯＵＴｎの関係を以下に述べる。
持つロジック部２１０−ｋに入力される入力信号ＩＮ
２，ＩＮｍと出力ＯＵＴｎの関係を以下に述べる。
【００１３】ロジック部２１０−ｋに入力される経路Ｐ
６，Ｐｋ及び出力される経路には、フリップフロップな
どの同期回路を含まないため、入力端子２２１−１，２
２１−２へ入力される信号ＩＮ２，ＩＮｍの変化が、あ
る遅延時間の後に出力信号ＯＵＴｎとして出力端子２３
１−ｎに出力される。但し、この遅延時間は、入力信号
が“１”から“０”に変化したのか、“０”から“１”
に変化したのかで異なってくる。これは遅延時間に入力
の状態依存性があるからである。加えて、入力信号ＩＮ
２の信号が変化したのか、入力信号ＩＮｍの信号が変化
したのかでも異なってくる。これは、遅延時間に経路依
存性があるからである。この様に入力から出力までが非
同期の回路で形成されている経路は、遅延時間の定義が
困難である。
６，Ｐｋ及び出力される経路には、フリップフロップな
どの同期回路を含まないため、入力端子２２１−１，２
２１−２へ入力される信号ＩＮ２，ＩＮｍの変化が、あ
る遅延時間の後に出力信号ＯＵＴｎとして出力端子２３
１−ｎに出力される。但し、この遅延時間は、入力信号
が“１”から“０”に変化したのか、“０”から“１”
に変化したのかで異なってくる。これは遅延時間に入力
の状態依存性があるからである。加えて、入力信号ＩＮ
２の信号が変化したのか、入力信号ＩＮｍの信号が変化
したのかでも異なってくる。これは、遅延時間に経路依
存性があるからである。この様に入力から出力までが非
同期の回路で形成されている経路は、遅延時間の定義が
困難である。
【００１４】また、入力端子２２１−０へ与えられる信
号ＩＮ０は、一旦フリップフロップ２５１に入力し同期
がとられてから、ロジック部２１０−０に入力されてい
る。しかし、この場合もフリッブフロップ２５１のＱ出
力から出力端子２３１−０までの遅延が定義困難であ
る。
号ＩＮ０は、一旦フリップフロップ２５１に入力し同期
がとられてから、ロジック部２１０−０に入力されてい
る。しかし、この場合もフリッブフロップ２５１のＱ出
力から出力端子２３１−０までの遅延が定義困難であ
る。
【００１５】ロジック部２０１−１に関しては、出力側
にフリップフロップ２５２が接続されている。出力につ
いては同期がとれるが、入力については同期回路を含ん
でないため、入力端子２２１−１に与えられる入力信号
ＩＮ１が他の機能ブロックなどからの信号であった場合
に、その入力されるタイミングが異なり、結果的に誤っ
たデータがこのフリップフロップ２５２に保持されてし
まうことも考えられる。
にフリップフロップ２５２が接続されている。出力につ
いては同期がとれるが、入力については同期回路を含ん
でないため、入力端子２２１−１に与えられる入力信号
ＩＮ１が他の機能ブロックなどからの信号であった場合
に、その入力されるタイミングが異なり、結果的に誤っ
たデータがこのフリップフロップ２５２に保持されてし
まうことも考えられる。
【００１６】ＡＳＩＣは、この様な機能ブロックを多数
組み合わせて構成されている。このため、機能ブロック
Ａの出力が機能ブロックＢに入力される場合は、機能ブ
ロックＡで生じる遅延時間が機能ブロックＡに与えられ
る入力の状態によって異なるる。そのため、機能ブロッ
クＡの出力が機能ブロックＢに入力された場合は、機能
ブロックＢの入力の時間的制約に違反し、機能ブロック
Ｂが誤動作を引き起こす可能性がある。
組み合わせて構成されている。このため、機能ブロック
Ａの出力が機能ブロックＢに入力される場合は、機能ブ
ロックＡで生じる遅延時間が機能ブロックＡに与えられ
る入力の状態によって異なるる。そのため、機能ブロッ
クＡの出力が機能ブロックＢに入力された場合は、機能
ブロックＢの入力の時間的制約に違反し、機能ブロック
Ｂが誤動作を引き起こす可能性がある。
【００１７】また、機能ブロックＡの出力と機能ブロッ
クＢの入力を接続する配線によって生じる信号の遅延
も、集積回格の微細化、及び高速動作の要求からは無視
できない大きさになってきている。このため、機能ブロ
ック単体での動作が保証できているとしても、機能ブロ
ックを複数組み合わせて動作を行わせる場合、動作が保
証できなくなる可能性がある。
クＢの入力を接続する配線によって生じる信号の遅延
も、集積回格の微細化、及び高速動作の要求からは無視
できない大きさになってきている。このため、機能ブロ
ック単体での動作が保証できているとしても、機能ブロ
ックを複数組み合わせて動作を行わせる場合、動作が保
証できなくなる可能性がある。
【００１８】このような点から、シミュレーションによ
る動作確認は非常に困難となっているのが現状である。
また、シミュレーションによって誤動作が確認できた場
合には、これを修正し完全な動作を行うようにする必要
があるが、従来では、機能ブロック間を接続する配線上
にタイミング調整回路（バッファ）を挿入するなどして
配線遅延を小さくする程度の修正しかできないのが実状
である。すなわち、機能ブロック本体を修正して誤動作
をなくすことは、機能ブロックをユーザの開発依頼毎に
新たに開発するのと同様のコストと時間がかかるため、
機能ブロックライブラリを揃えてユーザの開発依頼に迅
速に応えるという開発手法に逆行する。
る動作確認は非常に困難となっているのが現状である。
また、シミュレーションによって誤動作が確認できた場
合には、これを修正し完全な動作を行うようにする必要
があるが、従来では、機能ブロック間を接続する配線上
にタイミング調整回路（バッファ）を挿入するなどして
配線遅延を小さくする程度の修正しかできないのが実状
である。すなわち、機能ブロック本体を修正して誤動作
をなくすことは、機能ブロックをユーザの開発依頼毎に
新たに開発するのと同様のコストと時間がかかるため、
機能ブロックライブラリを揃えてユーザの開発依頼に迅
速に応えるという開発手法に逆行する。
【００１９】図５は、上述のタイミング調整回路を挿入
した例を示す概要図である。
した例を示す概要図である。
【００２０】同図において、機能ブロック３００と４０
０間は、配線Ｓ１〜Ｓｎを介して接続されている。さら
に、クロック基幹線５００から分岐したクロック支線が
前記機能ブロック３００，４００にそれぞれ供給され、
また、例えば配線Ｓ２，Ｓｋには上述したタイミング調
整回路５１０，５１１が挿入されている。なお、図中３
１０，４１０はファンクション部である。３１０−０〜
３１０−ｋはファンクション部３１０に設けられたロジ
ック部であり、３１１，３１２は同期回路である。同様
に４１０−０〜４１０−ｋはファンクション部４１０に
設けられたロジック部であり、４１１〜４１３は同期回
路である。
０間は、配線Ｓ１〜Ｓｎを介して接続されている。さら
に、クロック基幹線５００から分岐したクロック支線が
前記機能ブロック３００，４００にそれぞれ供給され、
また、例えば配線Ｓ２，Ｓｋには上述したタイミング調
整回路５１０，５１１が挿入されている。なお、図中３
１０，４１０はファンクション部である。３１０−０〜
３１０−ｋはファンクション部３１０に設けられたロジ
ック部であり、３１１，３１２は同期回路である。同様
に４１０−０〜４１０−ｋはファンクション部４１０に
設けられたロジック部であり、４１１〜４１３は同期回
路である。
【００２１】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、ブロックの入
出力間遅延を簡単に見積もることができる機能ブロック
を提供することである。またその他の目的は、機能ブロ
ックを複数組み合わせて動作を行わせる場合において、
確実に動作する半導体集積回路装置を提供することであ
る。さらに、その他の目的は、機能ブロックを複数組み
合わせて動作を行わせる場合において、動作シミュレー
ションを簡単なものとすることができる集積回路のシミ
ュレーション方法を提供することである。
するためになされたもので、その目的は、ブロックの入
出力間遅延を簡単に見積もることができる機能ブロック
を提供することである。またその他の目的は、機能ブロ
ックを複数組み合わせて動作を行わせる場合において、
確実に動作する半導体集積回路装置を提供することであ
る。さらに、その他の目的は、機能ブロックを複数組み
合わせて動作を行わせる場合において、動作シミュレー
ションを簡単なものとすることができる集積回路のシミ
ュレーション方法を提供することである。
【００２２】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明である機能ブロックの特徴は、所定の機
能を実現する外部機能ブロックから出力されたディジタ
ル信号が入力されるＭ個のブロック入力端子と、前記各
ブロック入力端子側から入力される信号を処理して所定
の機能を実現するファンクション部と、前記ファンクシ
ョン部側からの出力が供給されるＮ個のブロック出力端
子とを備え、且つ前記外部機能ブロックと共にＡＳＩＣ
内に設けられた機能ブロックにおいて、第１の入力端
子、第１の出力端子及び第１の制御用端子を有するＹ
（Ｙ≦Ｍ−１）個の第１の信号保持回路から構成され、
この各信号保持回路の第１の制御用端子が共通の第１の
制御信号線に接続された第１の信号保持回路群と、第２
の入力端子、第２の出力端子及び第２の制御用端子を有
するＺ（Ｚ≦Ｎ）個の第２の信号保持回路から構成さ
れ、この各信号保持回路の第２の制御用端子が共通の第
２の制御信号線に接続された第２の信号保持回路群とを
設け、前記ブロック入力端子の内のＹ個を前記第１の信
号保持回路群の各第１の入力端子にそれぞれ直接接続
し、該Ｙ個のブロック入力端子から該第１の信号保持回
路群へ入力された信号を、前記第１の制御信号線に供給
される第１の制御信号により同期をとった後に前記第１
の出力端子から前記ファンクション部の入力側へ入力す
ると共に、前記ブロック出力端子の内のＺ個を前記第２
の信号保持回路群の各第２の出力端子にそれぞれ接続
し、前記ファンクション部の出力側から出力された信号
を該第２の信号保持回路群の前記第２の入力端子に入力
して、前記第２の制御信号線に供給される第２の制御信
号により同期をとった後に前記第２の出力端子から出力
し、前記第１及び第２の制御信号の内の少なくとも１つ
を前記ファンクション部へ入力する構成にし、前記第１
の信号保持回路は、前記第１の入力端子及び前記第１の
出力端子とは別に第３の入力端子及び第３の出力端子を
有し、前記第１の信号保持回路群は、隣接する前記各第
１の信号保持回路の前記第３の入力端子と前記第３の出
力端子とを順次接続して構成し、前記第２の信号保持回
路は、前記第２の入力端子及び前記第２の出力端子とは
別に第４の入力端子及び第４の出力端子を有し、前記第
２の信号保持回路群は、隣接する前記各第２の信号保持
回路の前記第４の入力端子と前記 第４の出力端子とを順
次接続して構成したことを特徴とする。
に、第１の発明である機能ブロックの特徴は、所定の機
能を実現する外部機能ブロックから出力されたディジタ
ル信号が入力されるＭ個のブロック入力端子と、前記各
ブロック入力端子側から入力される信号を処理して所定
の機能を実現するファンクション部と、前記ファンクシ
ョン部側からの出力が供給されるＮ個のブロック出力端
子とを備え、且つ前記外部機能ブロックと共にＡＳＩＣ
内に設けられた機能ブロックにおいて、第１の入力端
子、第１の出力端子及び第１の制御用端子を有するＹ
（Ｙ≦Ｍ−１）個の第１の信号保持回路から構成され、
この各信号保持回路の第１の制御用端子が共通の第１の
制御信号線に接続された第１の信号保持回路群と、第２
の入力端子、第２の出力端子及び第２の制御用端子を有
するＺ（Ｚ≦Ｎ）個の第２の信号保持回路から構成さ
れ、この各信号保持回路の第２の制御用端子が共通の第
２の制御信号線に接続された第２の信号保持回路群とを
設け、前記ブロック入力端子の内のＹ個を前記第１の信
号保持回路群の各第１の入力端子にそれぞれ直接接続
し、該Ｙ個のブロック入力端子から該第１の信号保持回
路群へ入力された信号を、前記第１の制御信号線に供給
される第１の制御信号により同期をとった後に前記第１
の出力端子から前記ファンクション部の入力側へ入力す
ると共に、前記ブロック出力端子の内のＺ個を前記第２
の信号保持回路群の各第２の出力端子にそれぞれ接続
し、前記ファンクション部の出力側から出力された信号
を該第２の信号保持回路群の前記第２の入力端子に入力
して、前記第２の制御信号線に供給される第２の制御信
号により同期をとった後に前記第２の出力端子から出力
し、前記第１及び第２の制御信号の内の少なくとも１つ
を前記ファンクション部へ入力する構成にし、前記第１
の信号保持回路は、前記第１の入力端子及び前記第１の
出力端子とは別に第３の入力端子及び第３の出力端子を
有し、前記第１の信号保持回路群は、隣接する前記各第
１の信号保持回路の前記第３の入力端子と前記第３の出
力端子とを順次接続して構成し、前記第２の信号保持回
路は、前記第２の入力端子及び前記第２の出力端子とは
別に第４の入力端子及び第４の出力端子を有し、前記第
２の信号保持回路群は、隣接する前記各第２の信号保持
回路の前記第４の入力端子と前記 第４の出力端子とを順
次接続して構成したことを特徴とする。
【００２３】この第１の発明によれば、所定の信号を除
いて全ブロック入力端子への入力信号を一旦第１の信号
保持回路群で受け、ファンクション部と共通な第１の制
御信号で同期をとった後にファンクション部の入力側へ
入力し、その出力側に関しては、一旦第２の信号保持回
路群に入力し、第２の制御信号で同期をとった後に出力
する。これによって、この機能ブロックの入出力間遅延
を、第１及び第２の制御信号の周期を単位として簡単に
定義することができるようになる。
いて全ブロック入力端子への入力信号を一旦第１の信号
保持回路群で受け、ファンクション部と共通な第１の制
御信号で同期をとった後にファンクション部の入力側へ
入力し、その出力側に関しては、一旦第２の信号保持回
路群に入力し、第２の制御信号で同期をとった後に出力
する。これによって、この機能ブロックの入出力間遅延
を、第１及び第２の制御信号の周期を単位として簡単に
定義することができるようになる。
【００２４】第２の発明である機能ブロックの特徴は、
上記第１の発明において、前記第１と第２の制御信号は
同一信号であり、この信号を前記ファンクション部に入
力する構成にしたことにある。
上記第１の発明において、前記第１と第２の制御信号は
同一信号であり、この信号を前記ファンクション部に入
力する構成にしたことにある。
【００２５】この第２の発明によれば、機能ブロックの
入出力が完全同期の形で構成され、機能ブロックの入出
力間遅延を、より簡単に定義することができるようにな
る。
入出力が完全同期の形で構成され、機能ブロックの入出
力間遅延を、より簡単に定義することができるようにな
る。
【００２６】
【００２７】
【００２８】第３の発明である半導体集積回路装置の特
徴は、上記第１あるいは第２の発明の機能ブロックをＡ
ＳＩＣ内に複数個備え、同一のシステムクロックにより
各機能ブロックの入出力間を完全同期に構成したことに
ある。
徴は、上記第１あるいは第２の発明の機能ブロックをＡ
ＳＩＣ内に複数個備え、同一のシステムクロックにより
各機能ブロックの入出力間を完全同期に構成したことに
ある。
【００２９】この第３の発明によれば、上記第１あるい
は第２の発明と同様の作用を呈するほか、機能ブロック
の出力は、システムクロックによって同期のとれた形で
出力できるようになるため、この出力が入力される機能
ブロック側でも、タイミングの設定がしやすくなる。
は第２の発明と同様の作用を呈するほか、機能ブロック
の出力は、システムクロックによって同期のとれた形で
出力できるようになるため、この出力が入力される機能
ブロック側でも、タイミングの設定がしやすくなる。
【００３０】
【００３１】
【００３２】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の第１実施形態に係
るＡＩＳＣ内機能ブロックの構成を示す概要図である。
基づいて説明する。図１は、本発明の第１実施形態に係
るＡＩＳＣ内機能ブロックの構成を示す概要図である。
【００３３】この機能ブロック１０は、ＡＩＳＣ内の一
機能ブロックとして構成され、図４に示したものと同様
に複数のロジック部から成るファンクション部１１と、
ブロック入力端子２１−０，２１−１，２１−２，…，
２１−ｍ及びブロック出力端子３１−０，３１−１，３
１−２，…，３１−ｎとを備えている。さらに、入力側
には、システムクロックＣＬＫ入力用の入力端子２２
と、システムリセットＲＳＴ入力用の入力端子２３が設
けられ、出力側には、システムクロックＣＬＫ出力用の
入力端子３２が設けられている。
機能ブロックとして構成され、図４に示したものと同様
に複数のロジック部から成るファンクション部１１と、
ブロック入力端子２１−０，２１−１，２１−２，…，
２１−ｍ及びブロック出力端子３１−０，３１−１，３
１−２，…，３１−ｎとを備えている。さらに、入力側
には、システムクロックＣＬＫ入力用の入力端子２２
と、システムリセットＲＳＴ入力用の入力端子２３が設
けられ、出力側には、システムクロックＣＬＫ出力用の
入力端子３２が設けられている。
【００３４】そして、本発明の特徴を成す入力部フリッ
プフロップ群５０と出力部フリップフロップ群６０が、
それぞれファンクション部１１とブロック入力端子２１
−０〜２１−ｍ間、及びファンクション部１１とブロッ
ク出力端子３１−０〜３１−ｎ間にそれぞれ接続されて
いる。ここで、入力部フリップフロップ群５０は、入力
端子Ｄ、出力端子Ｑ及びシステムクロック用端子をそれ
ぞれ１個備えたフリップフロップ５１−０，５１−１，
５１−２，…，５１−ｍが前記ブロック入力端子２１−
０〜２１−ｍにそれぞれ対応して設けられている。この
ブロック入力端子２１−０〜２１−ｍは、入力部フリッ
プフロップ群５０の各入力端子Ｄに直接接続され、該入
力部フリップフロップ群５０の各出力端子Ｑからは、フ
ァンクション部１１の入力信号ＩＮ０’〜ＩＮｍ’とな
る信号が出力されるようになっている。
プフロップ群５０と出力部フリップフロップ群６０が、
それぞれファンクション部１１とブロック入力端子２１
−０〜２１−ｍ間、及びファンクション部１１とブロッ
ク出力端子３１−０〜３１−ｎ間にそれぞれ接続されて
いる。ここで、入力部フリップフロップ群５０は、入力
端子Ｄ、出力端子Ｑ及びシステムクロック用端子をそれ
ぞれ１個備えたフリップフロップ５１−０，５１−１，
５１−２，…，５１−ｍが前記ブロック入力端子２１−
０〜２１−ｍにそれぞれ対応して設けられている。この
ブロック入力端子２１−０〜２１−ｍは、入力部フリッ
プフロップ群５０の各入力端子Ｄに直接接続され、該入
力部フリップフロップ群５０の各出力端子Ｑからは、フ
ァンクション部１１の入力信号ＩＮ０’〜ＩＮｍ’とな
る信号が出力されるようになっている。
【００３５】出力部フリップフロップ群６０は、前記入
力部フリップフロップ群５０と同一構成のフリップフロ
ップ６１−１〜６１−ｎと、その出力端子に接続された
出力バッファ６２−１〜６２−ｎとで構成されている。
なお、フリップフロップ６１−１〜６１−ｎは、ファン
クション部１１の出力信号ＯＵＴ０’〜ＯＵＴｎ’にそ
れぞれ対応して設けられている。
力部フリップフロップ群５０と同一構成のフリップフロ
ップ６１−１〜６１−ｎと、その出力端子に接続された
出力バッファ６２−１〜６２−ｎとで構成されている。
なお、フリップフロップ６１−１〜６１−ｎは、ファン
クション部１１の出力信号ＯＵＴ０’〜ＯＵＴｎ’にそ
れぞれ対応して設けられている。
【００３６】一方、入力端子２２，２３からはシステム
クロックＣＬＫ及びシステムリセットＲＳＲがそれぞれ
入力され、これらの信号は、ファンクション部１１に与
えられると同時に、バッファ４１，４２を介して入力部
フリップフロップ群５０及び出力部フリップフロップ群
６０の各フリップフロップ５１−０〜５１−ｍ，６１−
０〜６１−ｍにそれぞれ供給されるようになっている。
なお、システムクロック信号ＣＬＫは、バッファ６３を
介して出力端子３２から外部へ出力される。
クロックＣＬＫ及びシステムリセットＲＳＲがそれぞれ
入力され、これらの信号は、ファンクション部１１に与
えられると同時に、バッファ４１，４２を介して入力部
フリップフロップ群５０及び出力部フリップフロップ群
６０の各フリップフロップ５１−０〜５１−ｍ，６１−
０〜６１−ｍにそれぞれ供給されるようになっている。
なお、システムクロック信号ＣＬＫは、バッファ６３を
介して出力端子３２から外部へ出力される。
【００３７】以上のように構成される本実施形態の機能
ブロック１０では、ファンクション部１１への入力の
内、システムクロックＣＬＫ及びシステムリセットＲＳ
Ｔを除く全入力端子２１−０〜２１−ｍへの入力信号Ｉ
Ｎ０〜ＩＮｍを一旦フリップフロップ５１−０〜５１−
ｍで受け、ファンクション部１１と共通なＣＬＫ信号で
同期をとった後にファンクション部１１へ入力する。
ブロック１０では、ファンクション部１１への入力の
内、システムクロックＣＬＫ及びシステムリセットＲＳ
Ｔを除く全入力端子２１−０〜２１−ｍへの入力信号Ｉ
Ｎ０〜ＩＮｍを一旦フリップフロップ５１−０〜５１−
ｍで受け、ファンクション部１１と共通なＣＬＫ信号で
同期をとった後にファンクション部１１へ入力する。
【００３８】また、出力側に関しては、システムクロッ
クアウト用（ＣＬＫ ＯＵＴ）など一部の出力信号を除
いて、ファンクション部１１からの出力信号ＯＵＴ０’
〜ＯＵＴｎ’を一旦フリップフロップ６１−１〜６１−
ｎに入力し、ＣＬＫ信号で同期をとった後に出力バッフ
ァ６２−１〜６２−ｎを介して外部へ出力する。
クアウト用（ＣＬＫ ＯＵＴ）など一部の出力信号を除
いて、ファンクション部１１からの出力信号ＯＵＴ０’
〜ＯＵＴｎ’を一旦フリップフロップ６１−１〜６１−
ｎに入力し、ＣＬＫ信号で同期をとった後に出力バッフ
ァ６２−１〜６２−ｎを介して外部へ出力する。
【００３９】このように、機能ブロックを構成する回路
構成要素の入力端子と出力端子に、フリップフロップ回
路を接続し、機能ブロックに入力される信号をこのフリ
ップフロップで同期をとった後に入力し、出力側は、フ
リップフロップで同期をとった後に出力することによ
り、機能ブロックの入出力間遅延をクロックＣＬＫの周
期を単位として簡単に定義することができるようにな
る。すなわち、入力信号の状態依存性及び経路依存性に
よる遅延時間の変動を機能ブロックの外部から見えなく
することができるので、シミュレーション時のこれら機
能ブロックをモデル化するのが容易になる。
構成要素の入力端子と出力端子に、フリップフロップ回
路を接続し、機能ブロックに入力される信号をこのフリ
ップフロップで同期をとった後に入力し、出力側は、フ
リップフロップで同期をとった後に出力することによ
り、機能ブロックの入出力間遅延をクロックＣＬＫの周
期を単位として簡単に定義することができるようにな
る。すなわち、入力信号の状態依存性及び経路依存性に
よる遅延時間の変動を機能ブロックの外部から見えなく
することができるので、シミュレーション時のこれら機
能ブロックをモデル化するのが容易になる。
【００４０】なお、本実施形態では、機能ブロック全体
が１つのシステムクロックで同期動作をすることを示し
ている。回路機能の持つ必要性から２系統或いはそれ以
上の系統のシステムクロックで動作するものであって
も、入力側のフリップフロップ群、出力側のフリップフ
ロップ群がそれぞれ同一の系統で同期をとっているもの
であれば、これは本発明の趣旨に沿うものである。
が１つのシステムクロックで同期動作をすることを示し
ている。回路機能の持つ必要性から２系統或いはそれ以
上の系統のシステムクロックで動作するものであって
も、入力側のフリップフロップ群、出力側のフリップフ
ロップ群がそれぞれ同一の系統で同期をとっているもの
であれば、これは本発明の趣旨に沿うものである。
【００４１】また、本実施形態では、入力側のフリップ
フロップ群、出力側のフリップフロップ群、及びファン
クション部が同一のクロック配線に接続されているが、
これらに駆動力調整用のバッファが挿入されていても、
同一の信号であることには変わりはない。さらには、入
力側のフリップフロップ群及び出力側のフリップフロッ
プ群を構成する各フリップフロップが入力端子と出力端
子を２個ずつ有するもので、そのうちの一方の端子が隣
接するフリップフロップに接続されて、個々のフリップ
フロップが直列接続しているような場合であっても、上
述の利点を享受することができる。
フロップ群、出力側のフリップフロップ群、及びファン
クション部が同一のクロック配線に接続されているが、
これらに駆動力調整用のバッファが挿入されていても、
同一の信号であることには変わりはない。さらには、入
力側のフリップフロップ群及び出力側のフリップフロッ
プ群を構成する各フリップフロップが入力端子と出力端
子を２個ずつ有するもので、そのうちの一方の端子が隣
接するフリップフロップに接続されて、個々のフリップ
フロップが直列接続しているような場合であっても、上
述の利点を享受することができる。
【００４２】図２は、本発明の第２実施形態に係る半導
体集積回路装置の要部構成を示す概要図であり、上記図
１に示すような入出力完全同期型の機能ブロック同士を
接続した場合を表わしている。図中の７０，８０は機能
ブロック、７１，８１はファンクション部、７２は入力
フリップフロップ群、８２は出力フリップフロップ群で
ある。また、７３−１〜７３−ｋ，８３−１〜８３−ｋ
はフリップフロップ、Ｓ１〜Ｓｋは配線である。
体集積回路装置の要部構成を示す概要図であり、上記図
１に示すような入出力完全同期型の機能ブロック同士を
接続した場合を表わしている。図中の７０，８０は機能
ブロック、７１，８１はファンクション部、７２は入力
フリップフロップ群、８２は出力フリップフロップ群で
ある。また、７３−１〜７３−ｋ，８３−１〜８３−ｋ
はフリップフロップ、Ｓ１〜Ｓｋは配線である。
【００４３】まず、入出力が完全同期な形で構成されて
いない従来型の機能ブロック同士を接続した場合につい
て、前述した図５に示す例を用いて説明する。
いない従来型の機能ブロック同士を接続した場合につい
て、前述した図５に示す例を用いて説明する。
【００４４】図５中の信号経路Ｓ３は、機能ブロック３
００側の出力側が同期設計ではなく、機能ブロック４０
０側の入力に同期設計がなされている例である。ＣＬＫ
信号の立ち上りでフリップフロップ３１２からのデータ
が機能ブロック３００のロジック部３１０−２に入力さ
れ、ある遅延時間の後に出力端子から出力され、配線を
通って機能ブロック４００側の入力フリップフロップ４
１２に入力される。この時、先のＣＬＫ信号の立ち上り
の次の立ち上りの時に、このＳ３信号はフリップフロッ
プ４１２に取り込まれる。
００側の出力側が同期設計ではなく、機能ブロック４０
０側の入力に同期設計がなされている例である。ＣＬＫ
信号の立ち上りでフリップフロップ３１２からのデータ
が機能ブロック３００のロジック部３１０−２に入力さ
れ、ある遅延時間の後に出力端子から出力され、配線を
通って機能ブロック４００側の入力フリップフロップ４
１２に入力される。この時、先のＣＬＫ信号の立ち上り
の次の立ち上りの時に、このＳ３信号はフリップフロッ
プ４１２に取り込まれる。
【００４５】この場合、機能ブロック３００と機能ブロ
ック４００が正確に信号を伝達するためには、以下の式
が成り立たなければならない。
ック４００が正確に信号を伝達するためには、以下の式
が成り立たなければならない。
【００４６】
【数１】
Ｔｌｏｇｉｃ＋Ｔｌｉｎｅ＋Ｔｓｅｔｕｐ＜ＣＬＫ１周期 …（１）
ここで、Ｔｌｏｇｉｃは、機能ブロック３００側の入力
が変化してからそれが出力されるまでの遅延時間であ
り、Ｔｌｉｎｅは、機能ブロック３００と機能ブロック
４００を接続する配線によって生じる遅延である。ま
た、機能ブロック４００側の入力フリップフロップ４１
２で信号が確実に同期できるためには、システムクロッ
クＣＬＫの立ち上りより所定時間だけ早く入力信号が確
定していなければならない。Ｔｓｅｔｕｐは、この場合
の前記所定時間である。
が変化してからそれが出力されるまでの遅延時間であ
り、Ｔｌｉｎｅは、機能ブロック３００と機能ブロック
４００を接続する配線によって生じる遅延である。ま
た、機能ブロック４００側の入力フリップフロップ４１
２で信号が確実に同期できるためには、システムクロッ
クＣＬＫの立ち上りより所定時間だけ早く入力信号が確
定していなければならない。Ｔｓｅｔｕｐは、この場合
の前記所定時間である。
【００４７】上記（１）式で示すように遅延時間（Ｔｌ
ｏｇｉｃ，Ｔｌｉｎｅ）とフリップフロップ４１２の持
つ時間的制約（Ｔｓｅｔｕｐ）の総和が、システムクロ
ックＣＬＫの１周期よりも短い場合は、機能ブロック３
００と４００間で信号が正確に伝達できることになる。
ｏｇｉｃ，Ｔｌｉｎｅ）とフリップフロップ４１２の持
つ時間的制約（Ｔｓｅｔｕｐ）の総和が、システムクロ
ックＣＬＫの１周期よりも短い場合は、機能ブロック３
００と４００間で信号が正確に伝達できることになる。
【００４８】しかし、遅延時間の状態依存性や経路依存
性のため、前記Ｔｌｏｇｉｃが一定にならない。高速動
作を要求される集積回路では、わずかの遅延時間の変動
によって、この条件式を満たさなくなることが起こり得
る。集積回路の使用されている環境（外周温度、駆動電
圧の変化）による遅延時間の変化、また集積回路の動作
時に生じる遅延の状態依存や経路依存により、ある状況
では動作していた機能ブロックが、別の状況では動作を
しなくなることが起こり得る。これ以外の経路について
も、状況によって変化の起こり得る遅延を含むことが明
白であり、ここでは説明を省略する。
性のため、前記Ｔｌｏｇｉｃが一定にならない。高速動
作を要求される集積回路では、わずかの遅延時間の変動
によって、この条件式を満たさなくなることが起こり得
る。集積回路の使用されている環境（外周温度、駆動電
圧の変化）による遅延時間の変化、また集積回路の動作
時に生じる遅延の状態依存や経路依存により、ある状況
では動作していた機能ブロックが、別の状況では動作を
しなくなることが起こり得る。これ以外の経路について
も、状況によって変化の起こり得る遅延を含むことが明
白であり、ここでは説明を省略する。
【００４９】これに対して、図２に示すように、入出力
が完全同期な形で構成された機能ブロック７０，８０同
士を接続する本実施形態の場合では、上記（１）式で表
される各項の内、Ｔｌｏｇｉｃを除去、或いは非常に小
さく変動の少ないものとして考えることができる。これ
は、ファンクション部７１の出力信号を保持する出力部
フリップフロップ群７２の各フリップフロップ７３−１
〜７３−ｋの出力が駆動力調整のための出力バッファ７
４−１〜７４−ｋを介してのみ機能ブロック７０の出力
となるので、前述した遅延時間の変化をもたらす要因の
一つの経路依存性を除去できるためである。さらに、フ
リップフロップ７３−１〜７３−ｋからの出力は一律に
定義ができるので、機能ブロック７０，８０間の接続で
信号の正確な伝達ができるかの確認は、機能ブロック７
０，８０間の配線によって生じる遅延だけに注目すれば
よいことになる。なお、この点は、前記出力バッファ７
４−１〜７４−ｋを設けないで、各フリップフロップ７
３−１〜７３−ｋの出力が直接、機能ブロック７０の出
力となる場合も、同様であることは述べるまでもない。
が完全同期な形で構成された機能ブロック７０，８０同
士を接続する本実施形態の場合では、上記（１）式で表
される各項の内、Ｔｌｏｇｉｃを除去、或いは非常に小
さく変動の少ないものとして考えることができる。これ
は、ファンクション部７１の出力信号を保持する出力部
フリップフロップ群７２の各フリップフロップ７３−１
〜７３−ｋの出力が駆動力調整のための出力バッファ７
４−１〜７４−ｋを介してのみ機能ブロック７０の出力
となるので、前述した遅延時間の変化をもたらす要因の
一つの経路依存性を除去できるためである。さらに、フ
リップフロップ７３−１〜７３−ｋからの出力は一律に
定義ができるので、機能ブロック７０，８０間の接続で
信号の正確な伝達ができるかの確認は、機能ブロック７
０，８０間の配線によって生じる遅延だけに注目すれば
よいことになる。なお、この点は、前記出力バッファ７
４−１〜７４−ｋを設けないで、各フリップフロップ７
３−１〜７３−ｋの出力が直接、機能ブロック７０の出
力となる場合も、同様であることは述べるまでもない。
【００５０】本実施形態では、機能ブロックの出力は、
システムクロックＣＬＫによって同期のとれた形で出力
できるようになるため、この出力が入力される機能ブロ
ック側でもタイミングの設定がしやすくなる。これによ
って、機能ブロックを複数個使用する集積回路の動作シ
ミュレーションを簡単化でき、確実に動作する集積回路
を簡単に構成できる。また、図５に示したタイミング調
整回路５１０，５１１のような回路を省略することもで
きる。
システムクロックＣＬＫによって同期のとれた形で出力
できるようになるため、この出力が入力される機能ブロ
ック側でもタイミングの設定がしやすくなる。これによ
って、機能ブロックを複数個使用する集積回路の動作シ
ミュレーションを簡単化でき、確実に動作する集積回路
を簡単に構成できる。また、図５に示したタイミング調
整回路５１０，５１１のような回路を省略することもで
きる。
【００５１】図３は、本発明の機能ブロックを複数適用
したＡＳＩＣの概観図である。
したＡＳＩＣの概観図である。
【００５２】このＡＳＩＣは、機能ブロック１１０，１
２０，１３０と、ランダム回路１４０とで構成されてい
る。各機能ブロック１１０，１２０，１３０は、上記第
１実施形態に示すような入力フリップフロップ群１１
１，１２１，１３１及び出力フリップフロップ群１１
２，１２２，１３２をそれぞれ備えている。
２０，１３０と、ランダム回路１４０とで構成されてい
る。各機能ブロック１１０，１２０，１３０は、上記第
１実施形態に示すような入力フリップフロップ群１１
１，１２１，１３１及び出力フリップフロップ群１１
２，１２２，１３２をそれぞれ備えている。
【００５３】そして、ランダム回路１４０の出力側と機
能ブロック１１０，１２０の各入力フリップフロップ群
１１１，１２１とがデータバス／アドレスバス１５１で
接続され、ランダム回路１４０の入力側と機能ブロック
１１０，１３０の各出力フリップフロップ群１１２，１
３２とがデータバス／アドレスバス１５２で接続されて
いる。さらに、機能ブロック１２０の出力フリップフロ
ップ群１２２と機能ブロック１３０の入力フリップフロ
ップ群１３１とがランダム回路１４０に接続されたデー
タバス１５３を介して接続されている。
能ブロック１１０，１２０の各入力フリップフロップ群
１１１，１２１とがデータバス／アドレスバス１５１で
接続され、ランダム回路１４０の入力側と機能ブロック
１１０，１３０の各出力フリップフロップ群１１２，１
３２とがデータバス／アドレスバス１５２で接続されて
いる。さらに、機能ブロック１２０の出力フリップフロ
ップ群１２２と機能ブロック１３０の入力フリップフロ
ップ群１３１とがランダム回路１４０に接続されたデー
タバス１５３を介して接続されている。
【００５４】そして、各機能ブロック１１０〜１３０の
入力フリップフロップ群１１１〜１３１及び出力フリッ
プフロップ群１１２〜１３２には、同一のシステムクロ
ックが供給され、完全同期の形で構成されている。
入力フリップフロップ群１１１〜１３１及び出力フリッ
プフロップ群１１２〜１３２には、同一のシステムクロ
ックが供給され、完全同期の形で構成されている。
【００５５】このように、機能ブロックの入出力を完全
同期の形で構成するのは、各機能ブロックでの信号の遅
延を簡単なモデルで表現できるため、個々の機能ブロッ
クの動作を確実にすることのみならず、複数の機能ブロ
ックを１つのチップ上にまとめて大規模な集積回路を構
成する本例のような場合でも、その動作シミュレーショ
ンを簡単に行うことができる。これにより、確実に動作
する半導体集積回路装置を簡単に構成することが可能に
なる。
同期の形で構成するのは、各機能ブロックでの信号の遅
延を簡単なモデルで表現できるため、個々の機能ブロッ
クの動作を確実にすることのみならず、複数の機能ブロ
ックを１つのチップ上にまとめて大規模な集積回路を構
成する本例のような場合でも、その動作シミュレーショ
ンを簡単に行うことができる。これにより、確実に動作
する半導体集積回路装置を簡単に構成することが可能に
なる。
【００５６】
【発明の効果】以上詳細に説明したように、第１の発明
である機能ブロックによれば、機能ブロックの入出力間
遅延を簡単に見積もることが可能になる。
である機能ブロックによれば、機能ブロックの入出力間
遅延を簡単に見積もることが可能になる。
【００５７】第２の発明である機能ブロックによれば、
上記第１の発明において、第１と第２の制御信号は同一
信号であり、この信号を前記ファンクション部に入力す
る構成にしたので、機能ブロックの入出力間遅延を、よ
り簡単に見積もることが可能になる。
上記第１の発明において、第１と第２の制御信号は同一
信号であり、この信号を前記ファンクション部に入力す
る構成にしたので、機能ブロックの入出力間遅延を、よ
り簡単に見積もることが可能になる。
【００５８】
【００５９】第３の発明である半導体集積回路装置によ
れば、上記第１あるいは第２の発明の機能ブロックをＡ
ＳＩＣ内に複数個備え、同一のシステムクロックにより
各機能ブロックの入出力間を完全同期に構成したので、
上記第１乃至第３の発明と同様の効果を奏し、機能ブロ
ックを複数組み合わせて動作を行わせる場合において、
その動作シミュレーションを簡単に行うことができる。
これにより、確実に動作する半導体集積回路装置を簡単
に構成することが可能になる。
れば、上記第１あるいは第２の発明の機能ブロックをＡ
ＳＩＣ内に複数個備え、同一のシステムクロックにより
各機能ブロックの入出力間を完全同期に構成したので、
上記第１乃至第３の発明と同様の効果を奏し、機能ブロ
ックを複数組み合わせて動作を行わせる場合において、
その動作シミュレーションを簡単に行うことができる。
これにより、確実に動作する半導体集積回路装置を簡単
に構成することが可能になる。
【００６０】
【図１】本発明の第１実施形態に係るＡＩＳＣ内機能ブ
ロックの構成を示す概要図である。
ロックの構成を示す概要図である。
【図２】本発明の第２実施形態に係る半導体集積回路装
置の要部構成を示す概要図である。
置の要部構成を示す概要図である。
【図３】本発明の機能ブロックを複数適用したＡＳＩＣ
の概観図である。
の概観図である。
【図４】従来の機能ブロックの一例を示す概要図であ
る。
る。
【図５】従来の半導体集積回路装置の要部構成を示す概
要図である。
要図である。
１０，７０，８０ 機能ブロック
１１，７１，８１ ファンクション部
２１−０〜２１−ｍ ブロック入力端子
３１−０〜３１−ｎ ブロック出力端子
５０，８２ 入力部フリップフロップ群
５１−０〜５１−ｍ，７３−１〜７３−ｋ，８３−１〜
８３−ｋ フリップフロップ ６０，７２ 出力部フリップフロップ群 ＲＳＴ システムリセット ＣＬＫ システムクロック
８３−ｋ フリップフロップ ６０，７２ 出力部フリップフロップ群 ＲＳＴ システムリセット ＣＬＫ システムクロック
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 室賀 啓希
神奈川県川崎市幸区堀川町580番１号
株式会社東芝 半導体システム技術セン
ター内
(56)参考文献 特開 平３−265218（ＪＰ，Ａ)
特開 昭64−23549（ＪＰ，Ａ)
特開 平９−305253（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/82
H01L 21/822
H01L 27/04
G06F 17/50
Claims (3)
- 【請求項１】 所定の機能を実現する外部の機能ブロッ
クから出力されたディジタル信号が入力されるＭ個のブ
ロック入力端子と、前記各ブロック入力端子側から入力
される信号を処理して所定の機能を実現するファンクシ
ョン部と、前記ファンクション部側からの出力が供給さ
れるＮ個のブロック出力端子とを備え、且つ前記外部の
機能ブロックと共にＡＳＩＣ内に設けられた機能ブロッ
クにおいて、 第１の入力端子、第１の出力端子及び第１の制御用端子
を有するＹ（Ｙ≦Ｍ−１）個の第１の信号保持回路から
構成され、この各信号保持回路の第１の制御用端子が共
通の第１の制御信号線に接続された第１の信号保持回路
群と、 第２の入力端子、第２の出力端子及び第２の制御用端子
を有するＺ（Ｚ≦Ｎ）個の第２の信号保持回路から構成
され、この各信号保持回路の第２の制御用端子が共通の
第２の制御信号線に接続された第２の信号保持回路群と
を設け、 前記ブロック入力端子の内のＹ個を前記第１の信号保持
回路群の各第１の入力端子にそれぞれ直接接続し、該Ｙ
個のブロック入力端子から該第１の信号保持回路群へ入
力された信号を、前記第１の制御信号線に供給される第
１の制御信号により同期をとった後に前記第１の出力端
子から前記ファンクション部の入力側へ入力すると共
に、 前記ブロック出力端子の内のＺ個を前記第２の信号保持
回路群の各第２の出力端子にそれぞれ接続し、前記ファ
ンクション部の出力側から出力された信号を該第２の信
号保持回路群の前記第２の入力端子に入力して、前記第
２の制御信号線に供給される第２の制御信号により同期
をとった後に前記第２の出力端子から出力し、 前記第１及び第２の制御信号の内の少なくとも１つを前
記ファンクション部へ入力する構成にし、 前記第１の信号保持回路は、前記第１の入力端子及び前
記第１の出力端子とは別に第３の入力端子及び第３の出
力端子を有し、前記第１の信号保持回路群は、隣接する
前記各第１の信号保持回路の前記第３の入力端子と前記
第３の出力端子とを順次接続して構成し、 前記第２の信号保持回路は、前記第２の入力端子及び前
記第２の出力端子とは別に第４の入力端子及び第４の出
力端子を有し、前記第２の信号保持回路群は、隣接する
前記各第２の信号保持回路の前記第４の入力端子と前記
第４の出力端子とを順次接続して構成し たことを特徴と
する機能ブロック。 - 【請求項２】 前記第１と第２の制御信号は同一信号で
あり、この信号を前記ファンクション部に入力する構成
にしたことを特徴とする請求項１記載の機能ブロック。 - 【請求項３】 請求項１または請求項２記載の機能ブロ
ックをＡＳＩＣ内に複数個備え、同一のシステムクロッ
クにより各機能ブロックの入出力間を完全同期に構成し
たことを特徴とする半導体集積回路装置。
Priority Applications (2)
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|---|---|---|---|
| JP18270597A JP3469046B2 (ja) | 1997-07-08 | 1997-07-08 | 機能ブロック、および半導体集積回路装置 |
| US09/111,703 US6218861B1 (en) | 1997-07-08 | 1998-07-08 | Functional block and semiconductor integrated circuit architected by a plurality of functional blocks in combination |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18270597A JP3469046B2 (ja) | 1997-07-08 | 1997-07-08 | 機能ブロック、および半導体集積回路装置 |
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| JPH1126591A JPH1126591A (ja) | 1999-01-29 |
| JP3469046B2 true JP3469046B2 (ja) | 2003-11-25 |
Family
ID=16123004
Family Applications (1)
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|---|---|---|---|
| JP18270597A Expired - Lifetime JP3469046B2 (ja) | 1997-07-08 | 1997-07-08 | 機能ブロック、および半導体集積回路装置 |
Country Status (2)
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1998
- 1998-07-08 US US09/111,703 patent/US6218861B1/en not_active Expired - Fee Related
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