WO2007023551A1 - 半導体集積回路及びその製造方法 - Google Patents

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Masatsugu Takeuchi
Shuichi Hashimoto
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Fujitsu Limited
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    • H03K19/17796—Structural details for adapting physical parameters for physical disposition of blocks

Definitions

  • the present invention relates to a semiconductor integrated circuit and a manufacturing method thereof, and in particular, a semiconductor integrated circuit in which a programmable logic circuit (FPGA: Field Programmable Gate Array) and a masked ASIC (Application Sped fic Integrated Circuit) region are mixed. And its manufacturing method.
  • FPGA Field Programmable Gate Array
  • ASIC Application Sped fic Integrated Circuit
  • FPGA has the advantage of reducing the development period and development cost compared to ASIC, but has the disadvantage of high device unit price, and it is often applied to prototypes and high-mix low-volume products. (See Table 1 below;).
  • Non-Patent Document 1 For FPGA vendors, as a low-cost approach, apply the ability to turn the FPGA area into an ASIC (for example, refer to Non-Patent Document 1), or apply an FPGA that specializes only in the usage area of the user circuit. (See Non-Patent Document 2, for example) to expand the application to mass-produced products for the general public.
  • step T1 the entire chip of the semiconductor integrated circuit (LSI) is divided into blocks as FPG A, the logic circuit is designed, and software simulation is performed to Check the function of the screen. As a result, design data D1 for the entire chip is generated.
  • FPGA evaluation is performed as follows
  • the FPGA configuration data (which may be referred to as a “confider” in the figure), which is program data for realizing the desired logic circuit of the FPGA, is used.
  • Create step T3_l.
  • the FPGA logic circuit is connected to the entire chip (corresponding to FPGA 1 in Figure 1).
  • an evaluation is performed to determine whether or not the chip storing the FPGA configuration data D2 has realized the actual required functions and characteristics (step T3-3).
  • ASIC is manufactured as follows.
  • the A SIC design data D11 for the entire FPGA 1 is generated based on the evaluation result of the actual FPGA executed in step T3 (step T4_l). Then, based on the ASIC design data D11, ASIC implementation data (for example, layout data for converting into logic circuit power and physical circuit) D12 is generated, and further, ASIC mask data (LSI manufacturing data) D13 is generated. Then, based on the ASIC mask data D13, ASIC manufacturing is started (step T4_2). As a result, the chip LSI 10 that is made into an ASIC as a whole is manufactured.
  • Patent Document 1 Patent No. 3392062
  • Patent Document 2 JP-A-9-283729
  • the ASIC area (masking part 11 and gate array part (G / A) 22 in FIG. 6) and the FPGA area (programmable part 12 in FIG. 6 and FPGA 21 in FIG. 7).
  • the ASIC area and the FPGA area are fixed areas, and they are developed under the accommodation conditions that match the scale at the start of design. It is impossible to flexibly adjust the scale of FPGA and ASIC areas. Also, it is not possible to optimize the die size according to the size estimate while developing.
  • the present invention provides a semiconductor integrated circuit in which an FPGA and an ASIC are mixed and a method for manufacturing the same, and allows the FPGA area and the ASIC area to be flexibly adjusted in response to a specification change or the like.
  • the purpose is to realize die size optimization.
  • a semiconductor integrated circuit loads FPGA configuration data generated from design data of the entire chip onto the chip and As a result of the evaluation, the area in the chip is the area where the specification freezing and the operation confirmation have been completed. And an FPGA implementation area other than the ASIC implementation area, loaded with the design data and the configuration data of the FPGA implementation area generated from the ASIC implementation area data. It is said.
  • the first step of generating FPGA configuration data from design data of the entire chip, and loading the FPGA configuration data onto the chip and evaluating the actual device The second step of determining a part of the chip as an ASIC target area for which specification freezing and operation confirmation have been completed, and using the mask data of the ASIC target area, The third step of manufacturing a chip with mixed areas, the fourth step of generating configuration data of the FPGA area, the fourth step, and the design data and the data power of the ASIC target area And a fifth step of loading the FPGA configuration data generated in the fourth step onto the chip.
  • Ru a fifth step of loading the FPGA configuration data generated in the fourth step onto the chip.
  • 1 is the entire LSI chip
  • 2 is the area that was initially designed as an FPGA device, and then led to ASIC
  • 3 is the entire structured array ASIC area
  • 4 is wired in it (wiring fixing section ) Area.
  • Area 3 is also the ASIC implementation target area (candidate) on the design data, and is actually the ASIC implementation area (ASIC mask implementation area).
  • the block (ASIC target area) 3 that is determined to be a problem even if it is converted to ASIC is determined. It should be noted that this ASIC target block 3 should be a candidate before the start of actual machine evaluation. The ASIC target block 3 is finally determined when the actual machine evaluation of these blocks is completed.
  • ASIC target area 3 After the ASIC target area 3 is determined, data necessary for masking is generated. This mask ASIC area 3 is secured based on the data, and unused block (1-3) is determined as FPGA area. In this case, since the circuit scale of the corresponding block is reduced by making part of chip 1 ASIC, the die size of chip 1 as a whole can be reduced, and the device unit price can be reduced.
  • area 3 is the area that is masked as an ASIC. This corresponds to area 2 that was initially assumed as an FPGA. Therefore, the larger the area (2-3), the more effective the conversion from FPGA to ASIC. This means that the programmable area of the target device can be secured by this difference.
  • the (mask) data of the ASIC target area 3 is created, it can be divided into the wiring fixed area 4 and the wiring variable area 3.
  • the ratio between the wiring fixed area 4 and the wiring variable area 3 can be determined based on the size estimation of the ASIC target area 3.
  • the wiring fixing region 4 can be a structured array.
  • the ASIC area 3 and the FPGA area (1-3) can be flip-flop connected. [0025]
  • the actual machine evaluation in the second step described above determines the ASIC area before all the items are completed, the actual machine evaluation for the remaining items is performed in the fourth step. It may be executed before.
  • ASIC target area 3 when ASIC target area 3 is determined, the masking work for this area and the evaluation work for the remaining programmable areas can be performed in parallel, which shortens the development process for the entire chip. .
  • the target area for ASIC is a structured array, ASI C scale selection flexibility is expanded, and the process can be expected to be much shorter than the conventional G / A method.
  • the ASIC block is preliminarily evaluated at the time of the specification review, and the operation of the block is confirmed with the actual machine, or the specification change, etc. For this reason, if it is difficult to determine the ASIC target block at the specification review stage, a block whose actual machine operation has been confirmed at the evaluation stage is determined as the ASIC target block. The operation can be checked with the actual machine, the evaluation process can be advanced, and the LSI development process can be greatly shortened.
  • the ASIC target area 3 is determined as follows.
  • steps S1_1 to S1_3 correspond to steps T3_1 to T3_3 in FIG. 5, respectively.
  • ASIC conversion target area 3 For areas that are not expected to be changed and that are considered to be no problem even if they are converted to ASIC, they are determined as ASIC conversion target area 3 (step Sl_4).
  • the target area for ASIC can be determined before the actual machine evaluation is performed for all items.
  • the actual machine evaluation for the remaining items is up to step S2_6 described later. If you go to!
  • step S2_l the size estimation (estimation) of the ASIC area is executed. Then, based on this size estimation, the structure array area (wiring fixing area) 4 in the masked area (wiring variable area) 3 shown in FIG. 1 is determined (step S2_2).
  • step S2_3 After determining the fixed wiring variable region 4 in this way, the connection between the ASIC target region 3 and the other chip region 2 is connected by flip-flop arrangement (step S2_3). At the same time, the implied data D4 for ASIC target area 3 is created (step S2_3).
  • the implementation data D4 of the ASIC target area 3 is further converted into mask data (LSI manufacturing data) D5 of the mixed integrated circuit, and the mixed integrated circuit is manufactured (step S2_4).
  • manufacturing (test) data for areas 3 and 4 shown in Fig. 1 will be created, and based on this, a mixed integrated circuit will be manufactured and samples will be provided.
  • the chip manufacturing process at this time is performed by repeating the steps of forming a thin film on a Si wafer ⁇ forming a resist pattern ⁇ impurity introduction (diffusion, ion implantation) ⁇ thin film etching ⁇ resist removal.
  • impurity introduction diffusion, ion implantation
  • resist removal thin film etching
  • the mixed integrated circuit implementation data D4 created in step S2_3 is converted into design data D6 in the FPGA-ized area (step S2_6).
  • the implied data D4 of the ASIC-ized area 3 is generated force
  • the area in the chip 1 excluding this ASIC-ized area 3, that is, the FPGA area (1-3) This is done here because the design data needs to be converted.
  • This step S2_6 If you have any remaining FPGA evaluation items, you can do so far.
  • FPGA key region configuration data D7 is generated in the same manner as in step S1 (step S2_7).
  • step S2_4 a mixed integrated circuit is manufactured, and a sample is available (step S2_5). Therefore, the FPGA chip region configuration is applied to this sample chip. By loading (configuring) the data D7 (step S2_8), the mixed integrated circuit LSI1 can be manufactured.
  • This step is to evaluate the mixed integrated circuit LSI 1 manufactured in step S2 above. As a result of this actual machine evaluation, if it is certified as a good product, it will begin mass production.
  • FIG. 3 shows a wiring pattern image in the ASIC1-structured structured array system in step S2_2.
  • the structured array method a fixed pattern up to how many layers are used in a multi-layer wiring pattern, and the other is a wiring pattern using a mask, but it is generally determined almost uniquely.
  • the wiring layer X-Y is usually orthogonal, minimizing the effects of mutual electrical patterns.
  • the X-Y patterns are arranged alternately. In the structured array method, some layers become fixed patterns (for example, three layers of X, X, and X), and others (this
  • 2 and X are the mask (variable) patterns.
  • a and B information is designed • Use aggregate size estimation data at the evaluation stage or at the end of the evaluation. The user can select whether to connect them inside the chip or input an external force.
  • the priority is to verify the ASIC candidate areas and blocks. If the verification is complete and there is no specification change, the implementation of the ASIC area and the mask process can be advanced.
  • RTL Simulation can be implemented for both FPGA and ASIC, and Gate Level Sim. Has no problem because Library and process data are prepared.
  • the blocks are connected by F / F (Flip-Flop). If a dry V receiver such as chip I / O is not required, there is no problem with standard Library F / F connections. F Connect the FGA area and the ASIC area to the F / F.
  • FIG. 1 is a block diagram showing an example of physical arrangement of a semiconductor integrated circuit according to the present invention.
  • FIG. 2 is a sequence diagram showing steps in a method for manufacturing a semiconductor integrated circuit according to the present invention.
  • FIG. 3 is a diagram showing a wiring pattern image in a structured array system in an ASIC area according to the present invention.
  • FIG. 4 is a diagram showing a method for selecting a wiring fixed / variable region in an ASIC-based region in the method of manufacturing a semiconductor integrated circuit according to the present invention.
  • FIG. 5 is a sequence diagram showing respective steps in a semiconductor integrated circuit manufacturing method according to a conventional example.
  • FIG. 6 is a block diagram showing a physical layout example (part 1) of a semiconductor chip in which masked areas and programmable areas are mixed in a conventional example.
  • FIG. 7 is a block diagram showing a physical layout example (part 2) of a semiconductor chip in which masked areas and programmable areas are mixed in the conventional example.

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Abstract

　半導体集積回路チップ全体の設計データからFPGAコンフィギュレーションデータを生成し、このFPGAコンフィギュレーションデータを該チップにロードして実機評価することにより、該チップの一部の領域を仕様凍結及び動作確認が完了したASIC化対象領域として確定する。さらに、このASIC化対象領域の（マスク）データを用いることにより、ASIC化領域とFPGA化領域が混在したチップを製造し、該設計データと該ASIC化領域のインプリデータから該FPGA化領域のコンフィギュレーションデータを生成し、該製造したチップに、該生成されたFPGA化領域のコンフィギュレーションデータをロードすることによって半導体集積回路を完成させる。              

Description

明 細 書
半導体集積回路及びその製造方法
技術分野
[0001] 本発明は、半導体集積回路及びその製造方法に関し、特にプログラマブルな論理 回路 (FPGA:Field Programmable Gate Array)とマスク化される ASIC(Application Sped fic Integrated Circuit)領域を混在させた半導体集積回路及びその製造方法に関す るものである。
背景技術
[0002] 近年、高集積/低価格を実現できる ASICに対して、ユーザが設計した回路をチップ に何度もプログラミングし直して使用できる FPGAを代表とするプログラマブルデバイ スの需要が高まっている。この背景には、短い製品サイクルに対して、開発期間が長 い ASICでは対応が困難であり、更に、仕様が完全に確定しない状況で開発を進める 必要があると ヽぅ課題がある。
[0003] 一方、 FPGAは ASICに対して開発期間や開発費用を低減できるメリットがある反面、 デバイス単価が高いというデメリットがあり、試作品や多品種少量製品に対して適用さ れる場合が多力つた (下記表 1参照。；)。
[0004] [表 1]
ASICと FPGAの比較
ASIC FPGA 価格 低 高
(チップサイズ） (小） (大） 消費電力 小 大 性能 高速 中-高速 論理変更
不可 可
(フィールドにて） 囊 大 中 開発期間 長期間 短期間
[0005] このような問題に対し、下記の従来手法が提案されている。
(1) FPGAベンダーでは、低価格ィ匕のアプローチとして、 FPGA領域をそのまま ASIC化 する力 (例えば、非特許文献 1参照。）、または、ユーザ回路の使用領域のみに特ィ匕 した FPGAを適用する（例えば、非特許文献 2参照。）ことにより、一般向けの大量生産 品に対する適用拡大に向けた手法。
(2) FPGAの一部領域を最初力も ASIC化領域として確保することで高集積化と回路変 更への柔軟性を両立する手法 (ハイブリッド方式）（例えば、特許文献 1及び 2参照。 )
[0006] ここで、上記の従来手法 (1)について図 5を参照して説明する
ステップ T1：
例えば顧客カゝら要求された仕様を検討する。
ステップ T2：
上記のステップ T1による仕様に基づき、半導体集積回路 (LSI)のチップ全体を FPG Aとしてブロック分割し、論理回路設計を行うと共に、ソフトシミュレーションを行ってチ ップの機能確認を行う。この結果、チップ全体の設計データ D1を生成する。
ステップ T3：
ここでは、以下の通り FPGA評価を行う
まず、上記のステップ T2で生成されたチップ全体の設計データ D1に対して、 FPGA の所望論理回路を実現するプログラムデータである FPGAコンフィギュレーション（図 においてはコンフイダと称することがある。）データ D2を作成する (ステップ T3_l)。そし て、この FPGAコンフィギュレーションデータ D2をチップにロードすることにより、すなわ ち FPGAコンフィギュレーション (ステップ T3_2)を実行することにより、チップ（図 1の FP GA1に相当）全体に FPGAの論理回路を格納する。そして、このように FPGAコンフィ ギユレーシヨンデータ D2を格納したチップが実際の要求機能や特性を実現している か否かの評価 (実機評価)を行う (ステップ T3— 3)。
ステップ T4:
ここでは、以下の通り ASIC製造を行う。
まず、ステップ T3で実行した FPGA実機評価結果を受けて、 FPGA1全体に対する A SIC設計データ D11を生成する (ステップ T4_l)。そして、この ASIC設計データ D11に 基づいて ASICインプリデータ (論理回路力 物理回路へ変換するための例えばレイ アウトデータ） D12を生成し、さらに ASICマスクデータ（LSI製造用データ） D13を生成 する。そして、この ASICマスクデータ D13に基づいて、 ASIC製造に着手する（ステップ T4_2) oこの結果、全体力ASIC化されたチップ LSI10が製造される。
ステップ Τ5：
ここでは、ステップ Τ4で製造した ASICのチップ LSI10に対して上記と同様の実機評 価を行う。
ΗΨΙ¾1¾1： ttp://www.altera.co.jp/proaucts/devices/hardcopy/hrd-index.html 非特干文献 2： http://www.xilinx.co.jp/ products/ easypath/ index.htm
特許文献 1：特許第 3392062号
特許文献 2：特開平 9-283729号
発明の開示
発明が解決しょうとする課題 [0008] 上述した従来手法 (1)及び (2)においては、それぞれ以下のようなデメリットがある。
(1) FPGAベンダーが提案している手法では、回路の設計/評価を全て完了してから コストダウンデバイスの設計'着手となるため、コストダウンデバイスの入手及びその実 機評価工程が大幅に遅れてしまう。この場合、実機評価途中でコストダウンデバイス の設計作業を並行して行うことも可能であるが、設計変更が入った場合、その作業に 大きな影響を及ぼしてしまうため、プログラマブル性は失われ、事実上 FPGA化領域 の変更は困難となる（図 5(c) )。
(2)また、 FPGAの一部領域を最初から ASIC化領域とする手法では、 ASIC化領域の 回路規模がデバイスで限定されてしまい、さらには設計当初から ASIC化領域に配置 する回路ブロック及びデザインを決定しておく必要がある。従って、 ASIC化領域に配 置するブロックに関しては実機評価してから ASIC化するという手法を採ることができな い。
[0009] すなわち、図 6及び図 7において、 ASIC化領域（図 6のマスク化部 11及びゲートァレ ィ部 (G/A)22)と FPGA領域（図 6のプログラマブル部 12及び図 7の FPGA21)が混在す る半導体チップの物理配置例に示すように、これらは 、ずれも ASIC化領域と FPGAィ匕 領域が固定領域となっており、設計着手時点でその規模に見合った収容条件で開 発を進めなければならず、 FPGA化領域と ASIC化領域を柔軟に規模調整することは 不可能である。また、開発を進めながら、規模見積りに従って、ダイサイズを最適化す ることも出来ない。
[0010] さらに、将来的に回路規模増を伴う仕様変更が想定される場合、予め回路規模の 大きなデバイスを選択しておく必要があり、初期段階でのデバイス単価が高くなると いう問題もある。
[0011] 従って、本発明は、 FPGAと ASICを混在させた半導体集積回路及びその製造方法 にお ヽて、 FPGA化領域と ASIC化領域を仕様変更等に対応して柔軟に調整可能に すると共に、ダイサイズの最適化を実現することを目的とする。
課題を解決するための手段
[0012] 上記の目的を達成するため、本発明に係る半導体集積回路は、チップ全体の設計 データから生成した FPGAコンフィギュレーションデータを該チップにロードして実機 評価することにより、仕様凍結及び動作確認が完了した領域として該チップ中にマス
Figure imgf000007_0001
、て該 ASIC化領域以外の FPGA化領域で あって、該設計データ及び該 ASIC化領域のデータから生成された該 FPGA化領域の コンフィギュレーションデータがロードされたものと、を備えたことを特徴としている。
[0013] また、本発明に係る半導体集積回路の製造方法は、チップ全体の設計データから FPGAコンフィギュレーションデータを生成する第 1ステップと、該 FPGAコンフィギユレ ーシヨンデータを該チップにロードして実機評価することにより、該チップの一部の領 域を仕様凍結及び動作確認が完了した ASIC化対象領域として確定する第 2ステップ と、該 ASIC化対象領域のマスクデータを用いて、 ASIC化領域と FPGAィ匕領域が混在 したチップを製造する第 3ステップと、該設計データ及び該 ASIC化対象領域のデータ 力 該 FPGAィ匕領域のコンフィギュレーションデータを生成する第 4ステップと、該第 3 ステップで製造されたチップに、該第 4ステップで生成された FPGAィ匕領域のコンフィ ギユレーシヨンデータをロードする第 5ステップと、を備えたことを特徴として 、る。
[0014] ここで、本発明に係る半導体集積回路及びその製造方法を、図 1を参照して以下に 説明する。なお、図中、 1は LSIチップ全体、 2は当初 FPGAデバイスとして設計して、 その後 ASIC化に繋がる領域、 3はストラクチャードアレイ方式の ASIC化領域全体、 4 はその中で配線済み (配線固定部）のエリアを示す。また、領域 3は、設計データ上で の ASIC化対象 (候補)領域でもあり、実際に ASIC化された ASIC化領域 (ASICマスク 化領域)でもある。
[0015] まず、チップ 1の、設計データを元に FPGAコンフィギュレーションデータを生成し、こ の FPGAコンフィギュレーションデータ（チップデザイン）をチップ 1にプログラミング（コ ンフィギユレーシヨン =ロード）し実機評価を行う。
実機評価に当たっては、今後の仕様変更が想定されず動作確認が完了した、すな わち、 ASIC化しても問題な ヽと判断されるブロック (ASIC化対象領域) 3を確定する。 なお、この ASIC化対象ブロック 3は実機評価開始時までに候補ィ匕されていれば良ぐ ASIC化対象ブロック 3はこれらのブロックの実機評価が完了した時点で最終決定され る。
[0016] ASIC化対象領域 3の確定後、そのマスク化に必要なデータを生成する。このマスク データを元に ASIC化領域 3を確保し、未使用のブロック (1-3)を FPGAィ匕領域として決 定する。この場合、チップ 1の一部を ASIC化したことによって該当ブロックの回路規模 が削減されるため、チップ 1全体としてのダイサイズを小さくでき、デバイス単価を下げ ることがでさる。
[0017] また、実機評価過程における仕様変更発生や不具合発生によって ASIC化ブロック 3を確定できない状況の場合には、 FPGAのままで設計/評価を継続し、仕様変更後 のデザインが固まった時点、または不具合が修正された段階で上記の手法により対 象ブロックの ASICィ匕を行えばよ!ヽ。
[0018] このように、エリア 3が ASICとしてマスク化する領域となる力 これは当初 FPGAとして 想定した領域 2に相当するので、領域 (2- 3)が大きいほど、 FPGAから ASIC化する効果 が大きい、ということになり、この差分だけターゲットデバイスのプログラマブル領域を 追加で確保することが出来る。
[0019] ここで、上記の ASIC化対象領域 3の（マスク)データを作成する際、配線固定領域 4 と配線可変領域 3に分けて行うことができる。
[0020] すなわち、 ASIC化ブロック 3のマスクデータを生成する際、配線 (メタル）固定領域 4 と配線可変領域 3に分けて行うことにより、 ASIC規模及び搭載マクロに応じた最適 ASI Cを実現出来、残りの FPGAブロックの回路規模も有効に使用可能となる。この場合、 ダイサイズとしてはチップデザインに対して最適化されたものとなり、デバイス単価は 最ち低くなる。
[0021] また、該配線固定領域 4と配線可変領域 3との割合は、該 ASIC化対象領域 3の規模 見積りに基づ 、て決定することができる。
[0022] すなわち、メタル固定/可変領域の割合を選択制御可能とすることにより、 ASIC規 模及び搭載マクロに応じた最適 ASICの実現が自動或いは人意的に調整可能となり、 残りのプログラマブルブロックの回路規模活用に自由度が拡大し、論理変更に対す る柔軟性を高めることができる。
[0023] さらに、配線固定領域 4をストラクチャードアレイとすることができる。
[0024] さらに、該 ASIC化領域 3と該 FPGAィ匕領域 (1-3)とをフリップフロップ接続することがで きる。 [0025] また、上記の第 2ステップでの実機評価が、全ての項目につ 、て完了する前に該 A SIC化領域を確定したとき、残りの項目についての該実機評価を該第 4ステップまで に実行してもよい。
[0026] すなわち、 ASIC化対象領域 3を決定すると、この領域のマスク化作業と残りのプログ ラマブル領域の評価作業は並行して進めることが出来、チップ全体の開発工程を短 縮することになる。特に、 ASIC化対象領域をストラクチャードアレイにしておけば、 ASI C規模の選択自由度が拡大し、従来の G/A方式よりも格段に工程短縮が期待出来る 発明の効果
[0027] このように本発明では、評価初期段階では、仕様検討時に想定してぉ 、た ASIC化 ブロックを先行評価し、そのブロックの動作を実機でも確認することや、また、仕様変 更等の理由により、仕様検討段階で ASIC化対象ブロックを決定することが困難な場 合、評価段階で実機動作が確認されたブロックを ASIC化対象ブロックとして決定する ことで、ソフトシミュレーションに不向きな機能を実機で動作確認することができ、評価 工程の前進が図れ、 LSI開発工程を大幅に短縮することができる。
[0028] また、一部 FPGAを維持しているため、その領域にインプリされたブロックに対するプ ログラマブル性を維持できる。よって、混在集積回路での評価中、プログラマブル領 域の動作に不具合があつたとしても、設計データの修正 =不具合動作の修正が可能 となる。
発明を実施するための最良の形態
[0029] 以下、図 1に示した本発明に係る半導体集積回路の製造方法を、図 2を参照して説 明する。
ステップ T1及び T2 :
これらのステップは、上述した図 5におけるステップと同様である。
ステップ S1：
ここでは、以下の通り、 ASIC化対象領域 3を確定するものである。
[0030] まず、ステップ S1_1〜S1_3は、それぞれ、図 5のステップ T3_1〜T3_3に対応しており、 ステップ Sl_3における FPGA実機評価が行われると、その評価項目に関して今後の仕 様変更が想定されず、 ASIC化しても問題ィ匕ないと判断される領域に対して ASIC化対 象領域 3として確定する (ステップ Sl_4)。
[0031] なお、この場合、全ての項目について実機評価をする前に、 ASIC化対象領域を確 定できる場合があり、このような場合には残りの項目についての実機評価は後述する ステップ S2_6までに行えばよ!、。
ステップ S2：
ここでは、以下の通り、 FPGAと ASICが混在した集積回路の製造工程を示すもので ある。
[0032] まず、上記のステップ Sl_3における FPGA実機評価を行った後のチップ全体 1の設 計データ D3に基づき、 ASIC化領域の規模見積り（推定)を実行する (ステップ S2_l)。 そして、この規模見積りに基づき、図 1に示したマスク化領域 (配線可変領域) 3内のス トラクチヤードアレイ領域 (配線固定領域) 4を決定する (ステップ S2_2)。
[0033] このようにして、配線固定可変領域 4を決定した後、 ASIC化対象領域 3とこれ以外の チップ領域 2との接続をフリップフロップ配置により接続する (ステップ S2_3)。これと共 に、 ASIC化対象領域 3のインプリデータ D4を作成する（ステップ S2_3)。
[0034] ASIC化対象領域 3のインプリデータ D4は更に、混在集積回路のマスクデータ（LSI 製造用データ) D5に変換され、混在集積回路の製造に着手する (ステップ S2_4)。す なわち、図 1に示した領域 3, 4の製造 (試験)データを作成し、これに基づいて混在集 積回路を製造し、サンプル提供することになる。
[0035] このときのチップ製造プロセスは、 Siゥエーハに薄膜の形成→レジストパターンの 形成→不純物導入 (拡散、イオン注入）→薄膜のエッチング→レジスト除去、の 工程を繰り返して行われる。これらの工程には、写真技術と同様に多種のマスクを使 用する。
[0036] 上記のステップ S2_3において作成された混在集積回路インプリデータ D4は、 FPGA 化領域の設計データ D6に変換される (ステップ S2_6)。すなわち、チップ全体 1の設計 データ D1の内、 ASIC化された領域 3のインプリデータ D4は生成された力 この ASIC 化領域 3を除くチップ 1における領域、すなわち、 FPGAィ匕領域 (1-3)に関しては設計 データを変換する必要があるので、ここにおいて行っている。なお、このステップ S2_6 までに、残りの FPGA評価項目があれば、ここまでに行えばよい。
[0037] このようにして生成された FPGAィ匕領域の設計データ D6に基づき、ステップ S1の場 合と同様に FPGAィ匕領域コンフィギュレーションデータ D7を生成する（ステップ S2_7)。
[0038] 一方、ステップ S2_4にお 、て、混在集積回路の製造が行われており、サンプルが入 手できる（ステップ S2_5)ので、このサンプルのチップに対して、 FPGAィ匕領域コンフィ ギユレーシヨンデータ D7をローデイング（コンフィギュレーション）することにより（ステツ プ S2_8)、混在集積回路 LSI1を製造することが可能となる。
ステップ S3：
このステップは、上記のステップ S2で製造された混在集積回路 LSI 1を実機評価する ものである。この実機評価の結果、良品と認定されれば量産に入ることになる。
[0039] この結果、図 5に示した従来例と比較して、図 2(a)に示すように、評価完了までの期 間が短縮されると共に、同図 (b)に示すように、 FPGAィ匕領域の変更が可能になるとい ぅ禾 IJ点がある。
[0040] ここで、上記のステップ S2_2における ASIC1化領域ストラクチャードアレイ方式にお ける配線パターンイメージを図 3に示す。ストラクチャードアレイ方式においては、多 層の配線パターン中、何層まで固定パターン、それ以外をマスクによる配線パターン とするが、ほぼ一意的に決定しておくのが一般的である。
[0041] 本発明では、これを ASIC化する集積規模及びマクロ搭載規模等により、選択制御 可能とするものである。配線層 X-Yは通常直交関係にあり、相互の電気的なパターン 間影響を最小限にしている。また、 X-Yパターンは交互に配置され、ストラクチャード アレイ方式では何層かは固定パターン (例えば、 X , Υ , Xの 3層）となり、その他（こ
1 1 2
の例では、 Υ , Xの 2層）はマスク（可変)パターンとなる力 本発明ではこれを選択制
2 3
御可能にして、ダイサイズの最適化、残されたプログラマブル領域の有効活用を実現 出来る。
[0042] すなわち、図 4に示す如ぐ例えば、 A:ASIC化領域情報と B:FPGAィ匕領域情報の組 合せ（同図 (2)参照。）により、ストラクチャードアレイ方式の固定/マスクパターンの組 合せ (ここでは (S〜Sの 4通り）のいずれかをデコードする。通常、 ASIC化規模が大き
0 3
い場合は固定パターン層は少なぐマスクパターン層が多くなる。 A, Bの情報は設計 •評価段階或いは評価完了時点での集積規模見積りデータを使用する。これらをチ ップ内部で接続しておくか、または外部力も入力するかはユーザが選択可能である。
[0043] ここで、下記の点について触れておく。
，一部のみ ASICするための技術
LSIチップ全面に FPGALibrary (AOI: And- Or- Inverter, LUT: Look Up Table, Flip -Flop et )を埋め込んでおくことが基本である。更に、ストラクチャードアレイに成り得 る領域に ASIC Library及び配線チャネルを混在させておけば良い。この場合、 FPGA 及びストラクチャードアレイの Libraryは同様に準備できるので、一部 ASIC化するため の問題は無い。
[0044] ストラクチャードアレイ領域は一部配線チャネルを固定しておく必要がある力 固定 配線チャネル領域を作成してお!、て、不用の場合は未使用にすればょ ヽ。
•チップの こ づ〈^ 匿 (昜抓こ ^すべ 分）
LSIの製造プロセスが同一であれば、チップの物理的性質、特性は同等になるので 、開発手順に有意差はない。敢えて言えば、 ASIC化候補の領域、ブロックを優先し て検証することである。検証が完了し、仕様変更が無ければ、 ASIC化領域のインプリ メント、マスク工程を進めれば良いことになる。
[0045] RTL Simulationは FPGA/ASIC共通に実施可能で、 Gate Level Sim.も Library,プロ セスデータが準備されて 、るので問題は無 、。
'繋ぎ目部分は 'うなるのか
一般的に LSI内において、ブロック間は F/F (Flip-Flop)で接続する。チップの I/Oの ようなドライノ Vレシーバが不要であれば、標準の Libraryの F/F接続で問題は無い。 F PGAィ匕領域及び ASIC化領域の各々を F/F間接続すればょ 、。
図面の簡単な説明
[0046] [図 1]本発明に係る半導体集積回路の物理配置例を示したブロック図である。
[図 2]本発明に係る半導体集積回路の製造方法における各工程を示したシーケンス 図である。
[図 3]本発明に係る ASIC化領域のストラクチャードアレイ方式における配線パターンィ メージを示した図である。 [図 4]本発明に係る半導体集積回路の製造方法において ASIC化領域の配線固定/ 可変領域を選択する方法を示した図である。
[図 5]従来例による半導体集積回路の製造方法における各工程を示したシーケンス 図である。
[図 6]従来例におけるマスク化領域とプログラマブル領域が混在した半導体チップの 物理配置例（その 1)を示したブロック図である。
[図 7]従来例におけるマスク化領域とプログラマブル領域が混在した半導体チップの 物理配置例（その 2)を示したブロック図である。
符号の簡単な説明
1 FPGA (チップ全体）
2 FPGAィ匕領域 (ASIC化領域に相当する当初の FPGA化領域）
3 ASIC化対象領域 (ASICマスク化領域 =配線可変領域）
4 ストラクチャードアレイ領域 (配線固定領域）
図中、同一符号は同一又は相当部分を示す。

Claims

請求の範囲
[1] チップ全体の設計データから生成した FPGAコンフィギュレーションデータを該チッ プにロードして実機評価することにより、仕様凍結及び動作確認が完了した領域とし て該チップ中にマスク生成された ASIC化領域と、
該チップにお!ヽて該 ASIC化領域以外の FPGA化領域であって、該設計データ及び 該 ASIC化領域のデータから生成された該 FPGA化領域のコンフィギュレーションデー タがロードされたものと、
を備えたことを特徴とする半導体集積回路。
[2] 請求項 1において、
該 ASIC化領域のデータ力 配線固定領域と配線可変領域力 成るデータであるこ とを特徴とした半導体集積回路。
[3] 請求項 2において、
該配線固定領域と該配線可変領域との割合が、該 ASIC化領域の規模見積りに基 づ 、て決定されることを特徴とした半導体集積回路。
[4] 請求項 2において、
該配線固定領域が、ストラクチャードアレイであることを特徴とした半導体集積回路
[5] 請求項 1において、
該 ASIC化領域と該 FPGAィ匕領域とがフリップフロップ接続されることを特徴とした半 導体集積回路。
[6] チップ全体の設計データ力も FPGAコンフィギュレーションデータを生成する第 1ス テツプと、
該 FPGAコンフィギュレーションデータを該チップにロードして実機評価することによ り、該チップの一部の領域を仕様凍結及び動作確認が完了した ASIC化対象領域と して確定する第 2ステップと、
該 ASIC化対象領域のデータを用いて、 ASIC化領域と FPGA化領域が混在したチッ プを製造する第 3ステップと、
該設計データ及び該 ASIC化対象領域のデータから該 FPGA化領域のコンフィギュ レーシヨンデータを生成する第 4ステップと、
該第 3ステップで製造されたチップに、該第 4ステップで生成された FPGAィ匕領域の コンフィギュレーションデータをロードする第 5ステップと、
を備えたことを特徴とする半導体集積回路の製造方法。
[7] 請求項 6において、
該 ASIC化領域のデータ力 配線固定領域と配線可変領域力 成るデータであるこ とを特徴とした半導体集積回路の製造方法。
[8] 請求項 7において、
該配線固定領域と該配線可変領域との割合が、該 ASIC化領域の規模見積りに基 づいて決定されることを特徴とした半導体集積回路の製造方法。
[9] 請求項 7において、
該配線固定領域が、ストラクチャードアレイであることを特徴とした半導体集積回路 の製造方法。
[10] 請求項 6おいて、
該第 3ステップが、該 ASIC化領域と該 FPGAィ匕領域とをフリップフロップ接続するス テツプを含むことを特徴とした半導体集積回路の製造方法。
[11] 請求項 6において、
該第 2ステップでの実機評価が、全ての項目について完了する前に該 ASIC化領域 を確定したとき、残りの項目についての該実機評価を該第 4ステップまでに実行する ことを特徴とする半導体集積回路の製造方法。
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