JPH05267457A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 回路の動作が固定されている部分と、プログ
ラムすることが可能な領域と、の二つの領域を有する半
導体集積回路であって、使用者が二つの領域に属する機
能の割り当てを自由に設定可能な半導体集積回路を実現
する。 【構成】 論理・配線の接続関係が固定な固定領域と、
プログラム可能なプログラム領域とを含んでいる。この
固定領域は、プログラム領域の接続関係を定義する接続
制御素子をバイパスし、新たに導体による接続を必要に
応じて行うことにより構成されており、ゲートアレイ並
みの性能を達成できる。このように、使用者の指定によ
り固定領域を任意に選択でき、半導体集積回路の柔軟な
設計が可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に関す
る。特に、フィールドプログラマブルゲートアレイ（以
下、ＦＰＧＡと称する）に関する。

【０００２】

【従来の技術】近年、開発期間が短い、開発費用が安価
である等の理由で少量多品種生産に適しているゲートア
レイ（以下、ＧＡと称する）方式による半導体集積回路
の開発が盛んとなっている。ＧＡ方式の半導体集積回路
は、全てマスタースライス方式と呼ばれる製造方法によ
り製造されている。このマスタースライスとは、半導体
ウェハ上にトランジスタを整然と並べたものであり、こ
のトランジスタ間をアルミニウム等の導体でパターン配
線することにより任意の論理回路を実現することができ
る。

【０００３】しかしながら、ＧＡはその配線が固定され
ているため、回路の調整をしたい場合や回路に変更が生
じた場合、新たに始めから設計をし直さなければなら
ず、融通性に欠ける部分があった。そこで、使用者が回
路の機能を後からプログラムできるフィールドプログラ
マブルゲートアレイ（以下、ＦＰＧＡと称する）が開発
され、広く用いられている。このＦＰＧＡは、２次元的
に配置された複数のプログラマブルな基本ブロックと、
それらの間のプログラマブルな配線領域とを含んでい
る。このような従来のＦＰＧＡの平面構成図が図３に示
されている。図に示されているように、従来のＦＰＧＡ
は、半導体チップ１０上に整然と並べられた基本ブロッ
ク１２と、各基本ブロック１２間の配線領域１４と、半
導体チップ１０周辺部に設けられているＩＯブロック１
６とから構成されている。

【０００４】このＦＰＧＡは、各基本ブロックの機能及
び配線の接続状態のほとんどがプログラム可能である。
このプログラム情報は、ＦＰＧＡ内部の記憶素子に保持
される。

【０００５】このように、従来のＦＰＧＡは使用者が自
由にその機能を定義することができ、高いプログラマビ
リティを有している。しかしながら、その反面、動作速
度がＧＡ等に比べて遅いという欠点があった。すなわ
ち、ＧＡの配線はアルミニウム等の導体による配線であ
るが、ＦＰＧＡにおいては、記憶素子に保持されている
データによってＯＮ／ＯＦＦされる接続制御素子によっ
てその配線の接続状態が決定されるので、遅延時間が著
しく大きくなってしまうからである。

【０００６】この動作速度の向上を目的として、ＦＰＧ
Ａの接続制御素子による接続をＧＡ等と同様にアルミニ
ウム等の導体に置き換えたものが提案されている。この
ような半導体集積回路が、“Ｈａｒｄ Ｗｉｒｅｄ Ｆ
ＰＧＡｓ Ｔｒｉｍ Ｓｙｓｔｅｍ Ｃｏｓｔｓ Ｏｎ
ｃｅ Ｐａｔｔｅｒｎｓ Ａｒｅ Ｆｉｒｍｅｄ Ｕ
ｐ”， Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ， Ｊｕ
ｎｅ １３，１９９１，ｐｐ３８−３９に記載されてい
る。本文では、このようなＦＰＧＡをハードワイアＦＰ
ＧＡと呼ぶ。図４に、このハードワイアＦＰＧＡの配線
の様子が示されている。図４（ａ）は、従来のＦＰＧＡ
の配線の接続点を示している。図に示されているよう
に、縦配線２０と、横配線２２とは、接続制御素子２４
によって接続されており、その接続制御素子２４の導通
は記憶素子２６の記憶状態によって制御されている。
今、この接続制御素子２４がＯＮであったと仮定する
と、図４（ｂ）に示されているように、縦配線２０と横
配線２２との間に一個のプログラマブルビア２８を設け
れば、同一の接続状態を実現する。反対に、図４（ａ）
の接続制御素子２４がＯＦＦである場合にはかかるプロ
グラマブルビア２８を設けなければ同一の接続状態（Ｏ
ＦＦ状態）を実現できることはいうまでもない。

【０００７】このように、従来のＦＰＧＡにおいて、接
続制御素子２４と記憶素子２６とで決定されていた配線
の接続状態を、わずか一個のプログラマブルビア２８を
設けるか否かによって実現でき、その動作速度もＧＡに
匹敵する値が得られる。このハードワイアＦＰＧＡは、
ＦＰＧＡの機能定義データをそのまま利用できるため、
ＦＰＧＡで試験を行った後に、その設計データを適用し
てハードワイアＦＰＧＡを製造するという用途に好適で
ある。しかしながら、このハードワイアＦＰＧＡは、プ
ログラム可能な全ての箇所をプログラマブルビアやアル
ミニウム等の導体配線によって固定してしまうので、後
から機能の定義をし直すことができないという不便な点
がある。

【０００８】このような問題を解決するために、配線が
固定されている部分（ＧＡ部分）と、プログラム可能な
部分（ＦＰＧＡ部分）との２種類の領域を一つの半導体
チップ上に作ることが提案されている。このような半導
体集積回路が例えば特開平２−１７７３６４号公報に開
示されている。本文ではこの方式をＦＰＧＡ＆ＧＡ方式
と呼ぶ。図５にその半導体集積回路の平面構成図が示さ
れている。図に示されているように、配線が固定なゲー
トアレイ回路部３０と、プログラム可能なフィールドプ
ログラマブル回路部３２との２つの領域を持っている。
したがって、速度を要する箇所にはゲートアレイ回路部
３０を利用し、調整が必要な箇所または仕様が未定な箇
所にはフィールドプログラマブル回路部３２を用いるこ
とによって、適切な回路設計が行える。

【０００９】

【発明が解決しようとする課題】上述したように、従来
のＦＰＧＡ＆ＧＡ方式はＦＰＧＡとＧＡが同一基板状に
存在するため、２つの領域の面積及びその位置は固定で
あり、使用者の希望によって変更するのは容易なことで
はない。ＧＡ部分はプログラム可能ではないので、機能
の指定を行うための記憶素子を有さないが、ＦＰＧＡ部
分はこの記憶素子を有するのでその構造はまったく異な
ったものである。そのため、領域の位置や面積を変える
にはまた新たに設計をしなければならず、新たな半導体
集積回路を設計するのと同じことになってしまう。

【００１０】したがって、用途によってＦＰＧＡ部が多
く必要な場合や、またはＧＡ部が多く必要な場合などに
は、各領域の効率的な使用が達成できなかった。そのた
め、大きめの半導体チップ（マスタースライス）を用い
て回路を設計しなければならなかった。また、一般的に
回路の動作性能が配置配線の仕方によって大きく違うと
いう事実にもかかわらず、配置配線が制約を受けてしま
い、従って回路性能が悪くなる。

【００１１】本発明は、上記課題に鑑みなされたもの
で、その目的は、回路の動作が固定されている部分と、
プログラムすることが可能な領域と、の二つの領域を有
する半導体集積回路であって、使用者が二つの領域の位
置・面積を自由に設定可能な半導体集積回路を実現する
ことである。

【００１２】

【課題を解決するための手段】本発明は、上述の課題を
解決するために、拡散工程までの処理がなされている半
導体ウェハであるマスタースライスに対して、その表面
に配線を形成することによって構成される半導体集積回
路であって、通常の配線が行われ、機能定義用の記憶素
子と、その記憶素子の記憶内容によってＯＮ／ＯＦＦさ
れる接続制御素子と、を備え、回路の接続状態が制御さ
れるプログラム可能領域と、使用者の指定によって、前
記接続制御素子にはいずれの配線も接続されず、前記接
続制御素子を通さずに必要に応じて直接に導体により配
線されることによって機能が固定されている固定領域
と、を含み、使用者の指示によって回路の機能が固定さ
れている部分と、使用者がその機能をプログラムするこ
とが可能な部分と、の２種類の部分を有することを特徴
とする半導体集積回路である。

【００１３】したがって、使用者の指定により論理が固
定された部分に関しては、いわゆるハードワイアによる
接続が行われており、ＧＡに匹敵する動作速度が得られ
る。その他の部分に関しては、記憶素子と接続制御素子
を構成するようアルミニウム等の導体による配線層が形
成される。

【００１４】

【作用】本発明における回路の動作が固定されている部
分では導体による直接接続が行われ、その部分の接続制
御素子はいずれの素子にも接続していない。

【００１５】したがって、前記機能が固定されている部
分においてはＧＡに匹敵する動作速度が得られ、それ以
外の機能が固定されていない部分では、前記接続制御素
子をＯＮ／ＯＦＦすることにより機能をプログラムする
ことが可能である。

【００１６】

【実施例】以下、本発明の好適な実施例を図面に基づい
て説明する。

【００１７】図１に、本発明の実施例である半導体集積
回路の平面構成図が示されている。図１に示されている
ように、本発明に係る半導体集積回路は従来のＦＰＧＡ
と同様に、半導体ウェハ４０上に基本ブロック４２と、
ＩＯブロック４４とを備えている。そして、それぞれの
とＩＯブロック４４の間の領域は配線領域４６として用
いられる。本実施例における基本ブロック４２及び配線
領域４６の構造は従来のＦＰＧＡと同様の構造をなして
いる。すなわち、各トランジスタまたは配線間の接続を
制御する接続制御素子とこの接続制御素子をＯＮ／ＯＦ
Ｆする信号を記憶する記憶素子が、接続が制御される各
箇所に設けられている。

【００１８】本実施例において特徴的なことは、接続制
御素子を用いずに、導体によって直接接続されている回
路部分、すなわち固定領域を、使用者の指定にしたがっ
て、部分的に設けたことである。すなわち、前述した従
来のハードワイアＦＰＧＡ方式とは異なり、全ての接続
制御素子を導体で置き換えているわけではない。この結
果、プログラマブルな領域を残しているので、その領域
に関しては使用者が後から機能を設定することが可能で
ある。

【００１９】このようなプログラマブルな領域と固定領
域とは、前記基本ブロック４２及び配線領域４６のそれ
ぞれの部分の内部で並存している。使用者の指定によ
り、このプログラマブルな領域と固定領域との区別が、
例えば図４で示したハードワイア方式のプログラマブル
ビア等を用いて行われる。

【００２０】さらに、本実施例において特徴的なこと
は、固定領域を接続制御素子を用いずに単なる導体を用
いて構築したことである。一方、前述した従来のＦＰＧ
Ａ＆ＧＡ方式は、ＦＰＧＡとＧＡとを単純に両方含んだ
半導体集積回路であり、それら二つの面積や位置などを
変更するには、半導体基板からの作り直しが必要にな
る。これに対して本実施例においては、従来のＦＰＧＡ
の製造に用いられるのと同様の（拡散工程までが済ん
だ）マスタースライスに対して、その上の配線を使用者
の指定によって調整することのみにより容易に固定領域
を作ることができる。

【００２１】したがって、通常のＦＰＧＡを製造するの
に比べて何ら新たな設備・工程を必要としない。さらに
また、本実施例によれば、使用者の指定により各接続制
御素子一個ごとにその論理（配線）を固定とするか否か
（固定領域とするか否か）を決定することができる。こ
のように細かい指定は従来のＦＰＧＡ＆ＧＡ方式では到
底達成することができなかった。

【００２２】次に本実施例の半導体集積回路を用いた電
子機器の開発の流れを図２に示されているフローチャー
トを用いて説明する。図２に示されているように、まず
使用者はステップＳＴ１にて設計を開始し、ステップＳ
Ｔ２において、実際の配置・配線についてＣＡＤ装置等
を使用して設計を行う。次に、この設計が確定した部分
については、ステップＳＴ３において固定領域とする決
定を行う。

【００２３】一方、上記のように使用者が設計を行い固
定領域の決定をする間、メーカはステップＳＴ４におい
て従来のＦＰＧＡと同様のマスタースライスを製造す
る。このマスタースライスは拡散工程までが済ませられ
ており、この後にアルミニウム等による配線を行えば半
導体集積回路のチップ部分は完成する。

【００２４】そして、ステップＳＴ５において、使用者
がステップ３にて決定した固定領域の機能定義データを
用いてその部分を固定領域化する。すなわち、固定領域
に対する記憶素子及び接続制御素子には配線がなされ
ず、前記機能定義データに基づいて導線による接続が必
要な箇所に行われる。他の領域には、記憶素子と接続制
御素子を構成するよう配線層を形成する。

【００２５】メーカがステップＳＴ５において半導体集
積回路の製造を行っている間、使用者は、ステップＳＴ
６において、本実施例と同様の構造をなす従来のＦＰＧ
Ａに前記機能定義データを書き込んでプロトタイプの制
作をし、その評価試験を行うことができる。

【００２６】次に、メーカが部分的に固定領域化した本
実施例の半導体集積回路が完成し、使用者に納入され
る。すると、ステップＳＴ７において、使用者はこの半
導体集積回路に前記ステップＳＴ６にて行われた評価試
験に基づいて、プログラマブル部分に対する機能定義デ
ータの作成を行う。

【００２７】そしてステップＳＴ８において、前記納入
された半導体集積回路に前記作成された機能定義データ
を書き込む。

【００２８】最後にステップＳＴ９にてこの完成した半
導体集積回路を用いて実機を完成させる。

【００２９】このようにして、本実施例による半導体集
積回路を用いれば極めて効率的に電子機器の設計が行え
る。

【００３０】以上述べたように、本実施例によれば、従
来のＦＰＧＡのマスタースライスを用いているため、基
本的な設計手法及び設計工程を変更することなく、ＧＡ
に匹敵する性能を有しながらプログラマビリティをも保
有している半導体集積回路が得られる。

【００３１】なお、本実施例においては拡散工程までを
済ませた半導体ウェハをマスタースライスとしたが、拡
散工程前の半導体ウェハをマスタースライスとしても好
適である。この場合には、拡散工程は上述したステップ
ＳＴ５においてアルミニウム等の導体による配線工程の
直前に行われることになり、ステップＳＴ４において指
定された固定領域に対しては拡散を行わずに済ませるこ
とが可能である。

【００３２】

【発明の効果】以上述べたように、本発明によれば、外
部からその機能をプログラム可能な半導体集積回路の接
続制御素子の代わりに、必要に応じて導体による接続が
行われるので、信号の遅延時間を短くすることができ、
回路の性能を向上させることが可能である。

【００３３】また、このような導体による接続が必要に
より行われる固定領域以外に、接続制御素子によりプロ
グラム可能な領域をも合わせて有しているので、外部か
ら回路の変更及び調整が可能である。

【００３４】さらに、本発明によれば、上記２種類の領
域を使用者の指定により任意に設定可能であるので、極
めて柔軟な回路設計が可能であり、開発スケジュールに
沿った回路の調整が容易に可能である。したがって、高
い性能を保持しつつ、外部からの回路の変更修正が可能
な半導体集積回路が得られるという効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路の平面
構成図である。

【図２】本発明の一実施例である半導体集積回路を用い
た電子機器の開発の流れを表すフローチャートである。

【図３】従来のＦＰＧＡの平面構成図である。

【図４】従来のハードワイアＦＰＧＡの部分構成図であ
って、接続制御素子と記憶素子がプログラマブルビアに
置き代わることを表す部分構成図である。

【図５】従来のＦＰＧＡとＧＡとを同一基板上に形成し
た半導体集積回路の平面構成図である。

【符号の説明】

４０ 半導体ウェハ ４２ 基本ブロック ４４ ＩＯブロック ４６ 配線領域

Claims (1)

【特許請求の範囲】
1. 【請求項１】拡散工程までの処理がなされている半導体
   ウェハであるマスタースライスに対して、その表面に配
   線を形成することによって構成される半導体集積回路で
   あって、 通常の配線が行われ、機能定義用の記憶素子と、その記
   憶素子の記憶内容によってＯＮ／ＯＦＦされる接続制御
   素子と、を備え、回路の接続状態が制御されるプログラ
   ム可能領域と、 使用者の指定によって、前記接続制御素子にはいずれの
   配線も接続されず、前記接続制御素子を通さずに必要に
   応じて直接に導体により配線されることによって機能が
   固定されている固定領域と、 を含み、使用者の指示によって回路の機能が固定されて
   いる部分と、使用者がその機能をプログラムすることが
   可能な部分と、の２種類の部分を有することを特徴とす
   る半導体集積回路。