JP2000269445A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2000269445A JP2000269445A JP11072668A JP7266899A JP2000269445A JP 2000269445 A JP2000269445 A JP 2000269445A JP 11072668 A JP11072668 A JP 11072668A JP 7266899 A JP7266899 A JP 7266899A JP 2000269445 A JP2000269445 A JP 2000269445A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- absence
- manufacturing
- path
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Microcomputers (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 本発明は半導体装置及びその製造方法に関
し、安価なソフトデバッグ用の半導体装置を実現すると
共に、量産用の半導体装置の開発及び製品化のためのコ
スト及び時間を低減可能とすることを目的とする。 【解決手段】 ワードラインに電気的に接続されたゲー
トと、ビットラインに電気的に接続可能なドレインと、
ソースとを有するＭＯＳトランジスタと、第１の電極が
該ソースと電気的に接続され、第２の電極がプレートラ
インに電気的に接続された強誘電体キャパシタと、ソー
スとプレートラインとの間を電気的に接続可能なパスと
を備えるように構成する。
し、安価なソフトデバッグ用の半導体装置を実現すると
共に、量産用の半導体装置の開発及び製品化のためのコ
スト及び時間を低減可能とすることを目的とする。 【解決手段】 ワードラインに電気的に接続されたゲー
トと、ビットラインに電気的に接続可能なドレインと、
ソースとを有するＭＯＳトランジスタと、第１の電極が
該ソースと電気的に接続され、第２の電極がプレートラ
インに電気的に接続された強誘電体キャパシタと、ソー
スとプレートラインとの間を電気的に接続可能なパスと
を備えるように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造装置に係り、特にワンチップマイクロコンピュータ
等の半導体装置及びその製造方法に関する。
製造装置に係り、特にワンチップマイクロコンピュータ
等の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】ワンチップマイクロコンピュータ等の半
導体装置を設計して製造する場合、通常はＥＥＰＲＯＭ
版やピギーバック（Ｐｉｇｇｙ Ｂａｃｋ）版等と呼ば
れるソフトデバッグ用のチップを設計し、製造する。こ
のようなソフトデバッグ用のチップのソフトウェアが確
定すると、ソフトウェアをＲＯＭデータとして量産用の
チップを設計し、製造する。このようなソフトデバッグ
用のチップは、ワンチップマイクロコンピュータの各品
種毎に設計され製造される。
導体装置を設計して製造する場合、通常はＥＥＰＲＯＭ
版やピギーバック（Ｐｉｇｇｙ Ｂａｃｋ）版等と呼ば
れるソフトデバッグ用のチップを設計し、製造する。こ
のようなソフトデバッグ用のチップのソフトウェアが確
定すると、ソフトウェアをＲＯＭデータとして量産用の
チップを設計し、製造する。このようなソフトデバッグ
用のチップは、ワンチップマイクロコンピュータの各品
種毎に設計され製造される。
【０００３】又、強誘電体メモリをＲＯＭ領域として用
いるソフトデバッグ用のチップの場合、対応する量産用
のチップでは、製造コストとメモリ素子の寿命との関係
で、マスクＲＯＭをＲＯＭ領域として用いる。
いるソフトデバッグ用のチップの場合、対応する量産用
のチップでは、製造コストとメモリ素子の寿命との関係
で、マスクＲＯＭをＲＯＭ領域として用いる。
【０００４】
【発明が解決しようとする課題】従来、ソフトデバッグ
用のチップは、少量生産品であるため、コストが高いと
いう問題があった。又、各品種毎に、ソフトデバッグ用
のチップと量産用のチップの両方を設計し、製造する必
要があるため、開発及び製品化にコスト及び時間がかか
るという問題もあった。
用のチップは、少量生産品であるため、コストが高いと
いう問題があった。又、各品種毎に、ソフトデバッグ用
のチップと量産用のチップの両方を設計し、製造する必
要があるため、開発及び製品化にコスト及び時間がかか
るという問題もあった。
【０００５】そこで、本発明は、安価なソフトデバッグ
用の半導体装置を実現すると共に、量産用の半導体装置
の開発及び製品化のためのコスト及び時間を低減可能な
半導体装置及びその製造方法を提供することを目的とす
る。
用の半導体装置を実現すると共に、量産用の半導体装置
の開発及び製品化のためのコスト及び時間を低減可能な
半導体装置及びその製造方法を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】上記の課題は、ワードラ
インに電気的に接続されたゲートと、ビットラインに電
気的に接続可能なドレインと、ソースとを有するＭＯＳ
トランジスタと、第１の電極が該ソースと電気的に接続
され、第２の電極がプレートラインに電気的に接続され
た強誘電体キャパシタと、該ソースと該プレートライン
との間を電気的に接続可能なパスとを備えた半導体装置
により達成できる。本発明によれば、半導体装置の基本
構成を、ソフトデバッグ用と量産用とで共通に使用する
ことができる。
インに電気的に接続されたゲートと、ビットラインに電
気的に接続可能なドレインと、ソースとを有するＭＯＳ
トランジスタと、第１の電極が該ソースと電気的に接続
され、第２の電極がプレートラインに電気的に接続され
た強誘電体キャパシタと、該ソースと該プレートライン
との間を電気的に接続可能なパスとを備えた半導体装置
により達成できる。本発明によれば、半導体装置の基本
構成を、ソフトデバッグ用と量産用とで共通に使用する
ことができる。
【０００７】第１の論理値を記憶する場合は、前記ドレ
インは前記ビットラインと電気的に接続されると共に、
前記ソースは前記パスにより前記プレートラインと電気
的に接続され、第２の論理値を記憶する場合は、該ドレ
インは該ビットラインと電気的に非接続とされるように
半導体装置を構成しても良い。この場合、簡単な工程で
プログラマブル領域を構成することができる。
インは前記ビットラインと電気的に接続されると共に、
前記ソースは前記パスにより前記プレートラインと電気
的に接続され、第２の論理値を記憶する場合は、該ドレ
インは該ビットラインと電気的に非接続とされるように
半導体装置を構成しても良い。この場合、簡単な工程で
プログラマブル領域を構成することができる。
【０００８】前記ドレインと前記ビットラインとの電気
的接続の有無は、コンタクトホールを介した接続の有無
により構成しても良い。又、前記ソースと前記プレート
ラインとの電気的接続の有無は、前記パスのコンタクト
ホールを介した接続の有無により構成しても良い。更
に、前記ソースと前記プレートラインとの電気的接続の
有無は、前記パスを形成する導伝体層の有無により構成
しても良い。これらの場合、簡単な工程で半導体装置を
ソフトデバッグ用としても量産用としても使用できる。
的接続の有無は、コンタクトホールを介した接続の有無
により構成しても良い。又、前記ソースと前記プレート
ラインとの電気的接続の有無は、前記パスのコンタクト
ホールを介した接続の有無により構成しても良い。更
に、前記ソースと前記プレートラインとの電気的接続の
有無は、前記パスを形成する導伝体層の有無により構成
しても良い。これらの場合、簡単な工程で半導体装置を
ソフトデバッグ用としても量産用としても使用できる。
【０００９】前記パスを形成する導伝体層の少なくとも
一部は、基板に対して前記強誘電体キャパシタの上部又
は下部に設けられている構成としても良い。この場合、
配線工程等を利用して、特殊な工程を設けることなく、
簡単に前記パスを形成することができる。半導体装置
は、前記ＭＯＳトランジスタ及び前記強誘電体キャパシ
タからなるメモリ素子が複数設けられておりメモリ素子
群を構成し、該メモリ素子群をプログラマブル領域とし
て用いるＣＰＵを更に備えた構成としても良い。この場
合、前記ＣＰＵは、前記プログラマブル領域のプログラ
ミングに応じて、ソフトデバッグ用又は量産用のワンチ
ップマイクロコンピュータを構成できる。
一部は、基板に対して前記強誘電体キャパシタの上部又
は下部に設けられている構成としても良い。この場合、
配線工程等を利用して、特殊な工程を設けることなく、
簡単に前記パスを形成することができる。半導体装置
は、前記ＭＯＳトランジスタ及び前記強誘電体キャパシ
タからなるメモリ素子が複数設けられておりメモリ素子
群を構成し、該メモリ素子群をプログラマブル領域とし
て用いるＣＰＵを更に備えた構成としても良い。この場
合、前記ＣＰＵは、前記プログラマブル領域のプログラ
ミングに応じて、ソフトデバッグ用又は量産用のワンチ
ップマイクロコンピュータを構成できる。
【００１０】上記の課題は、強誘電体メモリ及びＣＰＵ
を備えた半導体装置の製造方法であって、ウエハプロセ
ス工程で用いるレチクル又はマスクの変更により、前記
強誘電体メモリをプログラマブル領域として用いるソフ
トデバッグ用又は量産用の半導体装置を製造する半導体
装置の製造方法によっても達成できる。本発明によれ
ば、ソフトデバッグ用又は量産用の半導体装置の開発及
び製造にかかる時間及びコストを大幅に減少させること
ができる。
を備えた半導体装置の製造方法であって、ウエハプロセ
ス工程で用いるレチクル又はマスクの変更により、前記
強誘電体メモリをプログラマブル領域として用いるソフ
トデバッグ用又は量産用の半導体装置を製造する半導体
装置の製造方法によっても達成できる。本発明によれ
ば、ソフトデバッグ用又は量産用の半導体装置の開発及
び製造にかかる時間及びコストを大幅に減少させること
ができる。
【００１１】前記ウエハプロセス工程中、バルク工程は
共通に行われ、配線工程においてレチクル又はマスクの
変更を行っても良い。又、前記レチクル又はマスクの変
更により、コンタクトホールを介した電気的接続の有
無、導伝体層の形成の有無、導伝体層の切断の有無のう
ち少なくとも１つを制御しても良い。これらの場合、簡
単な工程で、ソフトデバッグ用又は量産用の半導体装置
を選択的に製造することができる。
共通に行われ、配線工程においてレチクル又はマスクの
変更を行っても良い。又、前記レチクル又はマスクの変
更により、コンタクトホールを介した電気的接続の有
無、導伝体層の形成の有無、導伝体層の切断の有無のう
ち少なくとも１つを制御しても良い。これらの場合、簡
単な工程で、ソフトデバッグ用又は量産用の半導体装置
を選択的に製造することができる。
【００１２】前記量産用の半導体装置を製造する場合に
は、前記ウエハプロセス工程のうち強誘電体メモリの形
成のみに必要な工程を省略しても良い。この場合、量産
用の半導体装置の製造工程が更に簡単になり、その分コ
ストの低減も可能である。このように、本発明になる半
導体装置及びその製造方法によれば、安価なソフトデバ
ッグ用のチップを実現すると共に、量産用のチップの開
発及び製品化のためのコスト及び時間を低減可能とな
る。
は、前記ウエハプロセス工程のうち強誘電体メモリの形
成のみに必要な工程を省略しても良い。この場合、量産
用の半導体装置の製造工程が更に簡単になり、その分コ
ストの低減も可能である。このように、本発明になる半
導体装置及びその製造方法によれば、安価なソフトデバ
ッグ用のチップを実現すると共に、量産用のチップの開
発及び製品化のためのコスト及び時間を低減可能とな
る。
【００１３】
【発明の実施の形態】先ず、本発明の原理を図１〜図４
と共に説明する。図１は、強誘電体メモリをソフトデバ
ッグ用チップのプログラマブル領域として使用する場合
の１つのメモリ素子を示す回路図である。同図中、強誘
電体メモリのメモリ素子１は、ビットラインＢＬ及びワ
ードラインＷＬに接続されたＭＯＳトランジスタ２と、
プレートラインＰＬに接続された強誘電体キャパシタ３
とからなる。ＭＯＳトランジスタ２のドレインはビット
ラインＢＬに接続され、ゲートはワードラインＷＬに接
続されている。ＭＯＳトランジスタ２のソースは、強誘
電体キャパシタ３を介してプレートラインＰＬに接続さ
れている。
と共に説明する。図１は、強誘電体メモリをソフトデバ
ッグ用チップのプログラマブル領域として使用する場合
の１つのメモリ素子を示す回路図である。同図中、強誘
電体メモリのメモリ素子１は、ビットラインＢＬ及びワ
ードラインＷＬに接続されたＭＯＳトランジスタ２と、
プレートラインＰＬに接続された強誘電体キャパシタ３
とからなる。ＭＯＳトランジスタ２のドレインはビット
ラインＢＬに接続され、ゲートはワードラインＷＬに接
続されている。ＭＯＳトランジスタ２のソースは、強誘
電体キャパシタ３を介してプレートラインＰＬに接続さ
れている。
【００１４】このメモリ素子１の構成自体は周知であ
る。又、このメモリ素子１に対するデータの書き込み及
び読み出しは、周知の方法で行える。図２は、図１に示
すメモリ素子１の動作タイミングを示すタイムチャート
であり、ワードラインＷＬ、プレートラインＰＬ及びビ
ットラインＢＬの信号レベルを示す。同図中、Ｒは読み
出し期間、ＲＷは再書き込み期間を示す。又、ビットラ
インＢＬの”１”は論理レベル「１」を読み出した場合
の信号レベル、”０”はビットラインＢＬの”０”は論
理レベル「０」を読み出した場合の信号レベルを示す。
る。又、このメモリ素子１に対するデータの書き込み及
び読み出しは、周知の方法で行える。図２は、図１に示
すメモリ素子１の動作タイミングを示すタイムチャート
であり、ワードラインＷＬ、プレートラインＰＬ及びビ
ットラインＢＬの信号レベルを示す。同図中、Ｒは読み
出し期間、ＲＷは再書き込み期間を示す。又、ビットラ
インＢＬの”１”は論理レベル「１」を読み出した場合
の信号レベル、”０”はビットラインＢＬの”０”は論
理レベル「０」を読み出した場合の信号レベルを示す。
【００１５】図３は、強誘電体メモリを量産用チップの
プログラマブル領域、即ち、ＲＯＭ領域として使用する
場合の１つのメモリ素子を示す回路図である。同図中、
図１と同一部分には同一符号を付し、その説明は省略す
る。図３からも明らかな如く、メモリ素子１の構成は図
１の場合と同じである。図３に示すメモリ素子１を、量
産用チップのＲＯＭとしてプログラムする場合、データ
の書き込みは次のように行われる。先ず、論理値が
「０」のデータを書き込む場合には、ＭＯＳトランジス
タ２のドレインとビットラインＢＬとを接続するパス５
を、同図中「×」印で示すように切断する。他方、論理
値が「１」のデータを書き込む場合には、強誘電体キャ
パシタ３を短絡するパス６を形成する。データの読み出
しは、図１及び図２と共に説明した場合と同様に、周知
の方法で行われる。
プログラマブル領域、即ち、ＲＯＭ領域として使用する
場合の１つのメモリ素子を示す回路図である。同図中、
図１と同一部分には同一符号を付し、その説明は省略す
る。図３からも明らかな如く、メモリ素子１の構成は図
１の場合と同じである。図３に示すメモリ素子１を、量
産用チップのＲＯＭとしてプログラムする場合、データ
の書き込みは次のように行われる。先ず、論理値が
「０」のデータを書き込む場合には、ＭＯＳトランジス
タ２のドレインとビットラインＢＬとを接続するパス５
を、同図中「×」印で示すように切断する。他方、論理
値が「１」のデータを書き込む場合には、強誘電体キャ
パシタ３を短絡するパス６を形成する。データの読み出
しは、図１及び図２と共に説明した場合と同様に、周知
の方法で行われる。
【００１６】図４は、図３に示すメモリ素子１の動作タ
イミングを示すタイムチャートであり、ワードラインＷ
Ｌ、プレートラインＰＬ及びビットラインＢＬの信号レ
ベルを示す。同図中、Ｒは読み出し期間、ＲＷは再書き
込み期間を示す。又、ビットラインＢＬの”１”は論理
レベル「１」を読み出した場合の信号レベル、”０”は
ビットラインＢＬの”０”は論理レベル「０」を読み出
した場合の信号レベルを示す。
イミングを示すタイムチャートであり、ワードラインＷ
Ｌ、プレートラインＰＬ及びビットラインＢＬの信号レ
ベルを示す。同図中、Ｒは読み出し期間、ＲＷは再書き
込み期間を示す。又、ビットラインＢＬの”１”は論理
レベル「１」を読み出した場合の信号レベル、”０”は
ビットラインＢＬの”０”は論理レベル「０」を読み出
した場合の信号レベルを示す。
【００１７】このように、本発明では、同じメモリ素子
１を用いてソフトデバッグ用のプログラマブル領域と、
量産用チップのプログラマブル領域とを実現できる。こ
のため、安価なソフトデバッグ用のチップを実現すると
共に、量産用のチップの開発及び製品化のためのコスト
及び時間を低減可能となる。
１を用いてソフトデバッグ用のプログラマブル領域と、
量産用チップのプログラマブル領域とを実現できる。こ
のため、安価なソフトデバッグ用のチップを実現すると
共に、量産用のチップの開発及び製品化のためのコスト
及び時間を低減可能となる。
【００１８】
【実施例】図５は、本発明になる半導体装置の第１実施
例の概略構成を示す平面図である。本実施例では、本発
明がワンチップマイクロコンピュータに適用されてい
る。図５に示すように、ワンチップマイクロコンピュー
タ１０は、大略基板１２上に設けられたＣＰＵ１３、Ｒ
ＡＭ１４、ＲＯＭ１５、強誘電体メモリ（ＦＲＡＭ）１
６、アナログ／ディジタル（Ａ／Ｄ）変換器１７、シリ
アル入出力（Ｉ／Ｏ）部１８、タイマ１９及びＩ／Ｏ領
域２０からなる。尚、説明の便宜上、ＲＡＭ１４、ＲＯ
Ｍ１５及びＦＲＡＭ１６のデコーダや、各部を接続する
配線の全ては、本発明の要旨と直接関係がないため、こ
れらの図示は省略する。
例の概略構成を示す平面図である。本実施例では、本発
明がワンチップマイクロコンピュータに適用されてい
る。図５に示すように、ワンチップマイクロコンピュー
タ１０は、大略基板１２上に設けられたＣＰＵ１３、Ｒ
ＡＭ１４、ＲＯＭ１５、強誘電体メモリ（ＦＲＡＭ）１
６、アナログ／ディジタル（Ａ／Ｄ）変換器１７、シリ
アル入出力（Ｉ／Ｏ）部１８、タイマ１９及びＩ／Ｏ領
域２０からなる。尚、説明の便宜上、ＲＡＭ１４、ＲＯ
Ｍ１５及びＦＲＡＭ１６のデコーダや、各部を接続する
配線の全ては、本発明の要旨と直接関係がないため、こ
れらの図示は省略する。
【００１９】図５に示すワンチップマイクロコンピュー
タ１１の基本構成は、ＦＲＡＭ１６を除き周知である。
以下に説明する如く、本実施例では、ＦＲＡＭ１６の構
成に特徴があり、ワンチップマイクロコンピュータの基
本構成は、勿論図５に示す構成に限定されるものではな
い。ＦＲＡＭ１６は、ワンチップマイクロコンピュータ
１１のプログラマブル領域を構成する。ワンチップマイ
クロコンピュータ１１がソフトデバッグ用チップとして
使用する場合には、ＦＲＡＭ１６に対するデータの書き
込み及び読み出しは、図１及び図２と共に説明した如
く、周知の方法で行われる。他方、ワンチップマイクロ
コンピュータ１１を量産用チップとして使用する場合に
は、ＦＲＡＭ１６に対するデータの書き込みは、図３及
び図４と共に説明した如く、メモリ素子を構成するＭＯ
Ｓトランジスタへのパスの切断又はメモリ素子を構成す
る強誘電体キャパシタを短絡するパスの形成により行わ
れ、データの読み出しは周知の方法で行われる。
タ１１の基本構成は、ＦＲＡＭ１６を除き周知である。
以下に説明する如く、本実施例では、ＦＲＡＭ１６の構
成に特徴があり、ワンチップマイクロコンピュータの基
本構成は、勿論図５に示す構成に限定されるものではな
い。ＦＲＡＭ１６は、ワンチップマイクロコンピュータ
１１のプログラマブル領域を構成する。ワンチップマイ
クロコンピュータ１１がソフトデバッグ用チップとして
使用する場合には、ＦＲＡＭ１６に対するデータの書き
込み及び読み出しは、図１及び図２と共に説明した如
く、周知の方法で行われる。他方、ワンチップマイクロ
コンピュータ１１を量産用チップとして使用する場合に
は、ＦＲＡＭ１６に対するデータの書き込みは、図３及
び図４と共に説明した如く、メモリ素子を構成するＭＯ
Ｓトランジスタへのパスの切断又はメモリ素子を構成す
る強誘電体キャパシタを短絡するパスの形成により行わ
れ、データの読み出しは周知の方法で行われる。
【００２０】図６は、ＦＲＡＭ１６内の１つのメモリ素
子の構成を説明する図である。同図中、（ａ）はメモリ
素子の回路図、（ｂ）はメモリ素子の断面図を（ａ）に
対応させて示す。同図中、図１及び図２と同一部分には
同一符号を付し、その説明は省略する。図６（ｂ）に示
すように、基板１２には素子分離領域３１及びＭＯＳト
ランジスタ２のソース及びドレインを構成する拡散層３
２が形成されている。この基板１２上に、ＭＯＳトラン
ジスタ２のゲートを構成するポリシリコンゲート３３、
ポリシリコン配線３４、強誘電体キャパシタ３を構成す
る下部電極と強誘電体膜３７と上部電極３８、金属配線
４１〜４３、コンタクト５１〜５５等が設けられてい
る。図６（ｂ）では、図面を分かりやすくするために、
各層間に設けられた酸化膜又は絶縁膜は、便宜上各層間
の空間として図示されている。尚、各層の形成方法は、
特に限定されず、又、金属配線やポリシリコン配線は、
導伝体材料であれば、特に限定されない。
子の構成を説明する図である。同図中、（ａ）はメモリ
素子の回路図、（ｂ）はメモリ素子の断面図を（ａ）に
対応させて示す。同図中、図１及び図２と同一部分には
同一符号を付し、その説明は省略する。図６（ｂ）に示
すように、基板１２には素子分離領域３１及びＭＯＳト
ランジスタ２のソース及びドレインを構成する拡散層３
２が形成されている。この基板１２上に、ＭＯＳトラン
ジスタ２のゲートを構成するポリシリコンゲート３３、
ポリシリコン配線３４、強誘電体キャパシタ３を構成す
る下部電極と強誘電体膜３７と上部電極３８、金属配線
４１〜４３、コンタクト５１〜５５等が設けられてい
る。図６（ｂ）では、図面を分かりやすくするために、
各層間に設けられた酸化膜又は絶縁膜は、便宜上各層間
の空間として図示されている。尚、各層の形成方法は、
特に限定されず、又、金属配線やポリシリコン配線は、
導伝体材料であれば、特に限定されない。
【００２１】ワンチップマイクロコンピュータ１１を量
産用チップとして使用する場合には、次のような接続又
は切断が行われる。本実施例では、金属配線４１がビッ
トラインＢＬを構成しており、６１で示す箇所にコンタ
クトホールを形成して金属配線４１と拡散層３２とをこ
のコンタクトホールを介して接続すれば、図６（ａ）に
示すパス５が形成され、ＭＯＳトランジスタ２のドレイ
ンがビットラインＢＬに接続される。他方、６１で示す
箇所にコンタクトホールを形成しないか、或いは、形成
しても金属配線４１と拡散層３２とをこのコンタクトホ
ールを介して接続しなれば、パス５は形成されず、ＭＯ
Ｓトランジスタ２のドレインはビットラインＢＬから切
断される。
産用チップとして使用する場合には、次のような接続又
は切断が行われる。本実施例では、金属配線４１がビッ
トラインＢＬを構成しており、６１で示す箇所にコンタ
クトホールを形成して金属配線４１と拡散層３２とをこ
のコンタクトホールを介して接続すれば、図６（ａ）に
示すパス５が形成され、ＭＯＳトランジスタ２のドレイ
ンがビットラインＢＬに接続される。他方、６１で示す
箇所にコンタクトホールを形成しないか、或いは、形成
しても金属配線４１と拡散層３２とをこのコンタクトホ
ールを介して接続しなれば、パス５は形成されず、ＭＯ
Ｓトランジスタ２のドレインはビットラインＢＬから切
断される。
【００２２】金属配線４３がプレートラインＰＬを構成
している。ポリシリコン配線３４は、図６（ａ）に示す
パス６を形成するために設けられており、６２で示す箇
所にコンタクトホールを形成して金属配線４３とポリシ
リコン配線３４とをこのコンタクトホールを介して接続
すれば、パス６が形成され、強誘電体キャパシタ３が短
絡される。他方、６２で示す箇所にコンタクトホールを
形成しないか、或いは、形成しても金属配線４３とポリ
シリコン配線３４とをこのコンタクトホールを介して接
続しなれば、パス６は形成されず、強誘電体キャパシタ
３は短絡されない。
している。ポリシリコン配線３４は、図６（ａ）に示す
パス６を形成するために設けられており、６２で示す箇
所にコンタクトホールを形成して金属配線４３とポリシ
リコン配線３４とをこのコンタクトホールを介して接続
すれば、パス６が形成され、強誘電体キャパシタ３が短
絡される。他方、６２で示す箇所にコンタクトホールを
形成しないか、或いは、形成しても金属配線４３とポリ
シリコン配線３４とをこのコンタクトホールを介して接
続しなれば、パス６は形成されず、強誘電体キャパシタ
３は短絡されない。
【００２３】配線やコンタクトホールを形成する工程
は、元々半導体装置の製造工程に存在するので、本実施
例では、特別な工程を設けることなく、メモリ素子１を
ソフトデバッグ用チップのプログラマブル領域用の素子
として形成することも、量産用チップのプログラマブル
領域（ＲＯＭ）の素子として形成することもできる。
又、基本的な製造工程は、ソフトデバッグ用チップのプ
ログラマブル領域用の素子を形成する場合も、量産用チ
ップのプログラマブル領域（ＲＯＭ）を形成する場合
も、共通のものを使用できる。
は、元々半導体装置の製造工程に存在するので、本実施
例では、特別な工程を設けることなく、メモリ素子１を
ソフトデバッグ用チップのプログラマブル領域用の素子
として形成することも、量産用チップのプログラマブル
領域（ＲＯＭ）の素子として形成することもできる。
又、基本的な製造工程は、ソフトデバッグ用チップのプ
ログラマブル領域用の素子を形成する場合も、量産用チ
ップのプログラマブル領域（ＲＯＭ）を形成する場合
も、共通のものを使用できる。
【００２４】次に、本発明になる半導体装置の第２実施
例を説明する。半導体装置の第２実施例の概略構成は、
図５に示す第１実施例の概略構成と同じである。図７
は、第２実施例におけるＦＲＡＭ１６内の１つのメモリ
素子の断面図である。図７中、図６（ｂ）と同一部分に
は同一符号を付し、その説明は省略する。本実施例で
は、図７に示すように、強誘電体キャパシタ３の下部電
力３６の下側に設けられたポリシリコン配線３４の代わ
りに、強誘電体キャパシタ３の上部電極３８の上側に金
属配線７１が設けられる。金属配線７１は、コンタクト
７２を介して拡散層３２と接続されている。コンタクト
７３を設けて金属配線７１を金属配線４３と接続すれ
ば、パス６が形成され、強誘電体キャパシタ３が短絡さ
れる。他方、７３で示す箇所にコンタクトを形成しない
か、或いは、形成しても金属配線７１の一部を７５で示
すようにパターニング等により除去して切断すれば、パ
ス６は形成されず、強誘電体キャパシタ３は短絡されな
い。尚、パス５についても、拡散層３２と接続する金属
配線４１の一部を同様に除去して切断することで、パス
５が形成されないようにすることもできる。
例を説明する。半導体装置の第２実施例の概略構成は、
図５に示す第１実施例の概略構成と同じである。図７
は、第２実施例におけるＦＲＡＭ１６内の１つのメモリ
素子の断面図である。図７中、図６（ｂ）と同一部分に
は同一符号を付し、その説明は省略する。本実施例で
は、図７に示すように、強誘電体キャパシタ３の下部電
力３６の下側に設けられたポリシリコン配線３４の代わ
りに、強誘電体キャパシタ３の上部電極３８の上側に金
属配線７１が設けられる。金属配線７１は、コンタクト
７２を介して拡散層３２と接続されている。コンタクト
７３を設けて金属配線７１を金属配線４３と接続すれ
ば、パス６が形成され、強誘電体キャパシタ３が短絡さ
れる。他方、７３で示す箇所にコンタクトを形成しない
か、或いは、形成しても金属配線７１の一部を７５で示
すようにパターニング等により除去して切断すれば、パ
ス６は形成されず、強誘電体キャパシタ３は短絡されな
い。尚、パス５についても、拡散層３２と接続する金属
配線４１の一部を同様に除去して切断することで、パス
５が形成されないようにすることもできる。
【００２５】次に、本発明になる半導体装置の製造方法
の第１実施例を、図８と共に説明する。図８は、半導体
装置の製造方法の第１実施例を説明するフローチャート
であり、ウエハプロセス工程を示す。図８において、ス
テップＳ１は、バルク工程を行い、トランジスタ、抵抗
やキャパシタ等の素子を形成する。ステップＳ２は、配
線工程を行い、素子同士を接続する配線を形成する。ス
テップＳ２の後、試験等の周知の工程が行われる。
の第１実施例を、図８と共に説明する。図８は、半導体
装置の製造方法の第１実施例を説明するフローチャート
であり、ウエハプロセス工程を示す。図８において、ス
テップＳ１は、バルク工程を行い、トランジスタ、抵抗
やキャパシタ等の素子を形成する。ステップＳ２は、配
線工程を行い、素子同士を接続する配線を形成する。ス
テップＳ２の後、試験等の周知の工程が行われる。
【００２６】本実施例では、図８に示すウエハプロセス
工程で用いるレチクル又はマスクの変更により、上記メ
モリ素子１等からなる強誘電体メモリをプログラマブル
領域として用いるソフトデバッグ用又は量産用の半導体
装置を製造する。又、図８に示すウエハプロセス工程
中、ステップＳ１のバルク工程は共通に行われ、ステッ
プＳ２の配線工程においてレチクル又はマスクの変更を
行うようにしても良い。
工程で用いるレチクル又はマスクの変更により、上記メ
モリ素子１等からなる強誘電体メモリをプログラマブル
領域として用いるソフトデバッグ用又は量産用の半導体
装置を製造する。又、図８に示すウエハプロセス工程
中、ステップＳ１のバルク工程は共通に行われ、ステッ
プＳ２の配線工程においてレチクル又はマスクの変更を
行うようにしても良い。
【００２７】更に、レチクル又はマスクの変更により、
コンタクトホールを介した電気的接続の有無、配線等の
導伝体層の形成の有無、配線等の導伝体層の切断の有無
のうち少なくとも１つを制御することもできる。このよ
うにして、本実施例によれば、製造工程の大部分を共通
として、ソフトデバッグ用の半導体装置と量産用の半導
体装置とを簡単に作り分けることができるので、安価な
ソフトデバッグ用の半導体装置を実現すると共に、量産
用の半導体装置の開発及び製品化のためのコスト及び時
間を低減可能となる。
コンタクトホールを介した電気的接続の有無、配線等の
導伝体層の形成の有無、配線等の導伝体層の切断の有無
のうち少なくとも１つを制御することもできる。このよ
うにして、本実施例によれば、製造工程の大部分を共通
として、ソフトデバッグ用の半導体装置と量産用の半導
体装置とを簡単に作り分けることができるので、安価な
ソフトデバッグ用の半導体装置を実現すると共に、量産
用の半導体装置の開発及び製品化のためのコスト及び時
間を低減可能となる。
【００２８】次に、本発明になる半導体装置の製造方法
の第２実施例を説明する。半導体装置の製造方法の第２
実施例は、次の点を除き、上記半導体装置の製造方法の
第１実施例と基本的には同じである。半導体装置の製造
方法の第２実施例では、量産用の半導体装置を製造する
場合には、図８に示すウエハプロセス工程のうち、強誘
電体メモリの形成のみに必要な工程を省略する。つま
り、強誘電体メモリの全ての領域をＲＯＭ領域とする場
合には、強誘電体キャパシタ３の下部電極３６、強誘電
体膜３７及び上部電極３８等の、強誘電体キャパシタ３
の形成にのみ必要な工程を省略することができる。この
ため、製造工程が更に簡単となる。
の第２実施例を説明する。半導体装置の製造方法の第２
実施例は、次の点を除き、上記半導体装置の製造方法の
第１実施例と基本的には同じである。半導体装置の製造
方法の第２実施例では、量産用の半導体装置を製造する
場合には、図８に示すウエハプロセス工程のうち、強誘
電体メモリの形成のみに必要な工程を省略する。つま
り、強誘電体メモリの全ての領域をＲＯＭ領域とする場
合には、強誘電体キャパシタ３の下部電極３６、強誘電
体膜３７及び上部電極３８等の、強誘電体キャパシタ３
の形成にのみ必要な工程を省略することができる。この
ため、製造工程が更に簡単となる。
【００２９】以上、本発明を実施例により説明したが、
本発明は上記実施例に限定されるものではなく、本発明
の範囲内で種々の改良及び変形が可能であることは、言
うまでもない。
本発明は上記実施例に限定されるものではなく、本発明
の範囲内で種々の改良及び変形が可能であることは、言
うまでもない。
【００３０】
【発明の効果】本発明によれば、安価なソフトデバッグ
用の半導体装置を実現することができると共に、量産用
の半導体装置の開発及び製品化のためのコスト及び時間
を低減可能な半導体装置及びその製造方法を実現するこ
とが可能となる。
用の半導体装置を実現することができると共に、量産用
の半導体装置の開発及び製品化のためのコスト及び時間
を低減可能な半導体装置及びその製造方法を実現するこ
とが可能となる。
【図１】強誘電体メモリをソフトデバッグ用チップのプ
ログラマブル領域として使用する場合の１つのメモリ素
子を示す回路図である。
ログラマブル領域として使用する場合の１つのメモリ素
子を示す回路図である。
【図２】図１に示すメモリ素子１の動作タイミングを示
すタイムチャートである。
すタイムチャートである。
【図３】強誘電体メモリを量産用チップのプログラマブ
ル領域として使用する場合の１つのメモリ素子を示す回
路図である。
ル領域として使用する場合の１つのメモリ素子を示す回
路図である。
【図４】図３に示すメモリ素子１の動作タイミングを示
すタイムチャートである。
すタイムチャートである。
【図５】本発明になる半導体装置の第１実施例の概略構
成を示す平面図である。
成を示す平面図である。
【図６】ＦＲＡＭ内の１つのメモリ素子の構成を説明す
る図である。
る図である。
【図７】本発明になる半導体装置の第２実施例における
ＦＲＡＭ内の１つのメモリ素子の断面図である。
ＦＲＡＭ内の１つのメモリ素子の断面図である。
【図８】半導体装置の製造方法の第１実施例を説明する
フローチャートである。
フローチャートである。
１ メモリ素子 ２ ＭＯＳトランジスタ ３ 強誘電体キャパシタ ５，６ パス １６ ＦＲＡＭ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 29/788 29/792 Ｆターム(参考） 5B015 KA13 PP02 PP05 5B062 AA10 BB02 BB08 CC01 DD10 GG10 JJ08 5F001 AA17 AD12 AG40 5F083 AD21 AD51 CR03 CR11 CR12 CR14 FR02 GA27 GA28 LA21 MA06 MA16 MA18 MA19 ZA12 ZA13 ZA14
Claims (12)
- 【請求項１】 ワードラインに電気的に接続されたゲー
トと、ビットラインに電気的に接続可能なドレインと、
ソースとを有するＭＯＳトランジスタと、 第１の電極が該ソースと電気的に接続され、第２の電極
がプレートラインに電気的に接続された強誘電体キャパ
シタと、 該ソースと該プレートラインとの間を電気的に接続可能
なパスとを備えた、半導体装置。 - 【請求項２】 第１の論理値を記憶する場合は、前記ド
レインは前記ビットラインと電気的に接続されると共
に、前記ソースは前記パスにより前記プレートラインと
電気的に接続され、第２の論理値を記憶する場合は、該
ドレインは該ビットラインと電気的に非接続とされる、
請求項１記載の半導体装置。 - 【請求項３】 前記ドレインと前記ビットラインとの電
気的接続の有無は、コンタクトホールを介した接続の有
無により構成する、請求項２記載の半導体装置。 - 【請求項４】 前記ソースと前記プレートラインとの電
気的接続の有無は、前記パスのコンタクトホールを介し
た接続の有無により構成する、請求項２又は３記載の半
導体装置。 - 【請求項５】 前記ソースと前記プレートラインとの電
気的接続の有無は、前記パスを形成する導伝体層の有無
により構成する、請求項２又は３記載の半導体装置。 - 【請求項６】 前記パスを形成する導伝体層の少なくと
も一部は、基板に対して前記強誘電体キャパシタの上部
又は下部に設けられている、請求項５記載の半導体装
置。 - 【請求項７】 前記ＭＯＳトランジスタ及び前記強誘電
体キャパシタからなるメモリ素子は複数設けられており
メモリ素子群を構成し、 該メモリ素子群をプログラマブル領域として用いるＣＰ
Ｕを更に備えた、請求項１〜６のいずれか１項記載の半
導体装置。 - 【請求項８】 前記ＣＰＵは、前記プログラマブル領域
のプログラミングに応じて、ソフトデバッグ用又は量産
用のワンチップマイクロコンピュータを構成する、請求
項７記載の半導体装置。 - 【請求項９】 強誘電体メモリ及びＣＰＵを備えた半導
体装置の製造方法であって、 ウエハプロセス工程で用いるレチクル又はマスクの変更
により、前記強誘電体メモリをプログラマブル領域とし
て用いるソフトデバッグ用又は量産用の半導体装置を製
造する、半導体装置の製造方法。 - 【請求項１０】 前記ウエハプロセス工程中、バルク工
程は共通に行われ、配線工程においてレチクル又はマス
クの変更を行う、請求項９記載の半導体装置の製造方
法。 - 【請求項１１】 前記レチクル又はマスクの変更によ
り、コンタクトホールを介した電気的接続の有無、導伝
体層の形成の有無、導伝体層の切断の有無のうち少なく
とも１つを制御する、請求項９又は１０記載の半導体装
置の製造方法。 - 【請求項１２】 前記量産用の半導体装置を製造する場
合には、前記ウエハプロセス工程のうち強誘電体メモリ
の形成のみに必要な工程を省略する、請求項９〜１１の
いずれか１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11072668A JP2000269445A (ja) | 1999-03-17 | 1999-03-17 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11072668A JP2000269445A (ja) | 1999-03-17 | 1999-03-17 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000269445A true JP2000269445A (ja) | 2000-09-29 |
Family
ID=13495985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11072668A Pending JP2000269445A (ja) | 1999-03-17 | 1999-03-17 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000269445A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019087551A (ja) * | 2017-11-01 | 2019-06-06 | ローム株式会社 | 不揮発性半導体記憶装置 |
-
1999
- 1999-03-17 JP JP11072668A patent/JP2000269445A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019087551A (ja) * | 2017-11-01 | 2019-06-06 | ローム株式会社 | 不揮発性半導体記憶装置 |
| JP7089858B2 (ja) | 2017-11-01 | 2022-06-23 | ローム株式会社 | 不揮発性半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101005056A (zh) | 在集成电路中使用的电极结构 | |
| EP1262996A4 (en) | SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE | |
| US5293336A (en) | Semiconductor memory device and method for manufacturing the same | |
| GB2326763A (en) | Semiconductor memory devices | |
| JP2000269445A (ja) | 半導体装置及びその製造方法 | |
| US6594172B2 (en) | Method of selectively forming local interconnects using design rules | |
| JPH10163346A (ja) | 半導体メモリのパワーライン配線構造 | |
| JPH03228377A (ja) | 半導体装置 | |
| KR100604808B1 (ko) | 불휘발성 반도체 메모리 소자 및 그 제조방법 | |
| JPH0691181B2 (ja) | 発振回路を有するワンチップマイクロコンピュータの製造方法 | |
| JP4077240B2 (ja) | プルアップ／プルダウン・オプション回路を含む半導体装置及びその製造方法 | |
| JP2699859B2 (ja) | 半導体装置の製造方法 | |
| JP4392482B2 (ja) | 半導体装置 | |
| JP2973752B2 (ja) | 半導体記憶回路装置 | |
| JP2951131B2 (ja) | 発振回路 | |
| JP2003023091A (ja) | バージョン管理回路およびその製造方法 | |
| JP2685372B2 (ja) | スタティックｒａｍセル | |
| KR0147776B1 (ko) | 씨모드 인버터의 결선방법 | |
| JPH0746703B2 (ja) | Ｒｏｍ半導体装置の製造方法 | |
| JPH0992736A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0345552B2 (ja) | ||
| JP2001004715A (ja) | 電子回路の動作調整制御装置及び半導体集積回路装置 | |
| JPH0563162A (ja) | 半導体記憶装置 | |
| JPH0722522A (ja) | 半導体記憶装置及びその製造方法 | |
| JPH0320903B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050811 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080512 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080520 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080930 |