JP2951131B2 - 発振回路 - Google Patents
発振回路Info
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- JP2951131B2 JP2951131B2 JP4295852A JP29585292A JP2951131B2 JP 2951131 B2 JP2951131 B2 JP 2951131B2 JP 4295852 A JP4295852 A JP 4295852A JP 29585292 A JP29585292 A JP 29585292A JP 2951131 B2 JP2951131 B2 JP 2951131B2
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- Japan
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- terminal
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- Oscillators With Electromechanical Resonators (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、水晶又はセラミック等
の固体振動子又は、抵抗およびコンデンサから成るＣＲ
素子を発振素子として用いることができるＩＣ化発振回
路に関し、特にマイクロコンピュータに用いて好適な発
振回路に関する。
の固体振動子又は、抵抗およびコンデンサから成るＣＲ
素子を発振素子として用いることができるＩＣ化発振回
路に関し、特にマイクロコンピュータに用いて好適な発
振回路に関する。
【０００２】
【従来の技術】発振素子を外部に接続することによって
発振回路を構成するＩＣ化発振回路が知られている。前
記ＩＣ化発振回路は、固体振動子又はＣＲ素子を発振素
子として使用することができる。例えば、固体振動子を
用いる場合は、図３に示す如く第１ＭＯＳトランジスタ
（７）をＯＮ、第２ＭＯＳトランジスタ（８）をＯＦＦ
に設定し、第１及び第２外部接続端子（１）及び（２）
の間に抵抗（３）及び固体振動子（４）を並列接続す
る。これによって、ＩＣチップ（５）内のインバータ
（６）の入出力端間に抵抗（３）及び固体振動子（４）
が並列接続され、発振回路が構成できる。
発振回路を構成するＩＣ化発振回路が知られている。前
記ＩＣ化発振回路は、固体振動子又はＣＲ素子を発振素
子として使用することができる。例えば、固体振動子を
用いる場合は、図３に示す如く第１ＭＯＳトランジスタ
（７）をＯＮ、第２ＭＯＳトランジスタ（８）をＯＦＦ
に設定し、第１及び第２外部接続端子（１）及び（２）
の間に抵抗（３）及び固体振動子（４）を並列接続す
る。これによって、ＩＣチップ（５）内のインバータ
（６）の入出力端間に抵抗（３）及び固体振動子（４）
が並列接続され、発振回路が構成できる。
【０００３】一方、ＣＲ振動子を用いる場合は、図４に
示す如く、第１ＭＯＳトランジスタ（７）をＯＦＦ、第
２ＭＯＳトランジスタ（８）をＯＮに設定し、第１外部
接続端子（１）にコンデンサ（９）を接続する。これに
よってインバータ（６）の入出力端間に抵抗（１０）が
接続されるとともに、インバータ（６）の入出力端とア
ースとの間にコンデンサ（９）が接続され、発振回路が
構成できる。
示す如く、第１ＭＯＳトランジスタ（７）をＯＦＦ、第
２ＭＯＳトランジスタ（８）をＯＮに設定し、第１外部
接続端子（１）にコンデンサ（９）を接続する。これに
よってインバータ（６）の入出力端間に抵抗（１０）が
接続されるとともに、インバータ（６）の入出力端とア
ースとの間にコンデンサ（９）が接続され、発振回路が
構成できる。
【０００４】しかして、発振素子として何を使用するか
はセット設計サイドの問題である為、ＩＣ製造サイドは
マスク変更により、第１ＭＯＳトランジスタ（７）をＯ
Ｎ、第２ＭＯＳトランジスタ（８）をＯＦＦとするＩＣ
と、第１ＭＯＳトランジスタ（７）をＯＦＦ、第２ＭＯ
Ｓトランジスタ（８）をＯＮとするＩＣの２種類のＩＣ
を用意しなければならなかった。
はセット設計サイドの問題である為、ＩＣ製造サイドは
マスク変更により、第１ＭＯＳトランジスタ（７）をＯ
Ｎ、第２ＭＯＳトランジスタ（８）をＯＦＦとするＩＣ
と、第１ＭＯＳトランジスタ（７）をＯＦＦ、第２ＭＯ
Ｓトランジスタ（８）をＯＮとするＩＣの２種類のＩＣ
を用意しなければならなかった。
【０００５】
【発明が解決しようとする課題】ユーザーの希望等によ
り、ＩＣの発振回路の変更のみ必要となった場合、従来
の方法では製造工程中に前記２つのＭＯＳトランジスタ
（７）及び（８）のＯＮ、ＯＦＦを切り換えることによ
り発振回路の変更に対応してきた。しかし上記方法では
発振回路のみの変更が製造工程からの変更になる為、時
間及びコストが増大し、又新たな機種を起こすことにも
なり、結果的にはＩＣ自体のコストも増大してしまうと
いう問題点があった。
り、ＩＣの発振回路の変更のみ必要となった場合、従来
の方法では製造工程中に前記２つのＭＯＳトランジスタ
（７）及び（８）のＯＮ、ＯＦＦを切り換えることによ
り発振回路の変更に対応してきた。しかし上記方法では
発振回路のみの変更が製造工程からの変更になる為、時
間及びコストが増大し、又新たな機種を起こすことにも
なり、結果的にはＩＣ自体のコストも増大してしまうと
いう問題点があった。
【０００６】
【課題を解決するための手段】本発明は上記問題点に鑑
み成されたもので、第１及び第２外部接続端子を有し、
入力端が前記第１外部接続端子に接続されたインバータ
と、前記インバータの出力端と前記第２外部接続端子と
の間に接続された第１ゲートと、前記インバータの入出
力端間に直列接続された抵抗及び第２ゲートと、前記第
１及び第２ゲートを相補的に開閉制御するための制御信
号を記憶するメモリとを備えたことを特徴とする。
み成されたもので、第１及び第２外部接続端子を有し、
入力端が前記第１外部接続端子に接続されたインバータ
と、前記インバータの出力端と前記第２外部接続端子と
の間に接続された第１ゲートと、前記インバータの入出
力端間に直列接続された抵抗及び第２ゲートと、前記第
１及び第２ゲートを相補的に開閉制御するための制御信
号を記憶するメモリとを備えたことを特徴とする。
【０００７】
【作用】本発明によれば、第１ゲートがＯＮ、第２ゲー
トがＯＦＦとなる制御信号をメモリに記憶させ、該信号
を第１及び第２ゲートに印加することにより第１及び第
２外部接続端子間に固体振動子及び抵抗を並列接続させ
て発振回路を形成する。又上記とは逆に、前記第１ゲー
トがＯＦＦ、前記第２ゲートがＯＮさせる制御信号を前
記メモリに記憶させ、該信号を第１及び第２ゲートに印
加することにより前記第１外部接続端子とアース間にコ
ンデンサを接続させて、ＣＲ発振回路を形成する。
トがＯＦＦとなる制御信号をメモリに記憶させ、該信号
を第１及び第２ゲートに印加することにより第１及び第
２外部接続端子間に固体振動子及び抵抗を並列接続させ
て発振回路を形成する。又上記とは逆に、前記第１ゲー
トがＯＦＦ、前記第２ゲートがＯＮさせる制御信号を前
記メモリに記憶させ、該信号を第１及び第２ゲートに印
加することにより前記第１外部接続端子とアース間にコ
ンデンサを接続させて、ＣＲ発振回路を形成する。
【０００８】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１および図２は本発明の一実施例を示す回
路図であり、図１は水晶又はセラミック等固体振動子を
用いた時の発振回路、図２は抵抗及びコンデンサを用い
た時のＣＲ発振回路を示す。図１及び図２において、
（１１）は第１外部接続端子、（１２）は第２外部接続
端子、（１３）は固有の発振周波数を有する固体振動子
で、前記第１及び第２外部接続端子（１１）及び（１
２）間に接続される。（１４）は前記固体振動子（１
３）に並列に接続された抵抗、（１５）は前記第１及び
第２外部接続端子（１１）及び（１２）とアース間に接
続されたコンデンサ、（１６）は入力端が前記第１外部
接続端子（１１）に接続された第１インバータ、（１
７）は前記第１インバータ（１６）の出力端と前記第２
外部接続端子（１２）間に接続された第１ゲート、（１
８）及び（１９）は、前記第１インバータ（１６）の入
出力端間に直列接続された第２ゲート及び抵抗である。
（２０）は、前記第１及び第２ゲート（１７）及び（１
８）を相補的に制御する為の制御データが特定アドレス
に記憶されたメモリでこの実施例では、ＥＰＲＯＭとす
る。（２１）は前記ＥＰＲＯＭ（２０）に外部から記憶
する制御データを書き込む為のデータ書き込み回路、
（２２）は前記ＥＰＲＯＭ（２０）から読み出された制
御データを保持し、端子Ｑから該制御データを出力する
ラッチ回路、（２３）は前記ラッチ回路（２２）と前記
第１及び第２ゲート（１７）及び（１８）間に接続され
た第２インバータである。又、第２ゲート（１７）及び
（１８）はトランスミッションゲートとなっており、共
に一方の制御端子は、直接前記ラッチ回路（２２）のＱ
端子に接続され、他方の制御端子は前記第２インバータ
（２３）を介して前記ラッチ回路（２２）のＱ端子に接
続されている。前記ＥＰＲＯＭ（２０）に記憶された制
御データが「０」の時、前記第１ゲート（１７）はＯ
Ｎ、前記第２ゲート（１８）はＯＦＦとなり、前記ＥＰ
ＲＯＭ（２０）に記憶された制御データが「１」の時、
前記第１ゲート（１７）はＯＦＦ、前記第２ゲート（１
８）はＯＮとなる様に構成されている。（２４）は一方
の入力端が前記ラッチ回路（２２）に接続され、他方の
入力端が前記第２外部接続端子（１２）に接続されたＮ
ＡＮＤゲートである。（２５）はＩＣチップ内部を表す
破線であり、この実施例のＩＣチップとはマイクロコン
ピュータを示すものとする。又、（２６）はＣＲ発振回
路を形成した時の前記第１外部接続端子（１１）と接地
間に接続されたコンデンサである。
説明する。図１および図２は本発明の一実施例を示す回
路図であり、図１は水晶又はセラミック等固体振動子を
用いた時の発振回路、図２は抵抗及びコンデンサを用い
た時のＣＲ発振回路を示す。図１及び図２において、
（１１）は第１外部接続端子、（１２）は第２外部接続
端子、（１３）は固有の発振周波数を有する固体振動子
で、前記第１及び第２外部接続端子（１１）及び（１
２）間に接続される。（１４）は前記固体振動子（１
３）に並列に接続された抵抗、（１５）は前記第１及び
第２外部接続端子（１１）及び（１２）とアース間に接
続されたコンデンサ、（１６）は入力端が前記第１外部
接続端子（１１）に接続された第１インバータ、（１
７）は前記第１インバータ（１６）の出力端と前記第２
外部接続端子（１２）間に接続された第１ゲート、（１
８）及び（１９）は、前記第１インバータ（１６）の入
出力端間に直列接続された第２ゲート及び抵抗である。
（２０）は、前記第１及び第２ゲート（１７）及び（１
８）を相補的に制御する為の制御データが特定アドレス
に記憶されたメモリでこの実施例では、ＥＰＲＯＭとす
る。（２１）は前記ＥＰＲＯＭ（２０）に外部から記憶
する制御データを書き込む為のデータ書き込み回路、
（２２）は前記ＥＰＲＯＭ（２０）から読み出された制
御データを保持し、端子Ｑから該制御データを出力する
ラッチ回路、（２３）は前記ラッチ回路（２２）と前記
第１及び第２ゲート（１７）及び（１８）間に接続され
た第２インバータである。又、第２ゲート（１７）及び
（１８）はトランスミッションゲートとなっており、共
に一方の制御端子は、直接前記ラッチ回路（２２）のＱ
端子に接続され、他方の制御端子は前記第２インバータ
（２３）を介して前記ラッチ回路（２２）のＱ端子に接
続されている。前記ＥＰＲＯＭ（２０）に記憶された制
御データが「０」の時、前記第１ゲート（１７）はＯ
Ｎ、前記第２ゲート（１８）はＯＦＦとなり、前記ＥＰ
ＲＯＭ（２０）に記憶された制御データが「１」の時、
前記第１ゲート（１７）はＯＦＦ、前記第２ゲート（１
８）はＯＮとなる様に構成されている。（２４）は一方
の入力端が前記ラッチ回路（２２）に接続され、他方の
入力端が前記第２外部接続端子（１２）に接続されたＮ
ＡＮＤゲートである。（２５）はＩＣチップ内部を表す
破線であり、この実施例のＩＣチップとはマイクロコン
ピュータを示すものとする。又、（２６）はＣＲ発振回
路を形成した時の前記第１外部接続端子（１１）と接地
間に接続されたコンデンサである。
【０００９】次に動作を説明する。図１の固体振動子
（１３）を用いた発振回路を形成する時は、まずユーザ
ーがＰＲＯＭライタ等の前記データ書き込み回路（２
１）で、前記ＥＰＲＯＭ（２０）の特定アドレスに制御
データ「０」を記憶させておく。該制御データは、マイ
クロコンピュータのイニシャライズに応じてプログラム
カウンタのアクセスとは無関係に読み出され、前記ラッ
チ回路（２２）に制御データ「０」が保持される。そし
て、前記ラッチ回路（２２）から出力された制御データ
が前記第１及び第２ゲート（１７）及び（１８）の制御
端子に入力され、前記第１ゲート（１７）がＯＮし、又
前記第２ゲート（１８）がＯＦＦする。その結果、前記
固体振動子（１３）、抵抗（１４）及び第１インバータ
（１６）により前記固体振動子（１３）を用いた発振回
路が形成される。
（１３）を用いた発振回路を形成する時は、まずユーザ
ーがＰＲＯＭライタ等の前記データ書き込み回路（２
１）で、前記ＥＰＲＯＭ（２０）の特定アドレスに制御
データ「０」を記憶させておく。該制御データは、マイ
クロコンピュータのイニシャライズに応じてプログラム
カウンタのアクセスとは無関係に読み出され、前記ラッ
チ回路（２２）に制御データ「０」が保持される。そし
て、前記ラッチ回路（２２）から出力された制御データ
が前記第１及び第２ゲート（１７）及び（１８）の制御
端子に入力され、前記第１ゲート（１７）がＯＮし、又
前記第２ゲート（１８）がＯＦＦする。その結果、前記
固体振動子（１３）、抵抗（１４）及び第１インバータ
（１６）により前記固体振動子（１３）を用いた発振回
路が形成される。
【００１０】次に図２のＣＲ発振回路を形成する時に
は、前記ＥＰＲＯＭ（２０）の特定アドレスに書き込み
記憶する制御データを「１」にすればよい。上述した固
体振動子（１３）を用いた発振回路の動作と同様に、マ
イクロコンピュータのイニシャライズに応じて前記制御
データ「１」が前記ＥＰＲＯＭ（２０）から読み出さ
れ、前記ラッチ回路（２２）に保持される。そして前記
ラッチ回路（２２）から出力された制御データが前記第
１及び第２ゲート（１７）及び（１８）の制御端子に入
力され上述した図１の発振回路の時とは逆に前記第１ゲ
ート（１７）がＯＦＦし、又前記第２ゲート（１８）が
ＯＮする。その結果、前記コンデンサ（２６）、抵抗
（１４）、及び第１インバータ（１６）によりＣＲ発振
回路が形成される。更に、ＣＲ発振回路を形成した時、
ＮＡＮＤゲート（２４）の一方の入力端は前記ラッチ回
路（２２）のＱ端子に接続され、その制御データ「１」
により前記ＮＡＮＤゲート（２４）は開いた状態にあ
る。その為使用していない前記第２外部接続端子（１
２）をマイクロコンピュータの所定の入力端子として使
用することができる。
は、前記ＥＰＲＯＭ（２０）の特定アドレスに書き込み
記憶する制御データを「１」にすればよい。上述した固
体振動子（１３）を用いた発振回路の動作と同様に、マ
イクロコンピュータのイニシャライズに応じて前記制御
データ「１」が前記ＥＰＲＯＭ（２０）から読み出さ
れ、前記ラッチ回路（２２）に保持される。そして前記
ラッチ回路（２２）から出力された制御データが前記第
１及び第２ゲート（１７）及び（１８）の制御端子に入
力され上述した図１の発振回路の時とは逆に前記第１ゲ
ート（１７）がＯＦＦし、又前記第２ゲート（１８）が
ＯＮする。その結果、前記コンデンサ（２６）、抵抗
（１４）、及び第１インバータ（１６）によりＣＲ発振
回路が形成される。更に、ＣＲ発振回路を形成した時、
ＮＡＮＤゲート（２４）の一方の入力端は前記ラッチ回
路（２２）のＱ端子に接続され、その制御データ「１」
により前記ＮＡＮＤゲート（２４）は開いた状態にあ
る。その為使用していない前記第２外部接続端子（１
２）をマイクロコンピュータの所定の入力端子として使
用することができる。
【００１１】
【発明の効果】本発明によれば、固体振動子を用いる発
振回路と、ＣＲ発振回路とをメモリの特定アドレスの制
御データを切換えるだけで選択することができる。従っ
て１種類のＩＣを製造すれば２種類の発振回路に対応で
きる。更に、ＣＲ発振回路を形成した時には、第２外部
接続端子をＩＣの所定の入力端子として使用することが
でき、ピンの有効利用も実現できる。
振回路と、ＣＲ発振回路とをメモリの特定アドレスの制
御データを切換えるだけで選択することができる。従っ
て１種類のＩＣを製造すれば２種類の発振回路に対応で
きる。更に、ＣＲ発振回路を形成した時には、第２外部
接続端子をＩＣの所定の入力端子として使用することが
でき、ピンの有効利用も実現できる。
【図１】本発明の一実施例を示す回路図である。
【図２】本発明の別の実施例を示す回路図である。
【図３】従来例を示す回路図である。
【図４】従来例を示す回路図である。
（１１） 第１外部接続端子 （１２） 第２外部接続端子 （１３） 固体振動子 （１６） 第１インバータ （１７） 第１ゲート （１８） 第２ゲート （１９） 抵抗 （２０） ＥＰＲＯＭ （２１） コンデンサ
Claims (2)
- 【請求項１】 第１及び第２外部接続端子を有し、前記
第１及び第２外部接続端子間に固体振動子を接続した時
第１の発振回路を形成し、前記第１外部接続端子にコン
デンサを接続した時第２の発振回路を形成するＩＣ化発
振回路であって、 入力端が前記第１外部接続端子に接続されたインバータ
と、 前記インバータの出力端と前記第２外部接続端子との間
に接続された第１ゲートと、 前記インバータの入出力端間に直列接続された抵抗及び
第２ゲートと、 前記第１及び第２ゲートを相補的に開閉制御するための
制御信号を記憶するメモリとを備え、前記第１の発振回
路を形成した時、前記第１ゲートをＯＮ、前記第２ゲー
トをＯＦＦし、前記第２の発振回路を形成した時、前記
第１ゲートをＯＦＦ、前記第２ゲートをＯＮすることを
特徴とする発振回路。 - 【請求項２】 一方の入力端が前記第２外部接続端子に
接続され、他方の入力端に前記メモリに記憶された信号
が印加されるゲート回路を備え、前記第２の発振回路を
形成した時、前記第２外部接続端子を入力信号端子とす
ることを特徴とする請求項１記載の発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4295852A JP2951131B2 (ja) | 1992-11-05 | 1992-11-05 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4295852A JP2951131B2 (ja) | 1992-11-05 | 1992-11-05 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06152239A JPH06152239A (ja) | 1994-05-31 |
| JP2951131B2 true JP2951131B2 (ja) | 1999-09-20 |
Family
ID=17826028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4295852A Expired - Fee Related JP2951131B2 (ja) | 1992-11-05 | 1992-11-05 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2951131B2 (ja) |
-
1992
- 1992-11-05 JP JP4295852A patent/JP2951131B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06152239A (ja) | 1994-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20080709 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| LAPS | Cancellation because of no payment of annual fees |