JPH0476898A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0476898A JPH0476898A JP2190273A JP19027390A JPH0476898A JP H0476898 A JPH0476898 A JP H0476898A JP 2190273 A JP2190273 A JP 2190273A JP 19027390 A JP19027390 A JP 19027390A JP H0476898 A JPH0476898 A JP H0476898A
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- gate
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- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 101001122448 Rattus norvegicus Nociceptin receptor Proteins 0.000 abstract 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 101100496114 Caenorhabditis elegans clc-2 gene Proteins 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関する。
一般に半導体集積回路の中にはそれ等を応用したシステ
ム中に組み込まれた状態で各集積回路ブロックの選択／
非選択を決定する為の信号線、すなわちＣ３（Ｃｈｉｐ
５ｅｌｅｃｔ）やＣＥ （Ｃｈｉｐ Ｅｎａｂｌ
ｅ）あるいはＯＥ（○ｕｔｐｕｔ″ Ｅｎａｂｌｅ）と
呼ばれる信号（ここでＣ８と総称する）を有するものが
ある。
ム中に組み込まれた状態で各集積回路ブロックの選択／
非選択を決定する為の信号線、すなわちＣ３（Ｃｈｉｐ
５ｅｌｅｃｔ）やＣＥ （Ｃｈｉｐ Ｅｎａｂｌ
ｅ）あるいはＯＥ（○ｕｔｐｕｔ″ Ｅｎａｂｌｅ）と
呼ばれる信号（ここでＣ８と総称する）を有するものが
ある。
従来の半導体集積回路ではこれ等の信号の選択電位、す
なわちこの集積回路が選択されたことを意味する電位（
Ａｃｔｉｖｅ Ｌｅｖｅｌとも呼ぶ）はＨ°“レベル
または“′Ｌ°゛レベルに固定されていた。
なわちこの集積回路が選択されたことを意味する電位（
Ａｃｔｉｖｅ Ｌｅｖｅｌとも呼ぶ）はＨ°“レベル
または“′Ｌ°゛レベルに固定されていた。
上述した従来の半導体集積回路は、選択電位が固定され
ている為に、システムに組み込む際に余分なインバータ
を介して接続する必要があるなどの欠点があった。
ている為に、システムに組み込む際に余分なインバータ
を介して接続する必要があるなどの欠点があった。
本発明の半導体集積回路は、チップセレクト外部信号を
一端に入力して内部にチップセレクト内部信号を供給す
る排他的論理和回路と、セット・リセット端にそれぞれ
トランジスタゲートを介して前記チップセレクト外部信
号及びその反転信号をそれぞれ入力して前記排他的論理
和回路の他端に論理出力を供給するラッチ回路と、異る
時定数の二つの電源投入信号をそれぞれ入力して前記ト
ランジスタゲートにゲート信号を供給する電源投入パル
スを発生するパワーオンリセット回路とを含んで構成さ
れている。
一端に入力して内部にチップセレクト内部信号を供給す
る排他的論理和回路と、セット・リセット端にそれぞれ
トランジスタゲートを介して前記チップセレクト外部信
号及びその反転信号をそれぞれ入力して前記排他的論理
和回路の他端に論理出力を供給するラッチ回路と、異る
時定数の二つの電源投入信号をそれぞれ入力して前記ト
ランジスタゲートにゲート信号を供給する電源投入パル
スを発生するパワーオンリセット回路とを含んで構成さ
れている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図、第２図は第１図の
動作を説明するために電源投入直後の回路中の各点にお
ける電位変化を示したタイミング図である。
動作を説明するために電源投入直後の回路中の各点にお
ける電位変化を示したタイミング図である。
一般に半導体集積回路を応用したコンピュータシステム
においては、電源投入直後はシステムの不定な動作を防
止する為にシータバスに接続されているＣ Ｐ Ｌｌを
除く全ての半導体集積回路、すなわち半導体記憶回路や
半導体周辺回路は非選択状態にするのが通常である。
においては、電源投入直後はシステムの不定な動作を防
止する為にシータバスに接続されているＣ Ｐ Ｌｌを
除く全ての半導体集積回路、すなわち半導体記憶回路や
半導体周辺回路は非選択状態にするのが通常である。
本発明はそれを利用し第１図に示すように、電源投入直
後に選択外部信号Ｃ８の電位を読み取り、以降、その反
転電位をチ・ツブの選択内部電位Ｃ８○とする機楕を有
し、またその８１１横は電源投入直後の外部信号Ｃ８の
電位を取り込む為のう・ソチ回路２と、電源投入直後に
う・ンチ回路２を駆動する為のパワーオンリセ・ｖト回
路１とを有して１）る。
後に選択外部信号Ｃ８の電位を読み取り、以降、その反
転電位をチ・ツブの選択内部電位Ｃ８○とする機楕を有
し、またその８１１横は電源投入直後の外部信号Ｃ８の
電位を取り込む為のう・ソチ回路２と、電源投入直後に
う・ンチ回路２を駆動する為のパワーオンリセ・ｖト回
路１とを有して１）る。
回路動作を説明すると第２図に示すように、まず、電源
が投入されるとＡ点の電位はＣ１・Ｒ１で決まる時定数
に従って上昇する。
が投入されるとＡ点の電位はＣ１・Ｒ１で決まる時定数
に従って上昇する。
Ａ点に接続されているＸＯＲゲートＸ０ＲＩのしきい値
電圧までＡ点の電位が上昇すると、ＸＯＲゲートＸＯＲ
は反転し、０点の電位は“Ｈ”電位に上がる。
電圧までＡ点の電位が上昇すると、ＸＯＲゲートＸＯＲ
は反転し、０点の電位は“Ｈ”電位に上がる。
これによってラッチ回路２の入力量のゲートＧ１、Ｇ２
が開き、選択外部信号Ｃ８の電位、すなわちＤ点に加え
られている電位がラッチ回路２にセットされ、Ｅ点に出
力される。
が開き、選択外部信号Ｃ８の電位、すなわちＤ点に加え
られている電位がラッチ回路２にセットされ、Ｅ点に出
力される。
次にＢ点の電位はＣ２・Ｒ２て決まるＡ点よりも大きな
時定数で上昇し、Ｂ点に接続されているＸＯＲゲートＸ
０ＲＩのしきい値を越えると、ＸＯＲゲートＸ０ＲＩは
再び反転し、ラッチ回路２の入力段のゲートは閉じる。
時定数で上昇し、Ｂ点に接続されているＸＯＲゲートＸ
０ＲＩのしきい値を越えると、ＸＯＲゲートＸ０ＲＩは
再び反転し、ラッチ回路２の入力段のゲートは閉じる。
それ以降Ｅ点の電位はラッチ回路２によって保持されＤ
点、すなわち選択外部信号Ｏ８に電源投入時と異なる電
位、すなわち選択電位が加わると、Ｄ点とＥ点に接続さ
れたＸＯＲゲートＸ０Ｒ２が反転し、Ｆ点、すなわち内
部回路への選択信号であるＣ８Ｏを“Ｈ”電位に上げる
。
点、すなわち選択外部信号Ｏ８に電源投入時と異なる電
位、すなわち選択電位が加わると、Ｄ点とＥ点に接続さ
れたＸＯＲゲートＸ０Ｒ２が反転し、Ｆ点、すなわち内
部回路への選択信号であるＣ８Ｏを“Ｈ”電位に上げる
。
ガードタイムｔ１は電源投入直後、システムが安定状態
に入る以前のＣ８電位を取り込まない為の時間で、およ
そ１００μｓゲートｔ２はラッチ回路２の入力ゲートＧ
ｌ、Ｇ２を開けている時間であり、およそ１００ｎｓ〜
１μＳの時間があれば十分である。
に入る以前のＣ８電位を取り込まない為の時間で、およ
そ１００μｓゲートｔ２はラッチ回路２の入力ゲートＧ
ｌ、Ｇ２を開けている時間であり、およそ１００ｎｓ〜
１μＳの時間があれば十分である。
時間ｔ１とｔ２の合計であるｔ３は長過ぎればシステム
の動作開始に間に合わなくなる為、長くても１ｍＳ以内
に収まらなければならない。
の動作開始に間に合わなくなる為、長くても１ｍＳ以内
に収まらなければならない。
第３図は本発明をマスク式読み出し専用記憶回路（以下
マスク式ＲＯＭと記す）に応用した場合の回路図である
。
マスク式ＲＯＭと記す）に応用した場合の回路図である
。
マスク式ＲＯＭでは記憶内容を決定するフォトレジスト
工程において記憶内容を決定すると同時にＣ８の選択電
位を変更することか可能になっている場合が多い。
工程において記憶内容を決定すると同時にＣ８の選択電
位を変更することか可能になっている場合が多い。
この為、他の半導体集積回路に比べてＣ８の選択電位に
対する自由度は高い。
対する自由度は高い。
しかしながら、記憶内容とＣ８の選択電位は同じフォト
・レジスト工程で決定する為に、同じ記憶内容を持ちな
がら異なる選択電位を持ったマスク式ＲＯＭを製造する
にはフォト・レジスト・マスクをもう１枚用意しなけれ
ばならない。
・レジスト工程で決定する為に、同じ記憶内容を持ちな
がら異なる選択電位を持ったマスク式ＲＯＭを製造する
にはフォト・レジスト・マスクをもう１枚用意しなけれ
ばならない。
本発明を応用することによって同一のフォト・レジスト
・マスクを使用して同一の記憶内容を持ちながら異なる
選択電位を持つマスク式ＲＯＭを製造することができる
。
・マスクを使用して同一の記憶内容を持ちながら異なる
選択電位を持つマスク式ＲＯＭを製造することができる
。
具体的には選択電位を゛′Ｈ′電位にするには記憶内容
を決定するフォト レジスト工程てトランジスタＴ２を
デプレッショントランジスタとして構成し、パＬ′”電
位にするには同様にトランジスタＴ３をデプレッション
トランジスタとし、また本発明を利用する場合はトラン
ジスタＴ４をデプレッショントランジスタとする。
を決定するフォト レジスト工程てトランジスタＴ２を
デプレッショントランジスタとして構成し、パＬ′”電
位にするには同様にトランジスタＴ３をデプレッション
トランジスタとし、また本発明を利用する場合はトラン
ジスタＴ４をデプレッショントランジスタとする。
ＣＳを’ｄｏｐ’ ｔ ｃａｒｅ」にする場合はＴ１
をデプレッショントランジスタとすればよい 〔発明の効果〕 以上説明したように本発明は、選択外部信号の選択電位
を電源投入時に動的に決定することにより、フレキシブ
ルな半導体集積回路を提供し、応用システムの部品点数
の減少に効果を生む。
をデプレッショントランジスタとすればよい 〔発明の効果〕 以上説明したように本発明は、選択外部信号の選択電位
を電源投入時に動的に決定することにより、フレキシブ
ルな半導体集積回路を提供し、応用システムの部品点数
の減少に効果を生む。
めの各点の電圧のタイミング図、第３図は本発明をマス
ク式ＲＯＭに応用した一例の回路図である。
ク式ＲＯＭに応用した一例の回路図である。
１・・・パワーオンリセット回路、２・・・ラッ４−［
ｉｉ］路、３，４・・半導体集積回路、Ｃ３・チップ選
択外部信号、Ｃ８○・・・チップ選択内部信号、ＣｌＣ
２・・・コンデンサ、Ｒ１、、Ｒ２・・・抵抗、ＴＩＴ
２．Ｔ３．Ｔ４’・・トランジスタ。
ｉｉ］路、３，４・・半導体集積回路、Ｃ３・チップ選
択外部信号、Ｃ８○・・・チップ選択内部信号、ＣｌＣ
２・・・コンデンサ、Ｒ１、、Ｒ２・・・抵抗、ＴＩＴ
２．Ｔ３．Ｔ４’・・トランジスタ。
Claims (1)
- チップセレクト外部信号を一端に入力して内部にチップ
セレクト内部信号を供給する排他的論理和回路と、セッ
ト・リセット端にそれぞれトランジスタゲートを介して
前記チップセレクト外部信号及びその反転信号をそれぞ
れ入力して前記排他的論理和回路の他端に論理出力を供
給するラッチ回路と、異る時定数の二つの電源投入信号
をそれぞれ入力して前記トランジスタゲートにゲート信
号を供給する電源投入パルスを発生するパワーオンリセ
ット回路とを含むことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19027390A JP3087289B2 (ja) | 1990-07-18 | 1990-07-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19027390A JP3087289B2 (ja) | 1990-07-18 | 1990-07-18 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0476898A true JPH0476898A (ja) | 1992-03-11 |
| JP3087289B2 JP3087289B2 (ja) | 2000-09-11 |
Family
ID=16255414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19027390A Expired - Fee Related JP3087289B2 (ja) | 1990-07-18 | 1990-07-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3087289B2 (ja) |
-
1990
- 1990-07-18 JP JP19027390A patent/JP3087289B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3087289B2 (ja) | 2000-09-11 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |