JP2842733B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に内部電源電圧測定機能を有する半導体集積回路に関
する。
特に内部電源電圧測定機能を有する半導体集積回路に関
する。
【０００２】
【従来の技術】従来、この種の半導体集積回路は、図３
に一例の回路図が示されるように、ＰＭＯＳトランジス
タ１、２、６、７および１１、ＮＭＯＳトランジスタ３
〜５および８〜１０、インバータ１２〜１５を含む電圧
比較回路１６と、インバータ１８および１９、ＮＡＮＤ
回路２０およびＮＯＲ回路２１を含む活性化回路２２
と、ＰＭＯＳトランジスタ２４および２７、ＮＭＯＳト
ランジスタ２５および２６を含む切替回路２８と、イン
バータ２９と、ＮＭＯＳトランジスタ３０および３３、
ＰＭＯＳトランジスタ３１および３２を含む切替回路３
４と、インバータ３５、ＮＯＲ回路３６およびＮＡＮＤ
回路３７を含む出力回路３８と、インバータ３９および
４０、ＰＭＯＳトランジスタ４１およびＮＭＯＳトラン
ジスタ４２を含む出力回路４３とを備えて構成される。
なお、切替回路２８におけるＰＭＯＳトランジスタ２４
およびＮＭＯＳトランジスタ２５と、ＮＭＯＳトランジ
スタ２６およびＰＭＯＳトランジスタ２７は、それぞれ
トランスファゲートを形成しており、また、切替回路３
４におけるＮＭＯＳトランジスタ３０およびＰＭＯＳト
ランジスタ３１と、ＰＭＯＳトランジスタ３２およびＮ
ＭＯＳトランジスタ３３も、それぞれトランスファゲー
トを形成している。
に一例の回路図が示されるように、ＰＭＯＳトランジス
タ１、２、６、７および１１、ＮＭＯＳトランジスタ３
〜５および８〜１０、インバータ１２〜１５を含む電圧
比較回路１６と、インバータ１８および１９、ＮＡＮＤ
回路２０およびＮＯＲ回路２１を含む活性化回路２２
と、ＰＭＯＳトランジスタ２４および２７、ＮＭＯＳト
ランジスタ２５および２６を含む切替回路２８と、イン
バータ２９と、ＮＭＯＳトランジスタ３０および３３、
ＰＭＯＳトランジスタ３１および３２を含む切替回路３
４と、インバータ３５、ＮＯＲ回路３６およびＮＡＮＤ
回路３７を含む出力回路３８と、インバータ３９および
４０、ＰＭＯＳトランジスタ４１およびＮＭＯＳトラン
ジスタ４２を含む出力回路４３とを備えて構成される。
なお、切替回路２８におけるＰＭＯＳトランジスタ２４
およびＮＭＯＳトランジスタ２５と、ＮＭＯＳトランジ
スタ２６およびＰＭＯＳトランジスタ２７は、それぞれ
トランスファゲートを形成しており、また、切替回路３
４におけるＮＭＯＳトランジスタ３０およびＰＭＯＳト
ランジスタ３１と、ＰＭＯＳトランジスタ３２およびＮ
ＭＯＳトランジスタ３３も、それぞれトランスファゲー
トを形成している。
【０００３】図３において、電圧比較回路１６は、外部
からの入力電圧Ｖ1 と、内部降圧された電源電圧Ｖ2 と
を比較する電圧比較回路である。また、活性化回路２２
は、電圧比較回路１６より出力される信号を活性化する
回路であり、切替回路２８および３４は、内部電源電圧
測定モード時に切替回路２８を活性化させて、活性化回
路２２からの出力信号を出力回路４３に出力するための
切替回路である。また、切替回路３４は、内部電源電圧
測定モード時においては、内部電源電圧測定モード選択
信号Ｖ3 として“Ｈ”レベルが入力されているので、こ
れによりＰＭＯＳトランジスタ３１および３２と、ＮＭ
ＯＳトランジスタ３０および３３とはＯＦＦ状態となっ
て、出力回路３８を介して入力されるメモリセルからの
読出し信号を遮断する切替回路である。以後、切替回路
３４は不活性状態とする。出力回路３８においては、メ
モリセルからの読出し信号Ｖ5 に、“Ｈ”レベルまたは
“Ｌ”レベルが入力された後に、前記読出し信号を出力
する回路であり、以後においては、メモリセルからの読
出し信号Ｖ5 は“Ｈ”レベルまたは“Ｌ”レベルの状態
とする。そして、出力回路４３は外部出力に対応する出
力回路である。また、図４に示されるのは、内部電源電
圧の測定状態において、外部から印加される電圧Ｖ1 と
内部降圧された電源電圧（以下、内部電源電圧と略称す
る）Ｖ2 に対応して出力される外部出力電圧Ｖo を示す
図である。
からの入力電圧Ｖ1 と、内部降圧された電源電圧Ｖ2 と
を比較する電圧比較回路である。また、活性化回路２２
は、電圧比較回路１６より出力される信号を活性化する
回路であり、切替回路２８および３４は、内部電源電圧
測定モード時に切替回路２８を活性化させて、活性化回
路２２からの出力信号を出力回路４３に出力するための
切替回路である。また、切替回路３４は、内部電源電圧
測定モード時においては、内部電源電圧測定モード選択
信号Ｖ3 として“Ｈ”レベルが入力されているので、こ
れによりＰＭＯＳトランジスタ３１および３２と、ＮＭ
ＯＳトランジスタ３０および３３とはＯＦＦ状態となっ
て、出力回路３８を介して入力されるメモリセルからの
読出し信号を遮断する切替回路である。以後、切替回路
３４は不活性状態とする。出力回路３８においては、メ
モリセルからの読出し信号Ｖ5 に、“Ｈ”レベルまたは
“Ｌ”レベルが入力された後に、前記読出し信号を出力
する回路であり、以後においては、メモリセルからの読
出し信号Ｖ5 は“Ｈ”レベルまたは“Ｌ”レベルの状態
とする。そして、出力回路４３は外部出力に対応する出
力回路である。また、図４に示されるのは、内部電源電
圧の測定状態において、外部から印加される電圧Ｖ1 と
内部降圧された電源電圧（以下、内部電源電圧と略称す
る）Ｖ2 に対応して出力される外部出力電圧Ｖo を示す
図である。
【０００４】以下に、図３に示される従来例において、
入力ピンから外部より印加される電圧Ｖ1 と、内部電源
電圧Ｖ2 の電圧レベル差に対応して、二つの動作状態が
存在するため、これらの二つの動作について、それぞれ
図３および図４を参照して説明する。
入力ピンから外部より印加される電圧Ｖ1 と、内部電源
電圧Ｖ2 の電圧レベル差に対応して、二つの動作状態が
存在するため、これらの二つの動作について、それぞれ
図３および図４を参照して説明する。
【０００５】先ず、入力ピンに外部より印加される電圧
Ｖ1 が、内部電源電圧Ｖ2 よりも低い電圧レベルの場合
には、内部電源電圧測定モード時において、内部電源電
圧測定モード選択信号Ｖ3 として“Ｈ”レベルが入力さ
れる。このため、電圧比較回路１６は活性状態となって
信号線Ｓ2 には“Ｌ”レベルが出力され、ＮＭＯＳトラ
ンジスタ９のゲートに入力される。また、信号線Ｓ1 に
は“Ｈ”レベルが出力され、ＮＭＯＳトランジスタ８の
ゲートに入力される。これにより、信号線Ｓ3には
“Ｈ”レベルが出力されて、インバータ１２、１３、１
４および１５を介して、電圧比較回路１６の出力信号線
Ｓ4 には“Ｈ”レベルが出力される。一方において、出
力回路３８における入力信号Ｖ4 は、内部電源電圧測定
モード時においては“Ｌ”レベルが入力されており、こ
のために、信号線Ｓ5 およびＳ6 は共に“Ｈ”レベルと
なる。この時に、切替回路２８は活性状態となり、切替
回路３４は不活性状態となっており、信号線Ｓ5 および
Ｓ6 における“Ｈ”レベルは、活性状態の切替回路２８
を経由して、出力回路４３に含まれるインバータ３９お
よび４０に入力され、それぞれに反転されて“Ｌ”レベ
ルの信号が対応する外部出力用のＰＭＯＳトランジスタ
４１およびＮＭＯＳトランジスタ４２に入力される。こ
れにより、外部出力用のＰＭＯＳトランジスタ４１はＯ
Ｎ状態となり、ＮＭＯＳトランジスタ４２はＯＦＦ状態
となって、外部に対しては、“Ｈ”レベルが出力され
る。この時の状態が、図４に示されるＡの期間である。
Ｖ1 が、内部電源電圧Ｖ2 よりも低い電圧レベルの場合
には、内部電源電圧測定モード時において、内部電源電
圧測定モード選択信号Ｖ3 として“Ｈ”レベルが入力さ
れる。このため、電圧比較回路１６は活性状態となって
信号線Ｓ2 には“Ｌ”レベルが出力され、ＮＭＯＳトラ
ンジスタ９のゲートに入力される。また、信号線Ｓ1 に
は“Ｈ”レベルが出力され、ＮＭＯＳトランジスタ８の
ゲートに入力される。これにより、信号線Ｓ3には
“Ｈ”レベルが出力されて、インバータ１２、１３、１
４および１５を介して、電圧比較回路１６の出力信号線
Ｓ4 には“Ｈ”レベルが出力される。一方において、出
力回路３８における入力信号Ｖ4 は、内部電源電圧測定
モード時においては“Ｌ”レベルが入力されており、こ
のために、信号線Ｓ5 およびＳ6 は共に“Ｈ”レベルと
なる。この時に、切替回路２８は活性状態となり、切替
回路３４は不活性状態となっており、信号線Ｓ5 および
Ｓ6 における“Ｈ”レベルは、活性状態の切替回路２８
を経由して、出力回路４３に含まれるインバータ３９お
よび４０に入力され、それぞれに反転されて“Ｌ”レベ
ルの信号が対応する外部出力用のＰＭＯＳトランジスタ
４１およびＮＭＯＳトランジスタ４２に入力される。こ
れにより、外部出力用のＰＭＯＳトランジスタ４１はＯ
Ｎ状態となり、ＮＭＯＳトランジスタ４２はＯＦＦ状態
となって、外部に対しては、“Ｈ”レベルが出力され
る。この時の状態が、図４に示されるＡの期間である。
【０００６】次に、入力ピンに外部より印加される電圧
Ｖ1 が、内部電源電圧Ｖ2 よりも高い電圧レベルの場合
には、内部電源電圧測定モード時において、内部電源電
圧測定モード選択信号Ｖ3 としては“Ｈ”レベルが入力
される。このため、電圧比較回路１６は活性状態となっ
て信号線Ｓ1 には“Ｌ”レベルが出力され、ＮＭＯＳト
ランジスタ８のゲートに入力される。これにより、信号
線Ｓ3 には“Ｌ”レベルが出力され、インバータ１２、
１３、１４および１５を介して電圧比較回路１６の出力
信号線Ｓ4 には“Ｌ”レベルが出力される。一方におい
て、出力回路３８における入力信号Ｖ4 は、内部電源電
圧測定モード時においては“Ｌ”レベルが入力されてお
り、このために、信号線Ｓ5 およびＳ6 は共に“Ｌ”レ
ベルとなる。この時に、切替回路２８は活性状態とな
り、切替回路３４は不活性状態となっており、信号線Ｓ
5 およびＳ6 における“Ｌ”レベルは、活性状態の切替
回路２８を経由して、出力回路４３に含まれるインバー
タ３９および４０に入力され、それぞれに反転されて
“Ｈ”レベルの信号が対応する外部出力用のＰＭＯＳト
ランジスタ４１およびＮＭＯＳトランジスタ４２に入力
される。これにより、外部出力用のＰＭＯＳトランジス
タ４１はＯＦＦ状態となり、ＮＭＯＳトランジスタ４２
はＯＮ状態となって、外部に対しては、“Ｌ”レベルが
出力される。この時の状態が、図４に示されるＣの期間
である。
Ｖ1 が、内部電源電圧Ｖ2 よりも高い電圧レベルの場合
には、内部電源電圧測定モード時において、内部電源電
圧測定モード選択信号Ｖ3 としては“Ｈ”レベルが入力
される。このため、電圧比較回路１６は活性状態となっ
て信号線Ｓ1 には“Ｌ”レベルが出力され、ＮＭＯＳト
ランジスタ８のゲートに入力される。これにより、信号
線Ｓ3 には“Ｌ”レベルが出力され、インバータ１２、
１３、１４および１５を介して電圧比較回路１６の出力
信号線Ｓ4 には“Ｌ”レベルが出力される。一方におい
て、出力回路３８における入力信号Ｖ4 は、内部電源電
圧測定モード時においては“Ｌ”レベルが入力されてお
り、このために、信号線Ｓ5 およびＳ6 は共に“Ｌ”レ
ベルとなる。この時に、切替回路２８は活性状態とな
り、切替回路３４は不活性状態となっており、信号線Ｓ
5 およびＳ6 における“Ｌ”レベルは、活性状態の切替
回路２８を経由して、出力回路４３に含まれるインバー
タ３９および４０に入力され、それぞれに反転されて
“Ｈ”レベルの信号が対応する外部出力用のＰＭＯＳト
ランジスタ４１およびＮＭＯＳトランジスタ４２に入力
される。これにより、外部出力用のＰＭＯＳトランジス
タ４１はＯＦＦ状態となり、ＮＭＯＳトランジスタ４２
はＯＮ状態となって、外部に対しては、“Ｌ”レベルが
出力される。この時の状態が、図４に示されるＣの期間
である。
【０００７】以上、二つの動作状態について説明した
が、内部電源電圧を測定するためには、入力ピンより電
圧を印加した時の電圧レベルＶ1 と内部降圧した内部電
源電圧のレベル差により、図４に示される出力レベル
が、Ａの期間からＣの期間において“Ｈ”レベルから
“Ｌ”レベルへと変化する。この時のレベル変換点Ｂを
読取ることにより、入力ピンからの印加電圧Ｖ1 と内部
電源電圧Ｖ2 が同一レベルであると判断されるため、内
部電源電圧が何Ｖ（ボルト）のレベルになっているかを
確認することができる。
が、内部電源電圧を測定するためには、入力ピンより電
圧を印加した時の電圧レベルＶ1 と内部降圧した内部電
源電圧のレベル差により、図４に示される出力レベル
が、Ａの期間からＣの期間において“Ｈ”レベルから
“Ｌ”レベルへと変化する。この時のレベル変換点Ｂを
読取ることにより、入力ピンからの印加電圧Ｖ1 と内部
電源電圧Ｖ2 が同一レベルであると判断されるため、内
部電源電圧が何Ｖ（ボルト）のレベルになっているかを
確認することができる。
【０００８】
【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、、内部電圧を測定することができ
るように、外部に対する出力回路４３の前段に、メモリ
セルからの読出しデータ信号を遮断する切替回路３４が
付加されており、このために、通常動作状態時における
データ読出し時に、切替回路３４を形成するＮＭＯＳト
ランジスタ３０およびＰＭＯＳトランジスタ３１よりな
るトランスファゲートと、ＰＭＯＳトランジスタ３２お
よびＮＭＯＳトランジスタ３３よりなるトランスファゲ
ートにおける遅延が発生し、動作スピードが遅れるとい
う欠点がある。
集積回路においては、、内部電圧を測定することができ
るように、外部に対する出力回路４３の前段に、メモリ
セルからの読出しデータ信号を遮断する切替回路３４が
付加されており、このために、通常動作状態時における
データ読出し時に、切替回路３４を形成するＮＭＯＳト
ランジスタ３０およびＰＭＯＳトランジスタ３１よりな
るトランスファゲートと、ＰＭＯＳトランジスタ３２お
よびＮＭＯＳトランジスタ３３よりなるトランスファゲ
ートにおける遅延が発生し、動作スピードが遅れるとい
う欠点がある。
【０００９】また、切替回路３４以外に活性回路２２お
よび切替回路２８を付加する必要があるために、マスク
的に半導体集積回路自体におけるブロックの面積が増大
するという欠点がある。
よび切替回路２８を付加する必要があるために、マスク
的に半導体集積回路自体におけるブロックの面積が増大
するという欠点がある。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
は、外部より供給される電源電圧を、内部降圧回路によ
り降圧して内部回路に供給する半導体集積回路におい
て、前記内部降圧回路により降圧された内部電源電圧を
測定する動作モード時に、所定の入力端子より印加され
る入力電圧と前記内部電源電圧とを比較照合して、当該
両電圧レベルの大小に応じて“Ｈ”レベルまたは“Ｌ”
レベルに対応するレベル信号を出力する電圧比較回路
と、所定の外部電源が供給され、前記電圧比較回路より
出力されるレベル信号を介して、当該外部電源よりの電
流供給を制御される電流検出回路と、を少なくとも備
え、前記電流検出回路による出力電流値の変換点を参照
して、内部電源電圧値を判別できることを特徴とする半
導体集積回路。
は、外部より供給される電源電圧を、内部降圧回路によ
り降圧して内部回路に供給する半導体集積回路におい
て、前記内部降圧回路により降圧された内部電源電圧を
測定する動作モード時に、所定の入力端子より印加され
る入力電圧と前記内部電源電圧とを比較照合して、当該
両電圧レベルの大小に応じて“Ｈ”レベルまたは“Ｌ”
レベルに対応するレベル信号を出力する電圧比較回路
と、所定の外部電源が供給され、前記電圧比較回路より
出力されるレベル信号を介して、当該外部電源よりの電
流供給を制御される電流検出回路と、を少なくとも備
え、前記電流検出回路による出力電流値の変換点を参照
して、内部電源電圧値を判別できることを特徴とする半
導体集積回路。
【００１１】なお、前記電流検出回路は、ゲートに前記
電圧比較回路より出力されるレベル信号が入力されるＭ
ＯＳトランジスタにより構成してもよい。
電圧比較回路より出力されるレベル信号が入力されるＭ
ＯＳトランジスタにより構成してもよい。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、ＰＭＯＳ
トランジスタ１、２、６、７および１１、ＮＭＯＳトラ
ンジスタ３〜５および８〜１０、インバータ１２〜１５
を含む電圧比較回路１６と、電源電圧より電流を流すた
めに設けられるＰＭＯＳトランジスタ１７とを備えて構
成される。また、図２に示されるのは、内部電源電圧の
測定状態において、外部から印加される電圧Ｖ1 と外部
電源電圧より流入する電流の値との関係を示す図であ
る。
である。図１に示されるように、本実施例は、ＰＭＯＳ
トランジスタ１、２、６、７および１１、ＮＭＯＳトラ
ンジスタ３〜５および８〜１０、インバータ１２〜１５
を含む電圧比較回路１６と、電源電圧より電流を流すた
めに設けられるＰＭＯＳトランジスタ１７とを備えて構
成される。また、図２に示されるのは、内部電源電圧の
測定状態において、外部から印加される電圧Ｖ1 と外部
電源電圧より流入する電流の値との関係を示す図であ
る。
【００１４】図１において、電圧比較回路１６は、前述
した従来例の場合と同様に、外部から印加される入力電
圧Ｖ1 と、内部降圧された電源電圧Ｖ2 とを比較する電
圧比較回路である。また、上述したように、ＰＭＯＳト
ランジスタ１７は、電源電圧より電流を流すためのＰＭ
ＯＳトランジスタである。本実施例においても、入力ピ
ンより外部から印加される電圧Ｖ1 と、内部電源電圧Ｖ
2 の電圧レベル差により、従来例の場合と同様に二つの
動作状態があり、以下に、これらの二つの動作状態につ
いて説明する。
した従来例の場合と同様に、外部から印加される入力電
圧Ｖ1 と、内部降圧された電源電圧Ｖ2 とを比較する電
圧比較回路である。また、上述したように、ＰＭＯＳト
ランジスタ１７は、電源電圧より電流を流すためのＰＭ
ＯＳトランジスタである。本実施例においても、入力ピ
ンより外部から印加される電圧Ｖ1 と、内部電源電圧Ｖ
2 の電圧レベル差により、従来例の場合と同様に二つの
動作状態があり、以下に、これらの二つの動作状態につ
いて説明する。
【００１５】先ず、入力ピンに外部より印加される電圧
Ｖ1 が、内部電源電圧Ｖ2 よりも低い電圧レベルの場合
についての動作を説明する。従来例の場合と同様に、内
部電源電圧測定モード時においては、内部電源電圧測定
モード選択信号Ｖ3 として“Ｈ”レベルが入力される。
このため、電圧比較回路１６は活性状態となって信号線
Ｓ2 には“Ｌ”レベルが出力され、ＮＭＯＳトランジス
タ９のゲートに入力される。また、信号線Ｓ1 には
“Ｈ”レベルが出力され、ＮＭＯＳトランジスタ８のゲ
ートに入力される。これにより、信号線Ｓ3 には“Ｈ”
レベルが出力されて、インバータ１２、１３、１４およ
び１５を介して、電圧比較回路１６の出力信号線Ｓ4 に
は“Ｈ”レベルが出力される。この信号線Ｓ4 の“Ｈ”
レベルはＰＭＯＳトランジスタ１７のゲートに入力さ
れ、これによりＰＭＯＳトランジスタ１７はＯＦＦ状態
となり、電源よりの当該ＭＯＳトランジスタ１７に対す
る電流供給が行われない。この時の状態は、図２におけ
るＡの期間に対応する。
Ｖ1 が、内部電源電圧Ｖ2 よりも低い電圧レベルの場合
についての動作を説明する。従来例の場合と同様に、内
部電源電圧測定モード時においては、内部電源電圧測定
モード選択信号Ｖ3 として“Ｈ”レベルが入力される。
このため、電圧比較回路１６は活性状態となって信号線
Ｓ2 には“Ｌ”レベルが出力され、ＮＭＯＳトランジス
タ９のゲートに入力される。また、信号線Ｓ1 には
“Ｈ”レベルが出力され、ＮＭＯＳトランジスタ８のゲ
ートに入力される。これにより、信号線Ｓ3 には“Ｈ”
レベルが出力されて、インバータ１２、１３、１４およ
び１５を介して、電圧比較回路１６の出力信号線Ｓ4 に
は“Ｈ”レベルが出力される。この信号線Ｓ4 の“Ｈ”
レベルはＰＭＯＳトランジスタ１７のゲートに入力さ
れ、これによりＰＭＯＳトランジスタ１７はＯＦＦ状態
となり、電源よりの当該ＭＯＳトランジスタ１７に対す
る電流供給が行われない。この時の状態は、図２におけ
るＡの期間に対応する。
【００１６】次に、入力ピンに外部より印加される電圧
Ｖ1 が、内部電源電圧Ｖ2 よりも高い電圧レベルの場合
についての動作を説明する。内部電源電圧測定モード時
において、内部電源電圧測定モード選択信号Ｖ3 として
“Ｈ”レベルが入力される。このため、電圧比較回路１
６は活性状態となって信号線Ｓ1 には“Ｌ”レベルが出
力され、ＮＭＯＳトランジスタ８のゲートに入力され
る。これにより、信号線Ｓ3 には“Ｌ”レベルが出力さ
れ、インバータ１２、１３、１４および１５を介して電
圧比較回路１６の出力信号線Ｓ4 には“Ｌ”レベルが出
力される。この信号線Ｓ4 の“Ｌ”レベルはＰＭＯＳト
ランジスタ１７のゲートに入力され、これにより、ＰＭ
ＯＳトランジスタ１７はＯＮ状態となり、ＰＭＯＳトラ
ンジスタ１７を介して電源より接地点に対して電流が流
れる。この時の状態は、図２におけるＣの期間に相当す
る。
Ｖ1 が、内部電源電圧Ｖ2 よりも高い電圧レベルの場合
についての動作を説明する。内部電源電圧測定モード時
において、内部電源電圧測定モード選択信号Ｖ3 として
“Ｈ”レベルが入力される。このため、電圧比較回路１
６は活性状態となって信号線Ｓ1 には“Ｌ”レベルが出
力され、ＮＭＯＳトランジスタ８のゲートに入力され
る。これにより、信号線Ｓ3 には“Ｌ”レベルが出力さ
れ、インバータ１２、１３、１４および１５を介して電
圧比較回路１６の出力信号線Ｓ4 には“Ｌ”レベルが出
力される。この信号線Ｓ4 の“Ｌ”レベルはＰＭＯＳト
ランジスタ１７のゲートに入力され、これにより、ＰＭ
ＯＳトランジスタ１７はＯＮ状態となり、ＰＭＯＳトラ
ンジスタ１７を介して電源より接地点に対して電流が流
れる。この時の状態は、図２におけるＣの期間に相当す
る。
【００１７】以上、二つの場合についての動作を説明し
たが、内部電源電圧を測定するためには、入力ピンより
外部から電圧を印加した場合の電圧レベルＶ1 と内部降
圧した電圧レベル差により、図２における出力電流レベ
ルが、Ａの期間よりＣの期間に移行する間において変化
する。この電流値の変換点Ｂを読取ることにより、入力
ピンから外部より印加された電圧Ｖ1 と内部電源電圧Ｖ
2 とが同一レベルであると判断されるために、内部電源
電圧が何Ｖ（ボルト）になっているかが確認される。
たが、内部電源電圧を測定するためには、入力ピンより
外部から電圧を印加した場合の電圧レベルＶ1 と内部降
圧した電圧レベル差により、図２における出力電流レベ
ルが、Ａの期間よりＣの期間に移行する間において変化
する。この電流値の変換点Ｂを読取ることにより、入力
ピンから外部より印加された電圧Ｖ1 と内部電源電圧Ｖ
2 とが同一レベルであると判断されるために、内部電源
電圧が何Ｖ（ボルト）になっているかが確認される。
【００１８】なお、本発明の他の実施例としては、図１
におけるＰＭＯＳトランジスタ１７をＮＭＯＳトランジ
スタに置換えて構成することによっても、同様に出力電
流の変換点を確認することが可能であり、内部電源電圧
が何Ｖ（ボルト）であるかが確認されることは云うまで
もない。また、図１における信号線Ｓ3 が、４段のイン
バータ１２、１３、１４および１５を介してＰＭＯＳト
ランジスタ１７に接続されているが、本発明が、この段
数に限定されるものでないことは云うまでもない。
におけるＰＭＯＳトランジスタ１７をＮＭＯＳトランジ
スタに置換えて構成することによっても、同様に出力電
流の変換点を確認することが可能であり、内部電源電圧
が何Ｖ（ボルト）であるかが確認されることは云うまで
もない。また、図１における信号線Ｓ3 が、４段のイン
バータ１２、１３、１４および１５を介してＰＭＯＳト
ランジスタ１７に接続されているが、本発明が、この段
数に限定されるものでないことは云うまでもない。
【００１９】
【発明の効果】以上説明したように、本発明は、外部よ
り印加される電圧レベルと、内部電源電圧レベルとを比
較する電圧比較回路と、当該電圧比較回路より出力され
るレベル信号に対応して、所定の電源より電流が流入す
るＭＯＳトランジスタとを備えるだけの簡易な構成によ
り、当該電流値の変換点を確認することにより内部電源
電圧の測定が可能となり、従来使用されていた切替回路
および出力回路等を設ける必要がなく、従って、通常動
作時における出力回路における遅延が排除されるととも
に、回路素子数が削減されるために、マスク的に半導体
集積回路のブロック面積を縮小化することができるとい
う効果がある。
り印加される電圧レベルと、内部電源電圧レベルとを比
較する電圧比較回路と、当該電圧比較回路より出力され
るレベル信号に対応して、所定の電源より電流が流入す
るＭＯＳトランジスタとを備えるだけの簡易な構成によ
り、当該電流値の変換点を確認することにより内部電源
電圧の測定が可能となり、従来使用されていた切替回路
および出力回路等を設ける必要がなく、従って、通常動
作時における出力回路における遅延が排除されるととも
に、回路素子数が削減されるために、マスク的に半導体
集積回路のブロック面積を縮小化することができるとい
う効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】本実施例における外部入力電圧と出力電流との
関係を示す図である。
関係を示す図である。
【図３】従来例を示す回路図である。
【図４】従来例における外部入力電圧と出力電圧との関
係を示す図である。
係を示す図である。
１、２、６、７、１１、１７、２４、２７、３１、３
２、４１ ＰＭＯＳトランジスタ ３〜５、８〜１０、２５、２６、３０、３３、４２
ＮＭＯＳトランジスタ １２〜１５、１８、１９、２３、２９、３５、３９、４
０ インバータ １６ 電圧比較回路 ２０、３７ ＮＡＮＤ回路 ２１、３６ ＮＯＲ回路 ２２ 活性化回路 ２８、３４ 切替回路 ３８、４３ 出力回路
２、４１ ＰＭＯＳトランジスタ ３〜５、８〜１０、２５、２６、３０、３３、４２
ＮＭＯＳトランジスタ １２〜１５、１８、１９、２３、２９、３５、３９、４
０ インバータ １６ 電圧比較回路 ２０、３７ ＮＡＮＤ回路 ２１、３６ ＮＯＲ回路 ２２ 活性化回路 ２８、３４ 切替回路 ３８、４３ 出力回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/26 G01R 31/28
Claims (2)
- 【請求項１】 外部より供給される電源電圧を、内部降
圧回路により降圧して内部回路に供給する半導体集積回
路において、 前記内部降圧回路により降圧された内部電源電圧を測定
する動作モード時に、 所定の入力端子より印加される入力電圧と前記内部電源
電圧とを比較照合して、当該両電圧レベルの大小に応じ
て“Ｈ”レベルまたは“Ｌ”レベルに対応するレベル信
号を出力する電圧比較回路と、 所定の外部電源が供給され、前記電圧比較回路より出力
されるレベル信号を介して、当該外部電源よりの電流供
給を制御される電流検出回路と、 を少なくとも備え、前記電流検出回路による出力電流値
の変換点を参照して、内部電源電圧値を判別できること
を特徴とする半導体集積回路。 - 【請求項２】 前記電流検出回路が、ゲートに前記電圧
比較回路より出力されるレベル信号が入力されるＭＯＳ
トランジスタにより構成される請求項１記載の半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4181996A JP2842733B2 (ja) | 1992-07-09 | 1992-07-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4181996A JP2842733B2 (ja) | 1992-07-09 | 1992-07-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0627188A JPH0627188A (ja) | 1994-02-04 |
| JP2842733B2 true JP2842733B2 (ja) | 1999-01-06 |
Family
ID=16110504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4181996A Expired - Fee Related JP2842733B2 (ja) | 1992-07-09 | 1992-07-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2842733B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR910007060B1 (ko) * | 1988-01-19 | 1991-09-16 | 니혼 덴네쯔 게이기 가부시끼가이샤 | 캐리어레스 납땜장치에 있어서의 프린트 기판의 휘어짐 보정장치 |
-
1992
- 1992-07-09 JP JP4181996A patent/JP2842733B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0627188A (ja) | 1994-02-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980922 |
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