JPH0636581A

JPH0636581A - 半導体記憶装置

Info

Publication number: JPH0636581A
Application number: JP19179392A
Authority: JP
Inventors: Kazuki Ogawa; 和樹小川
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1992-07-20
Filing date: 1992-07-20
Publication date: 1994-02-10

Abstract

(57)【要約】【目的】ＥＰＲＯＭ等、電流検出用のセンスアンプを搭
載してなる半導体記憶装置に関し、メモリ・セル・トラ
ンジスタに電流が流れる場合の読出し時間を短縮し、読
出しの高速化を図る。【構成】ｎＭＯＳトランジスタ１４のゲートをインバー
タ１５の出力端、即ち、ノード２１に接続し、読出し
時、選択されたメモリ・セル・トランジスタに電流が流
れる場合、即ち、ノード２０の電圧が下降する場合、ｎ
ＭＯＳトランジスタ１４のゲート電圧を上昇させ、ｎＭ
ＯＳトランジスタ１４に流れる電流を増加させ、ノード
２２の電圧を「Ｌ」とする時間を短縮する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電流検出型のセンスア
ンプを内蔵して構成される半導体記憶装置に関する。

【０００２】

【従来の技術】従来、電流検出型のセンスアンプを内蔵
して構成される半導体記憶装置、例えば、ＥＰＲＯＭ
（erasable and programmable read only memory）とし
て図１０にその要部を示すようなものが知られている。

【０００３】図中、１はメモリ・セル・トランジスタ、
２はワード線、３はビット線、４はビット線選択信号Ｙ
₀に基づいてビット線３の選択を行うエンハンスメント
型のｎＭＯＳトランジスタ、５は電流検出型のセンスア
ンプである。

【０００４】また、センスアンプ５において、６は電源
電圧Ｖccを供給する電源線、７、８はエンハンスメント
型のｐＭＯＳトランジスタ、９〜１２はエンハンスメン
ト型のｎＭＯＳトランジスタ、１３、１４はデプリーシ
ョン型のｎＭＯＳトランジスタである。

【０００５】なお、ｎＭＯＳトランジスタ１０とｎＭＯ
Ｓトランジスタ１３とで、ｎＭＯＳトランジスタ１０を
駆動トランジスタ、ｎＭＯＳトランジスタ１３を負荷ト
ランジスタとする、いわゆるＥ／Ｄ（エンハンスメント
／デプリーション）型のインバータ１５が構成されてい
る。

【０００６】また、１６はチップイネーブル信号／ＣＥ
が入力されるチップイネーブル信号入力端子、１７はシ
ュミットトリガインバータ、１８は通常のインバータ、
１９はセンスアンプ出力Ｓoutが出力されるセンスアン
プ出力端子である。

【０００７】ここに、ｐＭＯＳトランジスタ７及びｎＭ
ＯＳトランジスタ９は、このＥＰＲＯＭが非選択とされ
ている場合、後述するように、センスアンプ５を非活性
にし、センスアンプ５において電力が消費されないよう
にするためのトランジスタである。

【０００８】また、ｐＭＯＳトランジスタ８は、読出し
時、選択されたメモリ・セル・トランジスタに電流が流
れるか否かを検出するための負荷トランジスタであり、
そのゲートを接地されている。

【０００９】また、ｎＭＯＳトランジスタ１４は、読出
し時、選択されたメモリ・セル・トランジスタがＯＮと
なる場合においても、この選択されたメモリ・セル・ト
ランジスタに流れる電流が少ないことから、ｐＭＯＳト
ランジスタ８における電流検出を容易にするために、ｐ
ＭＯＳトランジスタ８に流れる電流を補うためのトラン
ジスタである。

【００１０】また、ｎＭＯＳトランジスタ１１、１２及
びインバータ１５は、ノード２０の電圧が上昇する場合
に、これを下降させて、例えば、１［Ｖ］に安定させる
ためのものである。

【００１１】即ち、ノード２０の電圧が１［Ｖ］よりも
高くなると、インバータ１５の出力端、即ち、ノード２
１の電圧が下がり、ｎＭＯＳトランジスタ１１、１２を
流れる電流が減少し、ノード２０の電圧は１［Ｖ］で安
定するように回路定数が設定されている。

【００１２】また、この例では、ノード２０の電圧が１
［Ｖ］となる場合、ノード２２の電圧はシュミットトリ
ガインバータ１７に対して「Ｈ」となるように回路定数
が設定されている。

【００１３】また、ｎＭＯＳトランジスタ１１は、読出
し時、選択されたメモリ・セル・トランジスタがＯＦＦ
となり、このメモリ・セル・トランジスタに電流が流れ
ない場合に、ｎＭＯＳトランジスタ１４に流れる電流を
補うという機能も果たしている。

【００１４】このように構成された、このＥＰＲＯＭに
おいては、非選択時、チップイネーブル信号／ＣＥ＝
「Ｈ」とされ、ｐＭＯＳトランジスタ７＝ＯＦＦ、ｎＭ
ＯＳトランジスタ９＝ＯＮとされる。

【００１５】この結果、インバータ１５に対する電源電
圧Ｖccの供給が遮断されると共に、ｎＭＯＳトランジス
タ１１＝ＯＦＦ、ｎＭＯＳトランジスタ１２＝ＯＦＦと
され、センスアンプ５において電力が消費されないよう
にされる。

【００１６】これに対して、このＥＰＲＯＭが選択され
ると、チップイネーブル信号／ＣＥ＝「Ｌ」とされ、ｐ
ＭＯＳトランジスタ７＝ＯＮ、ｎＭＯＳトランジスタ９
＝ＯＦＦとされる。

【００１７】この結果、ｐＭＯＳトランジスタ７を介し
てインバータ１５に対して電源電圧Ｖccが供給されると
共に、ｎＭＯＳトランジスタ１１＝ＯＮ、ｎＭＯＳトラ
ンジスタ１２＝ＯＮとされ、センスアンプ５は活性状態
とされる。

【００１８】ここに、例えば、ワード線２＝「Ｈ」とさ
れると共に、ビット線選択信号Ｙ₀＝「Ｈ」で、ｎＭＯ
Ｓトランジスタ４＝ＯＮとされ、メモリ・セル・トラン
ジスタ１が選択された場合において、このメモリ・セル
・トランジスタ１に電流が流れない場合、ノード２０の
電圧は、ｐＭＯＳトランジスタ８及びｎＭＯＳトランジ
スタ１２を介して供給される電流とｎＭＯＳトランジス
タ１１を介して供給される電流とによって上昇する。

【００１９】この場合、前述したように、ノード２１の
電圧が下降し、ｎＭＯＳトランジスタ１１、１２を流れ
る電流が減少し、ノード２０の電圧は１［Ｖ］に安定
し、この結果、ノード２２のレベルは「Ｈ」となり、セ
ンスアンプ出力端子１９にはセンスアンプ出力Ｓoutと
して「Ｈ」が出力される。

【００２０】これに対し、メモリ・セル・トランジスタ
１に電流が流れる場合には、ノード２０の電圧は下降
し、この結果、ノード２２のレベルは「Ｌ」となり、セ
ンスアンプ出力端子１９にはセンスアンプ出力Ｓoutと
して「Ｌ」が出力される。

【００２１】

【発明が解決しようとする課題】このＥＰＲＯＭにおい
ては、ｐＭＯＳトランジスタ８における電流検出を容易
に行うために、ｎＭＯＳトランジスタ１４を設け、読出
し時、ｐＭＯＳトランジスタ８に流れる電流を補い、読
出しの高速化を図るようにしているが、市場において
は、選択されたメモリ・セル・トランジスタに電流が流
れる場合の読出し時間を更に短縮し、読出しの高速化を
図ることが要請されている。

【００２２】本発明は、かかる点に鑑み、電流検出用の
センスアンプを搭載してなる半導体記憶装置であって、
読出し時、メモリ・セル・トランジスタに電流が流れる
場合の読出し時間を短縮し、読出しの高速化を図ること
ができるようにした半導体記憶装置を提供することを目
的とする。

【００２３】

【課題を解決するための手段】図１及び図２は本発明の
原理説明図である。図中、２４はメモリ・セル・トラン
ジスタ、２５はワード線、２６はビット線、２７はビッ
ト線選択信号によってＯＮ、ＯＦＦが制御されるビット
線選択用のスイッチ素子、２８、２９はセンスアンプで
ある。

【００２４】また、センスアンプ２８、２９において、
３０は電源電圧Ｖccを供給する電源線、３１は、読出し
時、選択されたメモリ・セル・トランジスタに電流が流
れるか否かを検出するための負荷、３２はセンスアンプ
出力Ｓoutが得られるノード、３３〜３５はｎＭＯＳト
ランジスタ、３６、３７はインバータである。

【００２５】ここに、ｎＭＯＳトランジスタ３３は、読
出し時、選択されたメモリ・セル・トランジスタがＯＮ
となる場合においても、この選択されたメモリ・セル・
トランジスタに流れる電流が少ないことから、負荷３１
における電流検出を容易にするために、負荷３１に流れ
る電流を補うためのトランジスタである。

【００２６】また、ｎＭＯＳトランジスタ３４、３５及
びインバータ３６は、ｎＭＯＳトランジスタ３５とスイ
ッチ素子２７との接続点、即ち、ノード３８の電圧を所
定の電圧に安定させるためのものである。

【００２７】なお、ｎＭＯＳトランジスタ３４は、読出
し時、選択されたメモリ・セル・トランジスタがＯＦＦ
となり、この選択されたメモリ・セル・トランジスタに
電流が流れない場合に、ｎＭＯＳトランジスタ３３に流
れる電流を補うという機能も果たしている。

【００２８】ここに、本発明は、読出し時、ノード３８
の電圧が上昇する場合にはｎＭＯＳトランジスタ３３の
ゲート電圧が低くなり、ノード３８の電圧が下降する場
合にはｎＭＯＳトランジスタ３３のゲート電圧が高くな
るように、ｎＭＯＳトランジスタ３３のゲート電圧を制
御するように構成するというものである。

【００２９】図１及び図２は、それぞれ、本発明の構成
例を示しており、図１はインバータ３６の出力端をｎＭ
ＯＳトランジスタ３３のゲートに接続した例、図２は入
力端をノード３８に接続されたインバータ３６とは異な
るインバータ３７の出力端をｎＭＯＳトランジスタ３３
のゲートに接続した例である。

【００３０】

【作用】本発明においては、読出し時、ノード３８の電
圧が下降する場合、即ち、選択されたメモリ・セル・ト
ランジスタに電流が流れる場合には、ｎＭＯＳトランジ
スタ３３のゲート電圧が上昇するように制御されるの
で、負荷３１に流れる電流を増加して、センスアンプ出
力Ｓoutとして「Ｌ」を得る場合の時間、即ち、選択さ
れたメモリ・セル・トランジスタに電流が流れる場合の
読出し時間を短縮し、読出しの高速化を図ることができ
る。

【００３１】

【実施例】以下、図３〜図９を参照して、本発明の第１
実施例〜第６実施例につき、本発明をＥＰＲＯＭに適用
した場合を例にして説明する。なお、図３〜図７、図９
において、図１０に対応する部分には同一符号を付し、
その重複説明は省略する。

【００３２】第１実施例・・図３図３は本発明の第１実施例の要部を示す回路図である。
図中、４０はセンスアンプであり、このセンスアンプ４
０では、ｎＭＯＳトランジスタ１４のゲートはインバー
タ１５の出力端に接続されており、その他については、
図１０に示す従来のＥＰＲＯＭと同様に構成されてい
る。

【００３３】但し、このセンスアンプ４０においても、
ビット線選択信号Ｙ₀＝「Ｌ」で、ｎＭＯＳトランジス
タ４＝ＯＦＦの場合、ノード２０の電圧は１［Ｖ］に安
定し、この場合において、ノード２２の電圧はシュミッ
トトリガインバータ１７に対して「Ｈ」となるように回
路定数が設定されている。

【００３４】この第１実施例においては、非選択時、チ
ップイネーブル信号／ＣＥ＝「Ｈ」とされ、ｐＭＯＳト
ランジスタ７＝ＯＦＦ、ｎＭＯＳトランジスタ９＝ＯＮ
とされる。

【００３５】この結果、インバータ１５に対する電源電
圧Ｖccの供給が遮断されると共に、ｎＭＯＳトランジス
タ１１＝ＯＦＦ、ｎＭＯＳトランジスタ１２＝ＯＦＦと
され、センスアンプ４０において電力が消費されないよ
うにされる。

【００３６】これに対して、この第１実施例が選択され
ると、チップイネーブル信号／ＣＥ＝「Ｌ」とされ、ｐ
ＭＯＳトランジスタ７＝ＯＮ、ｎＭＯＳトランジスタ９
＝ＯＦＦとされる。

【００３７】この結果、ｐＭＯＳトランジスタ７を介し
てインバータ１５に対して電源電圧Ｖccが供給されると
共に、ｎＭＯＳトランジスタ１１＝ＯＮ、ｎＭＯＳトラ
ンジスタ１２＝ＯＮとされ、センスアンプ４０は活性状
態とされる。

【００３８】ここに、例えば、ワード線２＝「Ｈ」とさ
れると共に、ビット線選択信号Ｙ₀＝「Ｈ」で、ｎＭＯ
Ｓトランジスタ４＝ＯＮとされ、メモリ・セル・トラン
ジスタ１が選択された場合において、このメモリ・セル
・トランジスタ１に電流が流れない場合、ノード２０の
電圧は、ｐＭＯＳトランジスタ８及びｎＭＯＳトランジ
スタ１２を介して供給される電流とｎＭＯＳトランジス
タ１１を介して供給される電流とによって上昇する。

【００３９】この場合、ノード２１の電圧が下降し、ｎ
ＭＯＳトランジスタ１１、１２を流れる電流が減少し、
ノード２０の電圧は１［Ｖ］に安定し、ノード２２のレ
ベルは「Ｈ」となり、センスアンプ出力端子１９にはセ
ンスアンプ出力Ｓoutとして「Ｈ」が出力される。

【００４０】これに対し、メモリ・セル・トランジスタ
１に電流が流れる場合には、ノード２０の電圧は下降
し、この結果、ノード２２の電圧は「Ｌ」となり、セン
スアンプ出力端子１９にはセンスアンプ出力Ｓoutとし
て「Ｌ」が出力される。

【００４１】ここに、この第１実施例においては、ノー
ド２０の電圧が下降すると、ノード２１の電圧は上昇
し、ｎＭＯＳトランジスタ１４のゲート電圧は上昇し、
ｎＭＯＳトランジスタ１４に流れる電流は増加する。

【００４２】したがって、この第１実施例によれば、読
出し時、選択されたメモリ・セル・トランジスタに電流
が流れる場合、ｎＭＯＳトランジスタ１４のゲートを接
地しておく場合に比較して、ノード２２のレベルを
「Ｌ」とする時間を短縮し、読出しの高速化を図ること
ができる。

【００４３】第２実施例・・図４図４は本発明の第２実施例の要部を示す回路図である。
図中、４１はセンスアンプであり、このセンスアンプ４
１において、４２は電源電圧Ｖccを供給する電源線、４
３はエンハンスメント型のｐＭＯＳトランジスタ、４
４、４５はエンハンスメント型のｎＭＯＳトランジス
タ、４６はデプリーション型のｎＭＯＳトランジスタで
ある。

【００４４】ここに、ｎＭＯＳトランジスタ４５とｎＭ
ＯＳトランジスタ４６とで、ｎＭＯＳトランジスタ４５
を駆動トランジスタ、ｎＭＯＳトランジスタ４６を負荷
トランジスタとするＥ／Ｄ型のインバータ４７が構成さ
れている。

【００４５】即ち、この第２実施例では、ｐＭＯＳトラ
ンジスタ４３、ｎＭＯＳトランジスタ４４及びインバー
タ４７を設け、インバータ４７の入力端をノード２０に
接続し、ｎＭＯＳトランジスタ１４のゲートをインバー
タ４７の出力端であるノード４８に接続するようにした
ものであり、その他については、図３に示す第１実施例
と同様に構成されている。

【００４６】この第２実施例では、例えば、ワード線２
＝「Ｈ」とされると共に、ビット線選択信号Ｙ₀＝
「Ｈ」で、ｎＭＯＳトランジスタ４＝ＯＮとされ、メモ
リ・セル・トランジスタ１が選択された場合において、
このメモリ・セル・トランジスタ１に電流が流れない場
合、ノード２０の電圧は、ｐＭＯＳトランジスタ８及び
ｎＭＯＳトランジスタ１２を介して供給される電流とｎ
ＭＯＳトランジスタ１１を介して供給される電流とによ
って上昇する。

【００４７】この場合、ノード２１の電圧が下降し、ｎ
ＭＯＳトランジスタ１１、１２を流れる電流が減少し、
ノード２０の電圧は１［Ｖ］に安定し、ノード２２のレ
ベルは「Ｈ」となり、センスアンプ出力端子１９にはセ
ンスアンプ出力Ｓoutとして「Ｈ」が出力される。

【００４８】これに対し、メモリ・セル・トランジスタ
１に電流が流れる場合には、ノード２０の電圧は下降
し、この結果、ノード２２の電圧は「Ｌ」となり、セン
スアンプ出力端子１９にはセンスアンプ出力Ｓoutとし
て「Ｌ」が出力される。

【００４９】ここに、この第２実施例においては、ノー
ド２０の電圧が下降する場合には、インバータ４７の出
力端であるノード４８の電圧は上昇し、ｎＭＯＳトラン
ジスタ１４のゲート電圧は上昇するため、ｎＭＯＳトラ
ンジスタ１４に流れる電流が増加する。

【００５０】したがって、この第２実施例によっても、
読出し時、選択されたメモリ・セル・トランジスタに電
流が流れる場合、ｎＭＯＳトランジスタ１４のゲートを
接地しておく場合に比較して、ノード２２のレベルを
「Ｌ」とする時間を短縮し、読出しの高速化を図ること
ができる。

【００５１】第３実施例・・図５図５は本発明の第３実施例の要部を示す回路図である。
図中、４９はセンスアンプであり、このセンスアンプ４
９において、５０は電源電圧Ｖccを降圧してなる降圧電
圧ＶＡを供給する降圧電圧線である。

【００５２】即ち、この第３実施例は、ｐＭＯＳトラン
ジスタ４３を介して降圧電圧ＶＡをインバータ４７に供
給し、このインバータ４７を降圧電圧ＶＡで動作させる
ようにしたものであり、その他については、図４に示す
第２実施例と同様に構成したものである。

【００５３】この第３実施例によれば、第２実施例と同
様の作用効果を得ることができると共に、ノード２０の
電圧が下降する場合、ノード４８の電圧の上昇を第２実
施例の場合よりも抑えることにより、ｎＭＯＳトランジ
スタ１４のゲート電圧の上昇を第２実施例の場合よりも
低く抑え、ｎＭＯＳトランジスタ１４に流れる電流を低
減し、ｎＭＯＳトランジスタ１４に流れる電流が余りに
大きくなることによる誤動作を防止することができる。

【００５４】第４実施例・・図６図６は本発明の第４実施例の要部を示す回路図である。
図中、５１はセンスアンプであり、このセンスアンプ５
１は、ｎＭＯＳトランジスタ５２を設け、そのドレイン
を電源線６に接続し、そのソースをノード２２に接続
し、そのゲートにＡＴＤ信号を供給するようにし、その
他については、図３に示す第１実施例と同様に構成した
ものである。

【００５５】この第４実施例によれば、読出し時、ＡＴ
Ｄ信号に基づいてノード２０、２２をプリチャージし、
選択されたメモリ・セル・トランジスタに電流が流れな
い場合、即ち、「Ｈ」を読出す場合に、その高速化を図
ることができる。

【００５６】また、この第４実施例では、ｎＭＯＳトラ
ンジスタ１４のゲートは、第１実施例の場合と同様にノ
ード２１に接続されているので、読出し時、ノード２０
の電圧が下降する場合、ｎＭＯＳトランジスタ１４のゲ
ート電圧は上昇し、ｎＭＯＳトランジスタ１４に流れる
電流は増加する。

【００５７】したがって、この第４実施例によれば、読
出し時、ＡＴＤ信号に基づいてノード２０、２２をプリ
チャージするように構成する場合において、選択された
メモリ・セル・トランジスタに電流が流れる場合、ｎＭ
ＯＳトランジスタ１４のゲートを接地しておく場合に比
較して、ノード２２のレベルを「Ｌ」とする時間を短縮
し、読出しの高速化を図ることができる。

【００５８】第５実施例・・図７図７は本発明の第５実施例の要部を示す回路図である。
図中、５３はセンスアンプであり、このセンスアンプ５
３は、ｎＭＯＳトランジスタ５２を設け、そのドレイン
を電源線６に接続し、そのソースをノード２２に接続
し、そのゲートにＡＴＤ信号を供給するようにし、その
他については、図４に示す第２実施例と同様に構成した
ものである。

【００５９】この第５実施例によっても、読出し時、Ａ
ＴＤ信号に基づいてノード２０、２２をプリチャージ
し、選択されたメモリ・セル・トランジスタに電流が流
れない場合、即ち、「Ｈ」を読出す場合に、その高速化
を図ることができる。

【００６０】また、この第５実施例では、ｎＭＯＳトラ
ンジスタ１４のゲートは、第２実施例の場合と同様にノ
ード４８に接続されているので、読出し時、ノード２０
の電圧が下降した場合、ｎＭＯＳトランジスタ１４のゲ
ート電圧は上昇し、ｎＭＯＳトランジスタ１４に流れる
電流は増加する。

【００６１】したがって、この第５実施例によっても、
読出し時、ノード２０、２２をプリチャージするように
構成する場合において、選択されたメモリ・セル・トラ
ンジスタに電流が流れる場合、ｎＭＯＳトランジスタ１
４のゲートを接地しておく場合に比較して、ノード２２
のレベルを「Ｌ」とする時間を短縮し、読出しの高速化
を図ることができる。

【００６２】なお、図８は、この第５実施例が内蔵する
センスアンプ５３の動作を図１０に示すセンスアンプ５
の動作と比較して示す波形図であり、図８Ａは、第５実
施例が内蔵するセンスアンプ５３の動作を示す波形図、
図８Ｂは、図１０に示すセンスアンプ５の動作を示す波
形図である。

【００６３】第６実施例・・図９図９は本発明の第６実施例の要部を示す回路図である。
図中、５４はセンスアンプであり、このセンスアンプ５
４は、ｎＭＯＳトランジスタ５２を設け、そのドレイン
を電源線６に接続し、そのソースをノード２２に接続
し、そのゲートにＡＴＤ信号を供給するようにし、その
他については、図５に示す第３実施例と同様に構成した
ものである。

【００６４】この第６実施例によっても、読出し時、Ａ
ＴＤ信号に基づいてノード２０、２２をプリチャージ
し、選択されたメモリ・セル・トランジスタに電流が流
れない場合、即ち、「Ｈ」を読出す場合に、その高速化
を図ることができる。

【００６５】また、この第６実施例では、ｎＭＯＳトラ
ンジスタ１４のゲートは、第３実施例の場合と同様にノ
ード４８に接続されているので、読出し時、ノード２０
の電圧が下降した場合、ｎＭＯＳトランジスタ１４のゲ
ート電圧は上昇し、ｎＭＯＳトランジスタ１４に流れる
電流は増加する。

【００６６】したがって、この第６実施例によっても、
読出し時、ＡＴＤ信号に基づいてノード２０、２２をプ
リチャージするように構成する場合において、選択され
たメモリ・セル・トランジスタに電流が流れる場合、ｎ
ＭＯＳトランジスタ１４のゲートを接地しておく場合に
比較して、ノード２２のレベルを「Ｌ」とする時間を短
縮し、読出しの高速化を図ることができる。

【００６７】また、この第６実施例によれば、インバー
タ４７には降圧電圧ＶＡが供給されるので、ノード２０
の電圧が下降する場合、ｎＭＯＳトランジスタ１４のゲ
ート電圧の上昇を第５実施例の場合よりも低く抑え、ｎ
ＭＯＳトランジスタ１４に流れる電流を低減し、ｎＭＯ
Ｓトランジスタ１４に流れる電流が余りに大きくなるこ
とによる誤動作を防止することができる。

【００６８】

【発明の効果】以上のように、本発明によれば、読出し
時、選択されたメモリ・セル・トランジスタに電流が流
れる場合、負荷に流れる電流を補うためのｎＭＯＳトラ
ンジスタのゲート電圧が上昇するように構成されている
ので、読出し時、選択されたメモリ・セル・トランジス
タに電流が流れる場合、負荷に流れる電流を増加し、選
択されたメモリ・セル・トランジスタに電流が流れる場
合の読出し時間を短縮し、読出しの高速化を図ることが
できる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の原理説明図である。

【図３】本発明の第１実施例の要部を示す回路図であ
る。

【図４】本発明の第２実施例の要部を示す回路図であ
る。

【図５】本発明の第３実施例の要部を示す回路図であ
る。

【図６】本発明の第４実施例の要部を示す回路図であ
る。

【図７】本発明の第５実施例の要部を示す回路図であ
る。

【図８】本発明の第５実施例が内蔵するセンスアンプの
動作を図１０に示すセンスアンプの動作と比較して示す
波形図である。

【図９】本発明の第６実施例の要部を示す回路図であ
る。

【図１０】従来のＥＰＲＯＭの一例の要部を示す回路図
である。

【符号の説明】

２４メモリ・セル・トランジスタ２５ワード線２６ビット線２７ビット線選択用のスイッチ素子２８、２９センスアンプ

Claims

【特許請求の範囲】

【請求項１】負荷（３１）を介してドレインを電源線
（３０）に接続され、ソースをビット線選択用のスイッ
チ素子（２７）のビット線（２６）が接続されていない
側の端子に接続された第１のｎＭＯＳトランジスタ（３
５）と、入力端を前記第１のｎＭＯＳトランジスタ（３
５）と前記スイッチ素子（２７）との接続点（３８）に
接続され、出力端を前記第１のｎＭＯＳトランジスタ
（３５）のゲートに接続された第１のインバータ（３
６）と、ドレインを前記電源線（３０）に接続され、ソ
ースを前記第１のｎＭＯＳトランジスタ（３５）と前記
スイッチ素子（２７）との接続点（３８）に接続され、
ゲートを前記第１のインバータ（３６）の出力端に接続
された第２のｎＭＯＳトランジスタ（３４）と、ドレイ
ンを前記第１のｎＭＯＳトランジスタ（３５）と前記ス
イッチ素子（２７）との接続点（３８）に接続され、ソ
ースを接地され、読出し時、前記第１のｎＭＯＳトラン
ジスタ（３５）と前記スイッチ素子（２７）との接続点
（３８）の電圧が上昇する場合にはゲート電圧が低くな
り、前記第１のｎＭＯＳトランジスタ（３５）と前記ス
イッチ素子（２７）との接続点（３８）の電圧が下降す
る場合にはゲート電圧が高くなるように制御される第３
のｎＭＯＳトランジスタ（３３）とを設け、前記負荷
（３１）と前記第１のｎＭＯＳトランジスタ（３５）と
の接続点（３２）にセンスアンプ出力（Ｓout）を得る
ように構成されたセンスアンプ（２８、２９）を内蔵し
ていることを特徴とする半導体記憶装置。
【請求項２】前記第３のｎＭＯＳトランジスタ（３３）
は、デプリーション型のｎＭＯＳトランジスタであるこ
とを特徴とする請求項１記載の半導体記憶装置。
【請求項３】読出し時、アドレスの遷移を検出してなる
アドレス遷移検出信号に制御されて前記負荷（３１）と
前記第１のｎＭＯＳトランジスタ（３５）との接続点
（３２）及び前記第１のｎＭＯＳトランジスタ（３５）
と前記スイッチ素子（２７）との接続点（３８）がプリ
チャージされるように構成されていることを特徴とする
請求項１又は２記載の半導体記憶装置。
【請求項４】前記第３のｎＭＯＳトランジスタ（３３）
のゲートは、前記第１のインバータ（３６）の出力端に
接続されていることを特徴とする請求項１、２又は３記
載の半導体記憶装置。
【請求項５】前記第３のｎＭＯＳトランジスタ（３３）
のゲートは、入力端を前記第１のｎＭＯＳトランジスタ
（３５）と前記スイッチ素子（２７）との接続点（３
８）に接続された第２のインバータ（３７）の出力端に
接続されていることを特徴とする請求項１、２、３又は
４記載の半導体記憶装置。
【請求項６】前記第２のインバータ（３７）は、電源電
圧（Ｖcc）を降圧してなる降圧電圧で動作させるように
構成されていることを特徴とする請求項５記載の半導体
記憶装置。