JPH036664B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、半導体集積回路として完成した
後、特定の外部端子を特定電位に接続することに
よつて内部機能の選択を行なうことができる半導
体集積回路に関する。

［発明の技術的背景とその問題点］ 半導体集積回路として完成した後に特定の外部
端子（ボンデイング・パツド）をボンデイング等
の手段により例えばアース電位に接続することに
よつて、内部機能を変化させるような選択回路が
知られている。これは例えば半導体集積回路が半
導体メモリの場合、特定の外部端子をアース電位
に接続し、“１”レベルの選択信号を出力させる
ようしたときには出力データが８ビツト構成とな
り、この外部端子をアース電位に接続せずそのま
ま開放し、“０”レベルを選択信号を出力させる
ようにしたときには出力データが16ビツト構成と
なるようなものである。あるいは選択回路の出力
信号に応じて外部入力信号のアクテイブレベルを
変えるような場合もある。すなわち、選択信号が
“０”レベルのとき、外部から入力されるチツプ
選択信号が“０”レベルのときにこのチツプが選
択状態にされ、選択信号が“１”レベルのときに
はチツプ選択信号が“１”レベルのときにこのチ
ツプが選択状態にされる。

上記のような選択回路を同一集積回路チツプに
内臓することにより、半導体集積回路が完成した
後に特定のボンデイングパツドをアース電位に接
続するか否かで内部機能の選択を行なうことがで
きる。このため、異なる二つの機能を持つた半導
体集積回路を一度に大量に生産することができる
ので、半導体集積回路を安価で提供することがで
きるという効果を持つものである。

このような機能選択手段を持つ従来の半導体集
積回路の選択回路部分の構成を第６図ないし第８
図にそれぞれ示す。

第６図のものは、高電位VCと特定の外部端子
（ボンデイング・パツド）６１との間にデプレツ
シヨン型MOSトランジスタ６２のソース、ドレ
イン間を挿入し、そのゲートを上記外部端子６１
に接続するようにしたものである。この回路では
外部端子６１をどこにも接続せずそのままにして
おけば、この端子６１の電位はトランジスタ６２
を介してVC、すなわち“１”レベルに限定され
る。すなわち、この場合の選択信号は“１”レベ
ルとなる。他方、外部端子６１をアース電位に接
続すれば、この端子６１はアース電位、すなわち
“０”レベルに設定される。すなわち、この場合
の選択信号は“０”レベルとなる。このように上
記端子６１をアース電位に接続するか否かにより
選択信号のレベルを変えることができる。ところ
が、端子６１をアース電位に接続した場合、
MOSトランジスタ６２を介して高電位VCとアー
ス電位との間に電流が常時流れるので消費電流が
増大するという問題がある。特にこの選択回路が
内臓されている集積回路がCMOS構成（相捕
MOSトランジスタ構成）の場合にはCMOS特有
の低消費電力性が損われることになる。

第７図のものは上記デプレツシヨン型MOSト
ランジスタ６２の代りにエンハンスメント型のＰ
チヤンネルMOSトランジスタ６３のソース、ド
レイン間を電位VCと上記端子６１との間に挿入
し、そのゲートをアース電位VCに接続するよう
にしたものである。この例でも、外部端子６１を
アース電位VCに接続した場合、MOSトランジス
タ６３を介して電流が流れるので消費電流が増大
してしまう。このような電流なできるだけ少ない
方が好ましい。

そこで第８図のものでは、上記MOSトランジ
スタ６２もしくは６３の代わりに多結晶シリコン
で構成された高抵抗６４を用いることにより、上
記のような電流を減少させるようにしている。し
かしながら、この場合にも抵抗６４を介してわず
かではあるが常時電流は流れる。

CMOS型半導体集積回路はその消費電流が極
めて少ないところに特徴があり、例えば電池を電
源として使用することが少なくない。従つて、
COMS型半導体集積回路において、このような
選択回路部分で消費される電流を極めて少なくす
ることが要求される。

［発明の国的］ この発明は上記のような事情を考慮してなされ
たものでありその目的は、完成後に内部機能の選
択を行なう選択手段が設けられた半導体集積回路
において、上記選択手段における消費電流を従来
に比較して大幅に減少することができる半導体集
積回路を提供することにある。

［発明の概念］ 上記目的を達成するためこの発明にあつては、
第１のノードを高電位に接続し、機能選択時に低
電位に選択的に接続される外部端子と上記第１の
ノードとの間にMOSトランジスタの電流通路を
挿入し、少なくとも一定期間内に上記MOSトラ
ンジスタを導入させ、上記MOSトランジスタの
導通時に上記外部端子の電位を検出し、この検出
された電位に基ずいて選択信号を出力するように
している。

［発明の実施例］ 以下、図面を参照してこの発明の実施例を説明
する。

第１図はこの発明に係る半導体集積回路の第１
実施例による選択回路部分の構成を示す回路図で
ある。高電位VCと特定の外部端子１１との間に
はＰチヤンネルMOSトランジスタ１２のソース、
ドレイン間が挿入されている。また、上記端子１
１にはCMOS構成のインバータ１３の入力端子
が接続されており、このインバータ１３の出力端
子にはCMOS構成のインバータ１４の入力端子
が接続されている。さらに、上記インバータ１４
の出力端子にはCMOS構成のインバータ１５の
入力端子が接続され、このインバータ１５の出力
端子がら選択信号Ａが出力されるようになつてい
ると共に、この出力端子は上記トランジスタ１２
のゲートに接続されている。上記インバータ１４
の入力端子および上記トランジスタ１２のゲート
それぞれとアース電位VSとの間にはキヤパシタ
１６，１７がそれぞれ挿入されている。

次にこのような回路の作用を説明する。まず、
外部端子１１をどこにも接続しない場合、この回
路を含む集積回路に電源が供給されて電位VCが
所定の値まで上昇したとする。電源が供給される
前にキヤパシタ１６，１７はそれぞれ放電されて
いるので、電源供給後もインバータ１４の入力端
子の電位およびMOSトランジスタ１２をゲート
の電位は“０”レベルにされている。従つて、電
源の供給直後ではトランジスタ１２がオン状態に
され、このトランジスタ１２を介して外部端子１
１がVC（“１”レベル）に設定される。上記端子
１１が“１”レベルに設定された後に、インバー
タ１３の出力信号が“０”レベル、これに続くイ
ンバータ１４の出力が“１”レベル、さらにイン
バータ１５の出力が“０”レベルとなつてこと回
路は安定する。この場合、MOSトランジスタ１
２はオン状態にされるが、外部端子１１はどこに
も接続されていないので、高電位VCとアース電
位VSとの間に電流は流れない。このとき、イン
バータ１５の出力信号として得られる選択信号Ａ
は“０”レベルにされる。

次に外部端子１１をボンデイング等の手段によ
つてアース電位VSに接続したとする。この場合、
電源の供給直後ではインバータ１５の出力信号に
よりMOSトランジスタ１２がオン状態にされ、
このMOSトランジスタ１２を介して高電位VCと
アース電位VSとの間に電流が流れる。一方、電
源が供給されてインバータ１３ないし１５が動作
すると、まずインバータ１３の出力が“１”レベ
ルに反転し、さらにインバータ１４の出力が
“０”レベルに、インバータ１５の出力が“１”
レベルに順次反転する。インバータ１５の出力が
“１”レベルに反転するといままでオン状態にさ
れていたMOSトランジスタ１２がオフする。こ
こで、MOSトランジスタ１２がオン状態となり、
VCとVSとの間に電流が流れるのは電流が供給さ
れた直後のごくわずかな期間である。そして、こ
のときの選択信号Ａは“１”レベルにされる。

このように上記回路でMOSトランジスタ１２
を介してVCとVSとの間で電流が流れるのは、外
部端子１１をアース電位VSに接続した場合に電
源を供給した直後のごくわずかな期間であり、従
来のように定常的に流れるものではない。また、
インバータ１３ないし１５はそれぞれCMOS構
成にされているため、これらのインバータで消費
される電流は極めて少なく、ほぼ０に近い。従つ
て、この回路の消費電流は従来よりも大幅に削減
される。

第２図はこの発明に係る半導体集積回路の第２
実施例による選択回路部分の構成を示す回路図で
ある。高電位VCと外部端子１１との間にはＰチ
ヤネルMOSトランジスタ１２のソース、ドレイ
ン間が挿入されている。上記端子１１にはラツチ
回路２１の信号入力端子が接続されている。２２
はこの回路に電源が供給された直後に所定のパル
ス幅を持つパルス信号を発生するパルス発生回路
であり、ここで発生されるパルス信号は上記
MOSトランジスタ１２のゲートに供給されると
共に上記ラツチ回路２１のセツト入力端子に供給
されるようになつている。そしてこのラツチ回路
２１のラツチ信号が選択信号Ａとして出力され
る。

次にこのような回路の作用を説明する。この回
路を含む集積回路に電源が供給され、電位VCが
所定の値まで上昇した後にパルス発生回路２２が
パルス信号を発生する。このパルス信号がゲート
に入力するとMOSトランジスタ１２がオン状態
にされる。これと同時にラツチ回路がセツトされ
る。いま外部端子１１がどこにも接続されていな
い場合、この端子１１はMOSトランジスタ１２
を介して“１”レベルに設定される。このとき外
部端子１１はどこにも接続されていないので、ト
ランジスタ１２を介してVCとVSとの間には電流
は流れない。他方、予めボンデイングより外部端
子１１がアース電位VSに接続されているとき、
この端子１１は“０”レベルに設定される。そし
てこのとき、MOSトランジスタ１２を介してVC
とVSとの間には電流が流れる。セツト期間、す
なわち上記パルス信号が“０”レベルにされてい
る期間に、外部端子１１の電位状態に応じた信号
がラツチ回路２１にラツチされる。従つて、選択
信号Ａは外部端子１１の接続状態に応じて“１”
レベルもしくは“０”レベルに設定される。セツ
ト期間終了後はMOSトランジスタ１２はオフ状
態にされる。このため、MOSトランジスタ１２
はオフ状態となり、VCとVSとの間に流れていた
電流は停止する。

このように上記回路でMOSトランジスタ１２
を介してVCとVSとの間で電流が流れるのは、外
部端子１１をアース電位VSに接続した場合にパ
ルス発生回路２２からのパルス信号がMOSトラ
ンジスタ１２のゲートに供給されている期間のみ
であり、この電流が流れる期間はごく僅である。
従つて、この実施例回路の場合にも、消費電流を
従来よりも大幅に削減することができる。

第３図はこの発明に係る半導体集積回路の第３
実施例による選択回路部分の構成を示す回路図で
ある。この実施例回路では外部端子が二つ用意さ
れる。高電位VCと一方の外部端子３１との間に
はＰチヤネルMOSトランジスタ３２のソース、
ドレイン間が挿入されている。上記外部端子３１
とアース電位VCとの間にはＮチヤネルMOSトラ
ンジスタ３３のソース、ドレイン間が挿入されて
いる。上記両MOSトランジスタ３２，３３のゲ
ートは共通に接続されている。高電位VCと他方
の外部端子３４との間にはＰチヤネルMOSトラ
ンジスタ３５のソース、ドレイン間が挿入されて
いる。上記外部端子３４とアース電位VSとの間
にはＮチヤネルMOSトランジスタ３６のソース、
ドレイン間が挿入されている。上記両MOSトラ
ンジスタ３５，３６のゲートは共通に接続されて
いる。そしてMOSトランジスタ３２，３３のケ
ート共通接続点３７は他方の外部端子３４に、
MOSトランジスタ３５，３６のゲート共通接続
点３８は一方の外部端子３１にそれぞれ接続され
ている。

すなわち、この実施例回路はＰチヤネルMOS
トランジスタ３２，３５それぞれおよびＮチヤネ
ルMOSトランジスタ３３，３６それぞれからな
る２個のCMOSインバータ３９，４０を設け、
この２個のインバータ３９，４０を一方および他
方の外部端子３１，３４相互間に逆並列接続して
フリツプフロツプ回路を構成するようにしたもの
である。そして選択信号としていずれか一方の外
部端子の信号が利用される。

この実施例回路において、例えば一方の外部端
子３１をボンデイング等の手段によりアース電位
VSに接続したとする。これによりインバータ４
０内のＰチヤネルMOSトランジスタ３５がオン
し、他方の外部端子３４は“１”レベルに設定さ
れる。このとき、このインバータ４０内のＮチヤ
ネルMOSトランジスタ３５はオフしている。従
つて、このインバータ４０には電流は流れない。
他方、上記端子３４が“１”レベルに設定される
と、インバータ３９内のＮチヤネルMOSトラン
ジスタ３３がオンし、ＰチヤネルMOSトランジ
スタ３２がオフするので、このインバータ３９に
も電流は流れない。

他方の外部端子３４をアース電位VSに接続し
た場合には外部端子３１が“１”レベルに設定さ
れ、この場合にもVCとVSとの間には、CMOSイ
ンバータ３９，４４がスイツチングする際の過渡
的な貫通電流の他には電流は流れない。

第４図はこの発明に係る半導体集積回路の第４
実施例による選択回路部分の構成を示す回路図で
ある。この実施例回路は前記第１図の実施例回路
におけるＰチヤネルのMOSトランジスタ１２の
代わりにソース、ドレイン間の一端がアース電位
VSに接続されたＮチヤネルのMOSトランジスタ
１８を設け、外部端子１１をボンデイングにより
高電位VCに接続することにより選択信号Ａのレ
ベルを変えるようにしたものであり、キヤパシタ
１７の一端は高電位VCに接続されている。

この実施例回路において、外部端子１１を高電
位VCに接続したとする。この場合、電源の供給
直後ではインバータ１５の出力信号はキヤパシタ
１７により“１”レベルにされるので、MOSト
ランジスタ１８がオン状態にされ、このMOSト
ランジスタ１８を介して高電位VCとアース電位
VSとの間に電流が流れる。一方、電源が供給さ
れてインバータ１３ないし１５が動作すると、ま
ずインバータ１３の出力が“０”レベルに反転
し、さらにインバータ１４の出力が“１”レベル
に、インバータ１５の出力が“０”レベルに順次
反転する。インバータ１５の出力が“０”レベル
に反転するといままでオン状態にされていた
MOSトランジスタ１８がオフする。ここで、
MOSトランジスタ１８がオン状態となり、VCと
VSとの間に電流が流れるのは電流が供給された
直後のごくわずかな期間である。

このように上記回路ではMOSトランジスタ１
８を介してVCとVSとの間で電流が流れるのは、
外部端子１１を高電位VCに接続した場合に電源
を供給した直後のごくわずかな期間であり、従来
のように定常的に流れるものではない。従つて、
この回路の消費電流は従来よりも大幅に削減され
る。

第５図はこの発明に係る半導体集積回路の第５
実施例による選択回路部分の構成を示す回路図で
ある。この実施例回路では、高電位VCと特定の
外部端子５１との間にＰチヤネルMOSトランジ
スタ５２のソース、ドレイン間が挿入されてい
る、そしてこのMOSトランジスタ５２のゲート
にはパワーダウン制御信号PDが供給されるよう
になつている。このパワーダウン制御信号PDと
はCMOS集積回路特有のものであり、CMOS集
積回路が非動作状態の際に内部回路の動作を停止
させるために使用される。従つて、この実施例回
路では、この選択回路を含む集積回路が動作状態
にされている期間のみ上記パワーダウン制御信号
PDによつてMOSトランジスタ５２がオン状態に
される。そして、このとき外部端子５１がアース
電位VSに接続されていれば、VCとVSとの間に
電流が流れる。ところが、集積回路が非動作状態
にされた時にはこの電源は流れず、非動作時にお
ける定常的な消費電流はない。

［発明の効果］ 以上説明したようにこの発明によれば、完成後
に内部機能の選択を行なう選択手段が設けられた
半導体集積回路において、上記選択手段における
消費電流を従来に比較して大幅に削減することが
できる半導体集積回路を提供することができる。

【図面の簡単な説明】

第１図はこの発明に係る半導体集積回路の第１
実施例による選択回路部分の構成を示す回路図、
第２図はこの発明の第２実施例による選択回路部
分の構成を示す回路図、第３図はこの発明の第３
実施例による選択回路部分の構成を示す回路図、
第４図はこの発明の第４実施例による選択回路部
分の構成を示す回路図、第５図はこの発明の第５
実施例による選択回路部分の構成を示す回路図、
第６図ないし第８図はそれぞれ従来回路の回路図
である。 １１，３１，３４，５１……外部端子、１２，
３２，３５，５２……MOSトランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 互いに値が異なる第１もしくは第２の電位が
   供給される第１のノードと、選択的に上記第２も
   しくは第１の電位に接続される外部端子と、上記
   外部端子と上記第１のノードとの間に電流通路が
   挿入されたMOSトランジスタと、少なくとも一
   定期間内に上記MOSトランジスタを導通させる
   制御手段とを具備したことを特徴とする半導体集
   積回路。 ２ 前記制御手段が、前記外部端子の信号を検出
   し、この検出信号を前記MOSトランジスタゲー
   トに供給する少なくとも１個のインバータで構成
   されている特許請求の範囲第１項に記載の半導体
   集積回路。 ３ 前記制御手段が、電源が供給された直後に所
   定のパルス幅を持つパルス信号を発生するパルス
   発生回路で構成されている特許請求の範囲第１項
   に記載の半導体集積回路。