JPS59127858A - 集積回路 - Google Patents
集積回路Info
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- JPS59127858A JPS59127858A JP58003851A JP385183A JPS59127858A JP S59127858 A JPS59127858 A JP S59127858A JP 58003851 A JP58003851 A JP 58003851A JP 385183 A JP385183 A JP 385183A JP S59127858 A JPS59127858 A JP S59127858A
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- JP
- Japan
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- vpp
- circuit
- insulating film
- transistor
- voltage
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- Pending
Links
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- 230000000295 complement effect Effects 0.000 claims abstract description 3
- 238000002955 isolation Methods 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 abstract description 9
- 239000012535 impurity Substances 0.000 abstract description 2
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- 239000000758 substrate Substances 0.000 description 3
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、高電圧で情報を書き込む相補型ＭＯ８（以下
ＣＭＯ８という）不揮発性半導体記憶装置の回路のなか
で、記憶素子部への印加電圧を書き込み高電圧（以下Ｖ
Ｂ１１ という）とするか、通常動作電圧（以下ｙｏ
ｏ という）とするかを選択する回路（以下 ／Ｖ
ＯＯスイッチング回路という）の構成方法に関する。
ＣＭＯ８という）不揮発性半導体記憶装置の回路のなか
で、記憶素子部への印加電圧を書き込み高電圧（以下Ｖ
Ｂ１１ という）とするか、通常動作電圧（以下ｙｏ
ｏ という）とするかを選択する回路（以下 ／Ｖ
ＯＯスイッチング回路という）の構成方法に関する。
不揮発性半導体記憶装置においては、情報書き込み時に
は２０ｖ以上の高電位’ＶＰＰ が、また情報読み出
し時及び待機時には５ｖ程度の電圧ｙｏ。
は２０ｖ以上の高電位’ＶＰＰ が、また情報読み出
し時及び待機時には５ｖ程度の電圧ｙｏ。
が、入出力部へ印加される。そのため入出力部には、印
加電圧をＶｐｐ とするか、ｖｏｏ とするかを選択
する、Ｖｐｐ／ｙｏｏ スイッチング回路を付加して
おく必要がある。
加電圧をＶｐｐ とするか、ｖｏｏ とするかを選択
する、Ｖｐｐ／ｙｏｏ スイッチング回路を付加して
おく必要がある。
ところで周辺回路を０ＭＯ８で構成する、不揮発性半導
体記憶装置は、ＮＭＯＳで構成する場合に比べ消費電流
を低減できるため有用であ、るが、製造例はまだ数少な
い。
体記憶装置は、ＮＭＯＳで構成する場合に比べ消費電流
を低減できるため有用であ、るが、製造例はまだ数少な
い。
第１図に、０ＭＯ８不揮発性半導体記憶装置における従
来のＶｐｐ／’Ｖｏｏ スイッチング回路の一例をあ
げる。
来のＶｐｐ／’Ｖｏｏ スイッチング回路の一例をあ
げる。
ここで１０１はＰチャネルＭＯ８）ランジスタ、１０２
はＮチャネルＭＯ９）ランジスタ、また図中のＰＲＧ信
号は、ＰＲＧが＠″１”（接地電位）のときｙｏｏ
を、′０”（ｖ００電位）のとき’ＶＰＰ を選択す
る制御信号である。ここでＰＲＧはＰＲＧ信号の負論理
を表わす。
はＮチャネルＭＯ９）ランジスタ、また図中のＰＲＧ信
号は、ＰＲＧが＠″１”（接地電位）のときｙｏｏ
を、′０”（ｖ００電位）のとき’ＶＰＰ を選択す
る制御信号である。ここでＰＲＧはＰＲＧ信号の負論理
を表わす。
しかし、この第１図に示す回路は、ＰＲＧ信号を′１”
としたとき（ｖｏｏ を選択したとき）６点の電位は、
ダイナミックに変化し、Ｔｒｉ 、 Ｔｒ２及びＴｒ３
の拡散層接合容量により決定する。そのため次に述
べるような欠点を有する。
としたとき（ｖｏｏ を選択したとき）６点の電位は、
ダイナミックに変化し、Ｔｒｉ 、 Ｔｒ２及びＴｒ３
の拡散層接合容量により決定する。そのため次に述
べるような欠点を有する。
１）６点の電位が安定するまでにある程度の時間を要す
るため、高速動作に不利である。
るため、高速動作に不利である。
２）６点の電位を所望の値とするために、Ｔｒｉ、Ｔｒ
２ 、Ｔｒ３の拡散層接合容量を正確に設定しておく必
要がある。
２ 、Ｔｒ３の拡散層接合容量を正確に設定しておく必
要がある。
本発明はかかる欠点を除去したもので、Ｖｐｐ／ｖｏｏ
スイッチング回路を構成する際、通常、素子分離の
目的で製造されるフィールド絶縁膜をゲート膜とするＭ
（Ｍｌ）ランジスタを用いるものである。
スイッチング回路を構成する際、通常、素子分離の
目的で製造されるフィールド絶縁膜をゲート膜とするＭ
（Ｍｌ）ランジスタを用いるものである。
以下本発明の詳細な説明する。第２図に本発明で用いて
いるフィールド絶縁膜をゲート膜とするＭＯＳ）ランジ
スタ（Ｔｒ、？）（以下フィールドトランジスタという
）と通常のＭＯＳ）ランジスタ（Ｔｒ、）の断面を示す
。ここで２０１はゲートポリシリコン、２０２はフィー
ルド絶縁膜、２０３はソース及びドレイン拡散層、２０
４はゲート絶縁膜、２０５はチャネルストッパー用拡散
層、２０６は基板またはウェルである。いまフィールド
絶縁膜厚、及びフィールド絶縁膜下の不純物濃度を制御
することにより、Ｐチャネルフィールドトランジスタの
閾値電圧を（ＶＰ？−０，７） Ｖ程度に設定し、Ｎチ
ャネルの通常の閾値電圧０．７Ｖ、程度のＭＯＳ）ラン
ジスタとともに、ＣＭＯＳインバータを構成したときの
入出力特性図を第３図に示す。このようなインバータを
構成すると、低電圧の入力信号で高電圧の出力信号を制
御でき、しかもＮチャネルＭＯＳ）ランジスタに高電圧
が印加されないため、基板電流の増加で誤動作、特性劣
化等を防止できる。
いるフィールド絶縁膜をゲート膜とするＭＯＳ）ランジ
スタ（Ｔｒ、？）（以下フィールドトランジスタという
）と通常のＭＯＳ）ランジスタ（Ｔｒ、）の断面を示す
。ここで２０１はゲートポリシリコン、２０２はフィー
ルド絶縁膜、２０３はソース及びドレイン拡散層、２０
４はゲート絶縁膜、２０５はチャネルストッパー用拡散
層、２０６は基板またはウェルである。いまフィールド
絶縁膜厚、及びフィールド絶縁膜下の不純物濃度を制御
することにより、Ｐチャネルフィールドトランジスタの
閾値電圧を（ＶＰ？−０，７） Ｖ程度に設定し、Ｎチ
ャネルの通常の閾値電圧０．７Ｖ、程度のＭＯＳ）ラン
ジスタとともに、ＣＭＯＳインバータを構成したときの
入出力特性図を第３図に示す。このようなインバータを
構成すると、低電圧の入力信号で高電圧の出力信号を制
御でき、しかもＮチャネルＭＯＳ）ランジスタに高電圧
が印加されないため、基板電流の増加で誤動作、特性劣
化等を防止できる。
このようなインバータを用いて、Ｖｐｐ／Ｖｏ。
スイッチング回路を０ＭＯ８で構成したときの回路図を
第４図に示す。ここで４０１がＰチャネルフィールドト
ランジスタである。またＰＲＧ信号が１０”ノドきｖｏ
ｏ ヲ、１′１＃のときｙｐｐ を選択するもので
ある。この回路は、従来の回路に比べ、拡散容量比で電
位を設定する必要なく、また動作がスタティックである
ため、従来の回路に比べ高速に動作できる。
第４図に示す。ここで４０１がＰチャネルフィールドト
ランジスタである。またＰＲＧ信号が１０”ノドきｖｏ
ｏ ヲ、１′１＃のときｙｐｐ を選択するもので
ある。この回路は、従来の回路に比べ、拡散容量比で電
位を設定する必要なく、また動作がスタティックである
ため、従来の回路に比べ高速に動作できる。
以上のように本発明は、従来の回路の欠点を除去してい
る。
る。
第１図は従来（７） ＯＭ ＯＳ ＶＰＰ／ＶＯＯスイ
ッチング回路。第２図は本発明で用いるフィールドトラ
ンジスタの断面図。第３図はフィールドトランジスタを
用いた入出力特性図。第４図は本発明のｏ Ｍ ＯＳ
Ｖｐｐ／Ｖｏｏ スイｙ チン！回路。 １０１・・・・・・ＰチャネルＭＯ８）ランジスタ１０
２・・・・・・ＮチャネルＭＯＳ）ランジスタ２０１・
・・・・・ゲートポリシリコン２０２・・・・・・フィ
ールド絶縁膜 ２０３・・・・・・ソース及び′ｙ屋イン拡散層２０４
・・・・・・ゲート絶縁膜 ２０５・・・・・・チャネルストッパー用拡散層２０６
・・・・・・基板またはウェル ４０１・・・・・・Ｐチャネルフィールドトランジスタ
以上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務 第１図
ッチング回路。第２図は本発明で用いるフィールドトラ
ンジスタの断面図。第３図はフィールドトランジスタを
用いた入出力特性図。第４図は本発明のｏ Ｍ ＯＳ
Ｖｐｐ／Ｖｏｏ スイｙ チン！回路。 １０１・・・・・・ＰチャネルＭＯ８）ランジスタ１０
２・・・・・・ＮチャネルＭＯＳ）ランジスタ２０１・
・・・・・ゲートポリシリコン２０２・・・・・・フィ
ールド絶縁膜 ２０３・・・・・・ソース及び′ｙ屋イン拡散層２０４
・・・・・・ゲート絶縁膜 ２０５・・・・・・チャネルストッパー用拡散層２０６
・・・・・・基板またはウェル ４０１・・・・・・Ｐチャネルフィールドトランジスタ
以上 出願人 株式会社諏訪精工舎 代理人 弁理士 最上 務 第１図
Claims (1)
- 書き込み時に、高電圧を必要とする相補型ＭＯ８不揮発
性半導体記憧装置において、通常、素子分離の目的で製
造されるフィールド絶縁膜をゲート膜とするＭＯＳ）ラ
ンジスター用いて、記憶素子部への印加電圧を書き込み
高電圧とするか、通常動作電圧とするかを選択する回路
を構成することを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58003851A JPS59127858A (ja) | 1983-01-13 | 1983-01-13 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58003851A JPS59127858A (ja) | 1983-01-13 | 1983-01-13 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59127858A true JPS59127858A (ja) | 1984-07-23 |
Family
ID=11568682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58003851A Pending JPS59127858A (ja) | 1983-01-13 | 1983-01-13 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59127858A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6161295A (ja) * | 1984-08-31 | 1986-03-29 | Fujitsu Ltd | 半導体記憶装置 |
| US5169792A (en) * | 1989-03-31 | 1992-12-08 | Kabushiki Kaisha Toshiba | Semiconductor device |
| WO1999036965A1 (en) * | 1998-01-13 | 1999-07-22 | Lsi Logic Corporation | A high voltage transistor having a field oxide gate region |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5724126A (en) * | 1980-06-02 | 1982-02-08 | Xerox Corp | C-mos input buffer compatible with ttl |
| JPS57104253A (en) * | 1980-12-19 | 1982-06-29 | Matsushita Electric Ind Co Ltd | Semiconductor memory device |
-
1983
- 1983-01-13 JP JP58003851A patent/JPS59127858A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5724126A (en) * | 1980-06-02 | 1982-02-08 | Xerox Corp | C-mos input buffer compatible with ttl |
| JPS57104253A (en) * | 1980-12-19 | 1982-06-29 | Matsushita Electric Ind Co Ltd | Semiconductor memory device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6161295A (ja) * | 1984-08-31 | 1986-03-29 | Fujitsu Ltd | 半導体記憶装置 |
| JPH059880B2 (ja) * | 1984-08-31 | 1993-02-08 | Fujitsu Ltd | |
| US5169792A (en) * | 1989-03-31 | 1992-12-08 | Kabushiki Kaisha Toshiba | Semiconductor device |
| WO1999036965A1 (en) * | 1998-01-13 | 1999-07-22 | Lsi Logic Corporation | A high voltage transistor having a field oxide gate region |
| US6133077A (en) * | 1998-01-13 | 2000-10-17 | Lsi Logic Corporation | Formation of high-voltage and low-voltage devices on a semiconductor substrate |
| US6194766B1 (en) | 1998-01-13 | 2001-02-27 | Lsi Logic Corporation | Integrated circuit having low voltage and high voltage devices on a common semiconductor substrate |
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