JP3087289B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3087289B2 JP3087289B2 JP19027390A JP19027390A JP3087289B2 JP 3087289 B2 JP3087289 B2 JP 3087289B2 JP 19027390 A JP19027390 A JP 19027390A JP 19027390 A JP19027390 A JP 19027390A JP 3087289 B2 JP3087289 B2 JP 3087289B2
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- Japan
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関する。
〔従来の技術〕 一般に半導体集積回路の中にはそれ等を応用したシス
テム中に組み込まれた状態で各集積回路ブロックの選択
／非選択を決定する為の信号線、すなわちCS（Chip Se
lect）やCE（Chip Enable）あるいはOE（Output Enab
le）と呼ばれる信号（ここでCSと総称する）を有するも
のがある。
テム中に組み込まれた状態で各集積回路ブロックの選択
／非選択を決定する為の信号線、すなわちCS（Chip Se
lect）やCE（Chip Enable）あるいはOE（Output Enab
le）と呼ばれる信号（ここでCSと総称する）を有するも
のがある。
従来の半導体集積回路ではこれ等の信号の選択電位、
すなわちこの集積回路が選択されたことを意味する電位
（Active Levelとも呼ぶ）は“H"レベルまたは“L"レ
ベルに固定されていた。
すなわちこの集積回路が選択されたことを意味する電位
（Active Levelとも呼ぶ）は“H"レベルまたは“L"レ
ベルに固定されていた。
上述した従来の半導体集積回路は、選択電位が固定さ
れている為に、システムに組み込む際に余分なインバー
タを介して接続する必要があるなどの欠点があった。
れている為に、システムに組み込む際に余分なインバー
タを介して接続する必要があるなどの欠点があった。
〔課題を解決するための手段〕 本発明の半導体集積回路は、チップセレクト外部信号
を一端に入力して内部にチップセレクト内部信号を供給
する排他的論理和回路と、セット・リセット端にそれぞ
れトランジスタゲートを介して前記チップセレクト外部
信号及びその反転信号をそれぞれ入力して前記排他的論
理和回路の他端に論理出力を供給するラッチ回路と、異
る時定数の二つの電源投入信号をそれぞれ入力して前記
トランジスタゲートにゲート信号を供給する電源投入パ
ルスを発生するパワーオンリセット回路とを含んで構成
されている。
を一端に入力して内部にチップセレクト内部信号を供給
する排他的論理和回路と、セット・リセット端にそれぞ
れトランジスタゲートを介して前記チップセレクト外部
信号及びその反転信号をそれぞれ入力して前記排他的論
理和回路の他端に論理出力を供給するラッチ回路と、異
る時定数の二つの電源投入信号をそれぞれ入力して前記
トランジスタゲートにゲート信号を供給する電源投入パ
ルスを発生するパワーオンリセット回路とを含んで構成
されている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図、第２図は第１図
の動作を説明するために電源投入直後の回路中の各点に
おける電位変化を示したタイミング図である。
の動作を説明するために電源投入直後の回路中の各点に
おける電位変化を示したタイミング図である。
一般に半導体集積回路を応用したコンピュータシステ
ムにおいては、電源投入直後はシステムの不定な動作を
防止する為にデータバスに接続されているCPUを除く全
ての半導体集積回路、すなわち半導体記憶回路や半導体
周辺回路は非選択状態にするのが通常である。
ムにおいては、電源投入直後はシステムの不定な動作を
防止する為にデータバスに接続されているCPUを除く全
ての半導体集積回路、すなわち半導体記憶回路や半導体
周辺回路は非選択状態にするのが通常である。
本発明はそれを利用し第１図に示すように、電源投入
直後に選択外部信号CSの電位を読み取り、以降、その反
転電位をチップの選択内部電位CSOとする機構を有し、
またその機構は電源投入直後の外部信号CSの電位を取り
込む為のラッチ回路２と、電源投入直後にラッチ回路２
を駆動する為のパワーオンリセット回路１とを有してい
る。
直後に選択外部信号CSの電位を読み取り、以降、その反
転電位をチップの選択内部電位CSOとする機構を有し、
またその機構は電源投入直後の外部信号CSの電位を取り
込む為のラッチ回路２と、電源投入直後にラッチ回路２
を駆動する為のパワーオンリセット回路１とを有してい
る。
回路動作を説明すると第２図に示すように、まず、電
源が投入されるとＡ点の電位はC1・R1で決まる時定数に
従って上昇する。
源が投入されるとＡ点の電位はC1・R1で決まる時定数に
従って上昇する。
Ａ点に接続されているXORゲートXOR1のしきい値電圧
までＡ点の電位が上昇すると、XORゲートXORは反転し、
Ｃ点の電位は“H"電位に上がる。
までＡ点の電位が上昇すると、XORゲートXORは反転し、
Ｃ点の電位は“H"電位に上がる。
これによってラッチ回路２の入力団のゲートG1,G2が
開き、選択外部信号CSの電位，すなわちＤ点に加えられ
ている電位がラッチ回路２にセットされ、Ｅ点に出力さ
れる。
開き、選択外部信号CSの電位，すなわちＤ点に加えられ
ている電位がラッチ回路２にセットされ、Ｅ点に出力さ
れる。
次にＢ点の電位はC2・R2で決まるＡ点よりも大きな時
定数で上昇し、Ｂ点に接続されているXORゲートXOR1の
しきい値を越えると、XORゲートXOR1は再び反転し、ラ
ッチ回路２の入力段のゲートは閉じる。
定数で上昇し、Ｂ点に接続されているXORゲートXOR1の
しきい値を越えると、XORゲートXOR1は再び反転し、ラ
ッチ回路２の入力段のゲートは閉じる。
それ以降Ｅ点の電位はラッチ回路２によって保持され
Ｄ点、すなわち選択外部信号CSに電源投入時と異なる電
位、すなわち選択電位が加わると、Ｄ点とＥ点に接続さ
れたXORゲートXOR2が反転し、Ｆ点、すなわち内部回路
への選択信号であるCSOを“H"電位に上げる。
Ｄ点、すなわち選択外部信号CSに電源投入時と異なる電
位、すなわち選択電位が加わると、Ｄ点とＥ点に接続さ
れたXORゲートXOR2が反転し、Ｆ点、すなわち内部回路
への選択信号であるCSOを“H"電位に上げる。
ガードタイムt1は電源投入直後、システムが安定状態
に入る以前のCS電位を取り込まない為の時間で、およそ
100μｓゲートt2はラッチ回路２の入力ゲートG1,G2を開
けている時間であり、およそ100ns〜１μｓの時間があ
れば十分である。
に入る以前のCS電位を取り込まない為の時間で、およそ
100μｓゲートt2はラッチ回路２の入力ゲートG1,G2を開
けている時間であり、およそ100ns〜１μｓの時間があ
れば十分である。
時間t1とt2の合計であるt3は長過ぎればシステムの動
作開始に間に合わなくなる為、長くても1mS以内に収ま
らなければならない。
作開始に間に合わなくなる為、長くても1mS以内に収ま
らなければならない。
第３図は本発明をマスク式読み出し専用記憶回路（以
下マスク式ROMと記す）に応用した場合の回路図であ
る。
下マスク式ROMと記す）に応用した場合の回路図であ
る。
マスク式ROMでは記憶内容を決定するフォト・レジス
ト工程において記憶内容を決定すると同時にCSの選択電
位を変更することが可能になっている場合が多い。
ト工程において記憶内容を決定すると同時にCSの選択電
位を変更することが可能になっている場合が多い。
この為、他の半導体集積回路に比べてCSの選択電位に
対する自由度は高い。
対する自由度は高い。
しかしながら、記憶内容とCSの選択電位は同じフォト
・レジスト工程で決定する為に、同じ記憶内容を持ちな
がら異なる選択電位を持ったマスク式ROMを製造するに
はフォト・レジスト・マスクをもう１枚用意しなければ
ならない。
・レジスト工程で決定する為に、同じ記憶内容を持ちな
がら異なる選択電位を持ったマスク式ROMを製造するに
はフォト・レジスト・マスクをもう１枚用意しなければ
ならない。
本発明を応用することによって同一のフォト・レジス
ト・マスクを使用して同一の記憶内容を持ちながら異な
る選択電位を持つマスク式ROMを製造することができ
る。
ト・マスクを使用して同一の記憶内容を持ちながら異な
る選択電位を持つマスク式ROMを製造することができ
る。
具体的には選択電位を“H"電位にするには記憶内容を
決定するフォト・レジスト工程でトランジスタT2をデプ
レッショントランジスタとして構成し、“L"電位にする
には同様にトランジスタT3をデプレッショントランジス
タとし、また本発明を利用する場合はトランジスタT4を
デプレッショントランジスタとする。
決定するフォト・レジスト工程でトランジスタT2をデプ
レッショントランジスタとして構成し、“L"電位にする
には同様にトランジスタT3をデプレッショントランジス
タとし、また本発明を利用する場合はトランジスタT4を
デプレッショントランジスタとする。
CSを「don't care」にする場合はT1をデプレッショ
ントランジスタとすればよい。
ントランジスタとすればよい。
以上説明したように本発明は、選択外部信号の選択電
位を電源投入時に動的に決定することにより、フレキシ
ブルな半導体集積回路を提供し、応用システムの部品点
数の減少に効果を生む。
位を電源投入時に動的に決定することにより、フレキシ
ブルな半導体集積回路を提供し、応用システムの部品点
数の減少に効果を生む。
第１図は本発明の一実施例の回路図、第２図は第１図の
回路の電源投入直後の動作を説明するための各点の電圧
のタイミング図、第３図は本発明をマスク式ROMに応用
した一例の回路図である。 １……パワーオンリセット回路、２……ラッチ回路、3,
4……半導体集積回路、CS……チップ選択外部信号、CSO
……チップ選択内部信号、C1,C2……コンデンサ、R1,R2
……抵抗、T1,T2,T3,T4……トランジスタ。
回路の電源投入直後の動作を説明するための各点の電圧
のタイミング図、第３図は本発明をマスク式ROMに応用
した一例の回路図である。 １……パワーオンリセット回路、２……ラッチ回路、3,
4……半導体集積回路、CS……チップ選択外部信号、CSO
……チップ選択内部信号、C1,C2……コンデンサ、R1,R2
……抵抗、T1,T2,T3,T4……トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 17/00 G11C 11/34 G06F 12/16
Claims (1)
- 【請求項１】チップセレクト外部信号を一端に入力して
内部にチップセレクト内部信号を供給する排他的論理和
回路と、セット・リセット端にそれぞれトランジスタゲ
ートを介して前記チップセレクト外部信号及びその反転
信号をそれぞれ入力して前記排他的論理和回路の他端に
論理出力を供給するラッチ回路と、異なる時定数の二つ
の電源投入信号をそれぞれ入力して前記トランジスタゲ
ートにゲート信号を供給する電源投入パルスを発生する
パワーオンリセット回路とを含むことを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19027390A JP3087289B2 (ja) | 1990-07-18 | 1990-07-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19027390A JP3087289B2 (ja) | 1990-07-18 | 1990-07-18 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0476898A JPH0476898A (ja) | 1992-03-11 |
| JP3087289B2 true JP3087289B2 (ja) | 2000-09-11 |
Family
ID=16255414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19027390A Expired - Fee Related JP3087289B2 (ja) | 1990-07-18 | 1990-07-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3087289B2 (ja) |
-
1990
- 1990-07-18 JP JP19027390A patent/JP3087289B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0476898A (ja) | 1992-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |