KR19980079348A - 반도체 집적회로 - Google Patents

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Abstract

종래에는, 반도체 집적회로에 있어서, 조합 회로는 정상적으로 동작하지만, 순서회로는 유지 데이터의 소실에 의해 오동작한다는 문제점이 있었다.
본 발명에 따르면, 순서회로에 포함되는 전계효과 트랜지스터는 제어수단이 그 임계값 전압을 가변으로 할 수 있도록 구성하였기 때문에, 동작시에는 트랜지스터의 임계값 전압을 낮게 하여 기억 유지 노드로의 데이터의 기입, 판독을 고속화하고, 비동작시에는 트랜지스터의 임계값 전압을 파괴, 소실시키지 않도록 함과 동시에, 저 소비 전력화를 실현할 수 있다.

Description

반도체 집적회로
본 발명은 휴대용 전자기기등의 전지수명을 연장시키기 위해 저소비전력화한 반도체 집적회로에 관한 것이다.
최근, 휴대기기의 진보·발전에 따라 내장전지를 더욱 장시간 사용할 수 있 도록 반도체 집적회로(LSI)를 저소비전력화하는 것이 요구되고 있다. 저소비전력화를 실현하기 위한 유효한 방법으로서, 예를 들면 동작전압을 낮추는 것등을 들수있다. 즉, 소비전력은 전압과 전류의 곱으로 구해지므로 동작전압을 저하시킴으로써 전압과 전류의 양쪽을 저감할 수 있고, 이것에 의해 일반적으로 자승의 효과가 있다고 한다.
그러나, LSI를 구성하는 MOSFET는 전원전압을 낮추면 동작이 열화하여 속도가 느려진다는 성질을 갖고 있다. 이 성질은 전원전압을 저하시키더라도 임계값전압을 준비없이 낮출수 없다는 것에 기인한다. 왜냐하면, 임계값을 저하시키면 MOSFET의 오프시의 누설전류가 증대해 버려 오히려 소비전력을 증가시켜 버리기 때문이다. 이 과제를 해결하기 위해 종래는 다음과 같은 방법이 사용되고 있었다.
도 7은 예를 들면 일본국 특허공개공보 평성 제7-212218호에 개시된 종래의 소위 MT-CM0S(Multi-threshold CM0S)에 의한 저전압 동작회로이다. 도면에 있어서 (1), (2) 및 (5)는 p채널 MOSFET이고, (3),(4) 및 (6)은 n채널 MOSFET이다. p채널 MOSFET(1), (2)의 임계값전압의 절대값은 p채널 MOSFET(5)의 임계값의 절대값보다 낮게 설정되어 있음과 동시에, n채널 MOSFET(3), (4)의 임계값전압의 절대값이 n채널 MOSFET(6)의 임계값의 절대값보다 낮게 설정되어 있다(이하,「임계값전압」은 그 절대값을 말하는 것으로 한다). 그리고, 이들 MOSFET(1)∼(4)가 2입력 NAND게이트의 조합회로(11)를 구성한다. 또한, p채널 MOSFET(5)는 전원전압(12)과 가상적인 전원선(9) 사이에 접속되고, 그의 게이트에는 제어신호 CSB1이 입력되며, n채널 MOSFET(6)은 가상적인 접지선(10)과 접지(13) 사이에 접속되고, 그의 게이트에는 제어신호 CS1이 입력된다.
다음에 동작에 대해서 설명한다.
이 2입력 NAND 게이트의 조합회로(11)를 동작시키는 경우에는 제어신호 CS1을 하이레벨로 함과 동시에 그의 반전신호인 제어신호 CSB1을 로우레벨로 한다. 따라서 p채널 MOSFET(5) 및 n채널 MOSFET(6)은 모두 온상태가 되고, 가상적인 전원선(9)은 전원전압(12)의 전압 VDD레벨까지 끌어올려지고, 한편 가상적인 접지선(10)은 접지(13)의 VGND레벨까지 내려진다. 이 결과, 이 조합회로(11)는 통상의 NAND 동작을 하는 것으로 된다. 이 때, MOSFET(1)∼(4)는 임계값전압(절대값)이 낮게 설정되어 있기 때문에, 전원전압(12)의 전압 VDD가 저전압일 때에도 고속의 동작이 가능해진다.
조합회로(11)가 동작하지 않는 경우에는 제어신호 CS1을 로우레벨로 하고, 그의 반전신호인 제어신호 CSB1을 하이레벨로 한다. 이 때, p채널 MOSFET(5) 및 n채널 MOSFET(6)은 모두 오프로 되고, 가상적인 전원선(9) 및 가상적인 접지선(10)은 전원전압(12) 및 접지(13)에서 각각 분리된다. 이 때, p채널 MOSFET(5) 및 n채널 MOSFET(6)은 모두 임계값전압(절대값)이 MOSFET(1)∼(4)보다 높게 설정되어 있기 때문에, 누설전류를 작게 억제할 수 있다.
일반적으로, MOSFET의 게이트와 소스 사이의 전압이 임계값전압 이하인 영역에서는 소스와 드레인 사이의 누설전류는 게이트전압에 대해서 지수함수적으로 증가한다. 이 때문에, 조합회로(11)가 동작하지 않는 경우, MOSFET(1)∼(4)와 MOSFET(5), (6)의 임계값전압에 차를 갖게 함으로써 누설전류를 대폭 삭감할 수 있다. 또, 일예로서, 도 7은 조합회로(11)가 2입력 NAND 게이트인 경우를 도시한 것이지만, 이것은 LSI를 구성하는 어떠한 종류 및 규모의 회로라도 동일한 의론이 성립한다.
종래의 저전압 동작형의 반도체 집적회로는 이상과 같이 구성되어 있으므로, 2입력 NAND 게이트와 같이 출력이 입력의 조합에 의해서 결정되는 조합회로인 경우에는 정상적으로 동작하지만, 이전의 상태를 기억유지하는 기능을 갖는 순서회로인 경우에는 오동작을 일으켜 버리는 등의 문제가 있었다.
이 순서회로의 일예로서, 도 8에 2개의 인버터의 입력과 출력이 서로 교차해서 접속된 소위 래치회로의 도면을 도시한다. 도면에 있어서, (14), (15)는 p채널 MOSFET, (16), (17)은 n채널 MOSFET이고, 모두 낮은 임계값전압(절대값)을 갖는 것이다. (5)는 p채널 MOSFET, (6)은 n채널 MOSFET이고, 양쪽 모두 임계값전압(절대값)은 높은 것으로 이루어진다. 이들 MOSFET(14)∼(17)에 의해 순서회로(20)가 구성되고, 노드(18), (19)가 한쌍의 기억유지노드를 형성하고, 그의 한쪽이 하이레벨일 때에는 다른 한쪽이 로우레벨로 되어 입력된 값을 유지할 수 있다.
다음에 동작에 대해서 설명한다.
CS1이 하이레벨임과 동시에 CSB1이 로우레벨로 된 상태에서 순서회로(20)가 동작하는 경우에는 기입된 데이터의 값이 정상으로 유지되고, 또 p채널 MOSFET (14), (15)와 n채널 MOSFET(16),(17)의 임계값전압이 모두 낮기 때문에, 노드(18), (19)로의 기입 및 판독을 고속으로 실행할 수 있다.
그러나, 동작하지 않을 때, CS1이 로우레벨이고 또 CSB1이 하이레벨로 되어 누설전류가 저감되어 버리면, MOSFET(14)∼(17)에 있어서 오프시의 누설전류 쪽이 MOSFET(5), (6)의 오프시의 누설전류보다 커지므로, 노드(18), (19)의 데이터를 유지할 수 없게 된다. 왜냐하면, 예를 들어 노드(18)가 하이레벨이고 노드(19)가 로우레벨인 것으로 하면, MOSFET(14)∼(17)중 p채널 MOSFET(15) 및 n채널 MOSFET(16)이 오프로 되고 다른 2개는 온으로 되지만, p채널 MOSFET(15) 및 n채널 MOSFET(16)을 흐르는 누설전류로 인해 하이레벨의 노드(18)가 저하하고 로우레벨의 노드(19)가 상승해 버리기 때문인다. 이것은 노드(18), (19)의 레벨이 동일하게 될 때까지 계속되고, 그 결과 유지되어 있던 데이터는 소실되어 버린다. 이와 같이, 종래의 저전압 동작형의 반도체 집적회로에서는 순서회로의 데이터가 소실되어 버린다고 하는 문제가 있었다.
본 발명은 상기한 바와 같은 문제를 해결하기 위해 이루어진 것으로, 순서회로의 유지데이터를 파괴하지 않고 동작하고 있지 않은 회로의 누설전류의 저감에 의해 저소비전력화를 도모할 수 있는 반도체 집적회로를 얻는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에 따른 반도체 집적회로의 회로구성도
도 2는 본 발명의 실시예 2에 따른 반도체 집적회로의 회로구성도
도 3은 본 발명의 실시예 3에 따른 반도체 집적회로의 회로구성도
도 4는 본 발명의 실시예 4에 따른 반도체 집적회로의 회로구성도
도 5는 본 발명의 실시예 5에 따른 반도체 집적회로의 회로구성도
도 6은 본 발명의 실시예 6에 따른 반도체 집적회로의 회로구성도
도 7은 종래의 MT-CMOS에 의한 저전압 동작회로의 회로구성도
도 8은 종래의 래치회로의 회로구성도
도면의 주요부분에 대한 부호의 설명
5 : p채널 MOSFET (스위칭수단) 6 : n채널 MOSFET(스위칭수단)
11 : 조합회로 12 : 전원전압
14, 15 : p채널 MOSFET(제어수단) 16,17 : n채널 MOSFET(제어수단)
20 : 순서회로
21, 211∼21n :정전압발생기(제어수단)
22, 221∼22n :부전압발생기(제어수단)
23, 24, 231∼23n, 241∼24n :백게이트용 노드(제어수단)
48 : 승압기(제 1 승압기, 제 2 승압기)
49 : 강압기(제 1 강압기, 제 2 강압기)
581∼58n, 591∼59 : 멀티플렉서회로
청구항1에 기재된 발명에 관한 반도체 집적회로는 스위칭수단, 상기 스위칭수단에 접속된 조합회로, 제 1 전계효과 트랜지스터를 포함하는 순서회로 및 제 1 전계효과 트랜지스터의 임계값전압을 가변으로 하는 제어수단을 구비한 것이다.
청구항2에 기재된 발명에 관한 반도체 집적회로는 조합회로와 순서회로를 포함하는 논리회로 및 승압기와 강압기를 갖는 집적회로를 구비한 반도체 집적회로에 있어서, 집적회로의 승압기 및 강압기를 사용해서 조합회로의 스위칭수단을 구동함과 동시에 순서회로에 포함되는 백게이트를 갖는 전계효과 트랜지스터의 백게이트를 거쳐서 제어하는 제어수단을 구동하는 것이다.
이하, 본 발명의 실시예를 설명한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 저전압 동작형의 반도체 집적회로를 도시한 도면이고, 도면에 있어서 (1), (2)는 p채널 MOSFET, (5)는 p채널 MOSFET, (3), (4)는 n채널 MOSFET, (6)은 n채널 MOSFET, (23), (24)는 백게이트용 노드이다. 여기서, p채널 MOSFET(l), (2)의 임계값전압의 절대값은 p채널 MOSFET(5)의 임계값전압의 절대값보다 낮게 설정됨과 동시에, n채널 MOSFET(3), (4)의 임계값전압의 절대값은 n채널 MOSFET(6)의 임계값전압의 절대값보다 낮게 설정되어 있다(이하, 「임계값전압」은 그의 절대값을 말하는 것으로 한다). 그리고, 이들 MOSFET(1)∼(4)가, 예를 들면 2입력 NAND게이트와 같은 조합회로(11)를 구성하고, MOSFET(5), (6)이 스위칭수단을 구성한다. 이 경우, p채널 MOSFET(5)는 전원전압(12)과 가상적인 전원선(9) 사이에 접속되고, 그의 게이트에는 제어신호 CSB1이 입력된다. 또한, n채널 MOSFET(6)은 가상적인 접지선(10)과 접지(13) 사이에 접속되고, 그의 게이트에는 제어신호 CS1이 입력된다.
한편, (14), (15)는 p채널 MOSFET, (16), (17)은 n채널 MOSFET이고, 이들 순서회로(20)를 구성하고 있다. 또한, 정전압발생기(21), 부전압발생기(22) 및 MOSFET(14)∼(17)의 백게이트용 노드(23), (24)가 제어수단을 구성하고 있다. 이들 MOSFET(14)∼(17)은 임계값전압의 절대값이 낮은 것으로 이루어지고, 노드(18), (19)가 한쌍의 기억유지노드를 형성하고 있다. 이 경우,p채널 MOSFET(14), (15)의 백게이트전위 VC1을 정전압발생기(21)의 출력에 접속하고, n채널 MOSFET(16), (17)의 백게이트전위 VD1을 부전압발생기(22)의 출력에 접속한 구성으로 되어 있다.
다음에 동작에 대해서 설명한다.
조합회로(11)를 동작시키는 경우에는 제어신호 CS1을 하이레벨로 함과 동시에 그의 반전신호인 제어신호 CSB1을 로우레벨로 한다. 이것에 의해, p채널 MOSFET(5) 및 n채널 MOSFET(6)은 모두 온상태로 되고, 가상적인 전원선(9)은 전원전압(12)의 전위 VDD레벨까지 끌어올려지고, 한편 가상적인 접지선(10)은 접지(13)의 VGND레벨까지 내려진다. 이 결과, 이러한 2입력 NAND게이트의 조합회로(11)는 통상의 NAND동작을 하게 된다. 이 때, MOSFET(1)∼(4)의 임계값전압(절대값)은 낮게 설정되어 있기때문에, 전원전압(12)의 전압이 저전압일 때에도 저소비전력으로 고속의 동작이 가능해진다.
조합회로(11)를 동작시키지 않는 경우에는 제어신호 CS1을 로우레벨로 하고, 그의 반전신호인 제어신호 CSB1을 하이레벨로 한다. 이 때, p채널 MOSFET(5) 및 n채널 MOSFET(6)은 모두 오프로 되고, 가상적인 전원선(9) 및 가상적인 접지선(10)은 각각 전원전압(12) 및 접지(13)에서 분리된다. 여기서, p채널 MOSFET(5) 및 n채널 MOSFET(6)은 모두 임계값전압(절대값)이 MOSFET(1)∼(4)보다 높게 설정되어 있으므로, 누설전류를 작게 억제할 수 있다.
한편, 순서회로(20)에 관해서는 동작시에는 제어수단에 입력하는 제어신호 CS2가 하이레벨로 되고, 정전압발생기(21)에 의해 p채널 MOSFET(14), (15)의 백게이트전위 VC1이 전원전압 VDD레벨로 됨과 동시에 부전압발생기(22)에 의해서 n채널 MOSFET(16), (17)의 백게이트전위 VD1이 접지전위 VGND레벨로 된다. 따라서, 이 때 순서회로(20)는 통상의 기억유지동작을 할 수 있다. 이 경우, 순서회로(20)의 p채널 MOSFET(14), (15) 및 n채널 MOSFET(16), (17)은 모두 임계값전압의 절대값이 낮은 것으로 구성되어 있으므로, 노드(18), (19)로의 데이터의 기입·판독을 고속으로 실행할 수 있다. 또한, 순서회로(20)가 동작하지 않을 때에는 CS2가 로우레벨로 되고, 정전압발생기(21)의 출력 VC1은 전원전압 VDD보다 높아지고, 부전압발생기(22)의 출력 VD1은 접지전위 VGND보다 낮은 값으로 된다. 그 결과, p채널 MOSFET(14), (15)의 백게이트전위 VC1은 전원전압(12)보다 높아지기 때문에 그의 임계값전압이 높아지고, 또한 n채널 MOSFET(16), (17)의 백게이트에 걸리는 백게이트전위 VD1이 전원전압(12)보다 전위가 낮아지기 때문에 역시 임계값전압이 높아진다. 이 때문에, 순서회로(20)의 전원전압(12)에서 접지(13)으로 흐르는 누설전류를 저감할 수 있다.
이상과 같이, 이 실시예 1에 의하면, 순서회로(20)를 동작시키지 않을 때에는 저임계값 MOSFET의 백게이트전위를 변화시켜 그의 임계값전압을 상승시킴으로써, 누설전류를 저감하여 기억유지노드의 데이터를 파괴하지 않고 소비전력을 감소시키는 효과가 있다. 또, 조합회로(11) 및 순서회로(20)에 사용되고 있는 MOSFET의 임계값은 낮으므로 동작시에도 고속이고 또한 저소비전력으로 기입·판독을 실행할 수 있다는 효과가 있다. 또, 이 실시예 1에서는 제어신호 CS1과 CS2를 다른 신호로서 설명하였지만, 양자가 동일신호이더라도 마찬가지의 동작을 실현할 수 있어 마찬가지의 효과가 얻어진다.
(실시예 2)
도 2는 본 발명의 실시예 2에 따른 저전압 동작형의 반도체 집적회로를 도시한 도면으로서, 도면에 있어서 순서회로(20)의 구성 및 동작은 실시예 1과 동일하므로, 동일부분에는 동일부호를 붙이고 중복설명을 생략한다. 이 실시예 2에 있어서는 조합회로(11)가 동작하지 않을 때의 누설전류저감용 MOSFET(5), (6)의 임계값전압을 다른 MOSFET(1)∼(4)와 동일한 저임계값전압으로 설정하고 있다.
다음에 동작에 대해서 설명한다.
이 실시예 2에서는 조합회로(11)를 동작시키지 않을 때에는 제어신호 CS1을 접지 VGND보다 낮은 전위로 함과 동시에 CSB1을 전원전압 VDD보다 높은 전위로 하는 것에 의해 누설전류의 저감을 도모하는 것이다. 그렇지 않으면, 스위칭수단을 구성하는 MOSFET의 임계값이 조합회로를 구성하는 것과 동일한 정도이므로, 이 상태에서는 전원·접지 사이에서 전류의 누설이 발생하여 회로전체의 소비전력량이 증대해버리기 때문이다. 따라서, 상술한 바와 같이 구성하면, 여러 종류의 임계값전압을 갖는 MOSFET를 사용하지 않고 실시예 1과 마찬가지의 효과를 얻을 수 있을 뿐만 아니라, 스위칭수단에 사용하는 MOSFET(5), (6)을 포함해서 모두 임계값이 낮은 것으로 할 수 있다. 따라서, 반도체 집적회로 장치의 제작시에 있어서, 마스크수를 감소시킬 수 있어 제작공정수를 저감할 수 있으므로 제조비용저감의 효과도 있다.
(실시예 3)
도 3은 본 발명의 실시예 3에 따른 각각 여러개의 조합회로와 순서회로로 이루어지는 회로블럭을 대규모집적회로(LSI)에 적용한 경우를 도시하는 블럭도이고, 도면에 있어서, (111)∼(1lm)은 조합회로의 블럭으로서 각각은 제어신호 CSB11∼CSB1m을 입력하는 p채널 MOSFET(51)∼(5m)과 제어신호 CS11∼CS1m을 입력하는 n채널 MOSFET(61)∼(6m) 을 구비하고 있다. 한편, (201)∼(20n)은 순서회로의 블럭으로서,각각은 CS21∼CS2n을 입력하는 정전압발생기(211)∼(21n), 부전압발생기(221)∼(22n) 및 백게이트용 노드(제어수단)(231)∼(23n), (241)∼(24n)을 구비하고 있다. 그 밖의 구성은 상기 도 2에 도시하는 실시예 2와 동일하므로, 동일부분에는 동일부호를 붙이고 중복설명을 생략한다.
조합회로의 블럭(111)∼(11m)에 있어서, p채널 MOSFET(51)∼(5m)은 저임계값을 갖고 있고, 제어신호 CSB11∼CSB1m에 의해 실시예 2의 p채널 MOSFET(5)와 동일한 기능을 하고, 또한 n채널 MOSFET(61)∼(6m)도 저임계값으로 제어신호 CS11∼CS1m에 의해 실시예 2의 n채널 MOSFET와 동일한 기능을 한다. 또한, 정전압발생기(211)∼(21n)은 실시예 1의 정전압발생기(21)와 동일한 기능을 하고, 각각은 제어신호CS21∼CS2n에 의해서 순서회로(201)∼(20n)의 p채널 MOSFET의 백게이트용 노드(231)∼(23n)를 제어한다. 한편, 순서회로의 블럭(201)∼(20n)에 있어서는 부전압발생기(221)∼(22n)도 실시예 1의 부전압발생기(22)와 동일한 기능을 하고, 각각은 제어신호 CS21∼CS2n에 의해서 순서회로(201)∼(20n)의 n채널 MOSFET의 백게이트용 노드(231)∼(23n)을 제어한다. 또, 제어신호 CSB11∼CSB1m, CS11∼CS1m및 제어신호 CS21∼CS2n은 모두 독립적으로 동작할 수 있는 것으로 한다.
다음에 동작에 대해서 설명한다.
조합회로의 블럭(111)∼(11m)에 대해서 제어신호 CSB11∼CSBlm, CS11∼CS1m을 각각 독립적으로 입력함으로써 조합회로의 블럭(111)∼(1lm)은 각각 독립적으로 동작하고, 한편 순서회로의 블럭(201)∼(20n)에 대해서도 마찬가지로 제어신호 CS21∼CS2n을 각각 독립적으로 입력함으로써 순서회로의 블럭(201)∼(20n)은 각각 독립적으로 동작한다.
이상과 같이, 이 실시예 3에 의하면, 동작하고 있지 않을 때의 순서회로의 동작을 순서회로의 블럭마다 독립적으로 제어할 수 있으므로, 각각의 기억유지노드에 유지되어 있는 데이터를 파괴하지 않도록 개별로 누설전류를 제어하여 저감할 수 있고, 또 여러 종류의 임계값을 갖는 MOSFET를 사용하고 있지 않으므로, 마스크수의 감소등에 의한 제조공정수의 감소에 기여할 수 있다. 따라서, 제조비용의 삭감 및 제품화한 반도체 집적회로가 대기시등에 동작하고 있지 않은 부분의 누설전류의 저감에 의한 전력소비량을 억제하는 효과를 얻을 수 있다. 또, 여기에서는 도 2의 반도체 집적회로를 기초로 설명하였지만, 도 1의 반도체 집적회로를 기초로 해도 좋다.
(실시예 4)
도 4는 본 발명의 실시예 4에 따른 반도체 집적회로의 회로구성을 도시한 도면으로서, 제어신호 CSB11∼CSB1m및 CS11∼CS1m을 승압기와 강압기를 이용하여 발생시키는 경우를 도시한 것이다. 도면에 있어서, (48)은 전원전압보다 높은 전압을 발생시키는 승압기(제 1 승압기), (49)는 접지전위보다 낮은 전압을 발생시키는 강압기(제 1 강압기), (501)∼(50m)은 제어신호 BE1∼BEm의 반전기능을 갖는 버퍼회로, (511)∼(51m)은 제어신호 BE1∼BEm의 비반전기능을 갖는 버퍼회로이며, 버퍼회로(501)∼(50m)와 비반전버퍼회로(511)∼(51m)가 각각 반전수단과 비반전수단을 구성한다. VH, VL은 각각 전원전압 VDD보다 높은 전위를 갖는 승압기(48)의 출력 및 접지전위 VGND보다 낮은 전위를 갖는 강압기(49)의 출력이다. 또한, 반전버퍼회로(501)∼(50m)은 각각 전원·접지를 노드ND11·노드 ND21, …, 노드 ND1m·노드 ND2m에 접속하고, 비반전버퍼회로(511)∼(51m)은 각각 전원·접지를 노드 ND31·노드 ND41,…, 노드 ND3m·노드 ND4m에 접속한다. 제어신호 BE1∼BEm은 조합회로에 입력하는 제어신호인 CSB11·CS11,…, CSB1m·CS1m을 제어하기 위한 신호이다. 그 밖의 구성은 상기 도 3에 도시한 실시예 3와 동일하므로, 동일부분에는 동일부호를 붙이고 중복설명을 생략한다.
다음에 동작에 대해서 설명한다.
도 3에 도시한 m개의 조합회로 블럭중의 하나의 조합회로(111)를 예로 들면, 동작하는 경우에는 제어신호 BE1가하이레벨로 된다. 이 때, 버퍼회로(501) 및 (511)에 있어서, CSB11및 CS11은 각각 접지 VGND및 전원전압 VDD의 레벨로 되고, 실시예 3에서 설명한 동작을 실행한다. 동작하지 않는 경우에는 제어신호 BE1이 로우레벨로 되고, 이 때 CSB11은 반전버퍼회로(501)를 통해서 반전되어 전원전압 VDD보다 높은 전위를 갖는 노드 ND11의 전위 VH로 되고, 또한 CS11은 비반전버퍼회로(511)를 통해서 비반전되어 접지보다 낮은 전위를 갖는 노드 ND41의 전위 VL로 된다. 이에 따라, 실시예 3에서 설명한 것과 마찬가지로 조합회로블럭(111)의 누설전류를 저감할 수 있다. 마찬가지로, 버퍼회로(50m), (51m)등에 관해서도 제어신호 BEm에 의해 상술한 동작을 실행한다.
이상과 같이, 이 실시예 4에 의하면, 반전버퍼회로와 비반전버퍼회로에 승압기, 강압기등의 단순한 회로를 부가하는 것만으로 조합회로를 동작시키고 있지 않을 때의 누설전류를 더욱 저감할 수 있으므로, 반도체 집적회로에서 동작하고 있지 않은 부분의 누설전류에 의한 전력소비량을 더욱 저감할 수 있다는 효과가 있다. 또한, 이 실시예 4는 실시예 3에 도시된 조합회로·순서회로로 이루어지는 회로와 동일 칩내에 상술한 승압·강압회로를 마련해도 좋고, 이에 의해 반도체 집적회로를 적재한 칩의 사이즈를 축소할 수 있다는 효과가 있다.
(실시예 5)
도 5는 본 발명의 실시예 5에 따른 반도체 집적회로의 회로구성을 도시한 도면으로서, 도면에 있어서, (581)∼(58n)은 각각 정전압발생기(211)∼(21n)을 구성하는 멀티플렉서회로(MUX), (591)∼(59n)은 각각 부전압발생기(221)∼(22n)을 구성하는 멀티플렉서회로(MUX)이다. 다른 구성은 실시예 4와 동일하므로, 동일부분에는 동일부호를 붙이고 중복설명을 생략한다.
다음에 동작에 대해서 설명한다.
예를 들면, 도 3에 있어서의 순서회로(201)는 동작시에는 제어신호 CS21이 하이레벨로 되고, 멀티플렉서회로(581)에 있어서 전원전압 VDD가 선택되어 백게이트용 노드(231)로 출력되고, 멀티플렉서회로(591)에 있어서는 접지전위 VGND가 백게이트용 노드(241)로 출력된다. 동작하지 않을 때에는 제어신호 CS21이 로우레벨로 되고, 멀티플렉서회로(581)에 있어서는 전원전압보다 높은 전위 VH가 선택되어 백게이트용 노드(231)로 출력되고, 멀티플렉서회로(591)에 있어서는 접지전위보다 낮은 전위 VL이 선택되어 백게이트용 노드(241)로 출력된다. 이에 따라, 실시예 3과 동일한 동작이 실현된다.
이상과 같이, 이 실시예 5에 의하면, 단순하고 저렴한 멀티플렉서회로를 정·부전압발생기에 적용하도록 구성했으므로, 순서회로를 동작시키고 있지 않을 때에도 누설전류를 저감할 수 있고, 순서회로의 유지데이터를 파괴하는 일이 없다. 따라서, 낮은 제조비용으로 반도체 집적회로에서 동작하고 있지 않은 부분의 전력소비량을 삭감하는 효과가 있다. 또, 이 실시예 5에서는 승압기(제 2 승압기)(48) 및 강압기(제 2 강압기)(49)를 실시예 4의 것과 동일한 것으로서 설명하였지만, 이들을 별도의 것으로 해서 독자적으로 출력전압을 설정할 수 있도록 하면, 더욱 미세한 누설전류의 저감을 실현할 수 있다. 또, 실시예 3에 도시된 조합회로·순서회로로 이루어지는 회로와 동일 칩내에 이 실시예 5에서 설명한 정·부전압발생기로 이루어지는 회로를 마련해도 좋고, 이에 의해 반도체 집적회로를 적재한 칩의 사이즈를 축소할 수 있다는 효과가 있다.
(실시예 6)
도 6은 본 발명의 실시예 6에 따른 반도체 집적회로의 회로구성을 도시한 도면으로서, 도면에 있어서, (62)는 예를 들면 플래쉬메모리, 다이나믹 랜덤 액세스 메모리(DRAM)로 대표되는 기억정보의 리프레시가 필요한 고집적 MOSRAM이고, (63)은 논리회로로서, 메모리부와 논리부가 혼재한 타입의 소위 하이브판독형 반도체 집적회로이다. 논리회로는 실시예 3에 있어서의 조합회로·순서회로로 이루어지는 논리회로와 동일한 구성으로 한다. 고집적 MOSRAM에는 리프레시동작과 같이 회로를 양호하게 동작시킬 필요가 있으므로, 통상 내부에 승압기(48) 및 강압기(49)가 마련되고 있고, 이들의 출력 VH, VL을 논리회로(63)에 응용하면, 실시예 3과 마찬가지로 동작시킬 수 있다.
이상과 같이, 이 실시예 6에 의하면, DRAM의 내부에 배치되어 있는 승압기와 강압기를 효율적으로 이용할 수 있으므로 부가적인 회로의 점유면적을 축소할 수 있고, 따라서 하드웨어의 부품수의 증가를 억제할 수 있다. 그 결과, 반도체 집적회로에서 동작하고 있지 않은 부분의 누설전류를 저감하는 것에 따른 전력소비량의 삭감에 기여할 뿐만 아니라, 완성된 반도체 집적회로 장치의 칩사이즈를 저감할 수도 있으므로 제조비용을 저감한다는 효과도 있다.
이상과 같이, 청구항1에 기재된 발명에 의하면, 순서회로에 사용되고 있는 제 1 전계효과 트랜지스터는 제어수단이 그의 임계값전압을 가변으로 할 수 있도록 구성했으므로, 순서회로가 동작할 때에는 제 1 전계효과 트랜지스터의 임계값전압을 낮게 하여 이 순서회로에 형성된 기억유지노드로의 데이터의 기입·판독을 저소비전력으로 고속으로 실행할 수 있고, 또 순서회로가 동작하지 않을 때에는 제 1 전계효과 트랜지스터의 임계값전압을 높임으로써 누설전류를 감소시킬 수 있어, 이에 의해 기억유지노드에 유지되어 있는 데이터를 파괴 및 소실하지 않는다는 효과가 있다.
또한, 스위칭수단은 조합회로가 동작하지 않을 때에 그 밖의 회로부분과 분리할 수 있도록 구성했으므로, 조합회로의 누설전류를 저감할 수 있다는 효과가 있다.
청구항2에 기재된 발명에 의하면, 승압기 및 강압기를 포함하는 회로 및 조합회로와 순서회로를 포함하는 논리회로가 결합된 것과 같이 구성했으므로, 집적회로의 승압기와 강압기를 이 논리회로에서 유용하면, 부가적인 회로의 설정을 생략할 수 있기 때문에 반도체 집적회로 장치 전체의 칩사이즈를 축소화할 수 있다. 게다가, 칩사이즈의 감소에 의해 1매의 웨이퍼당의 제작비용의 감소에도 기여할 수 있다는 효과가 있다.

Claims (2)

  1. 스위칭수단, 상기 스위칭수단에 접속된 조합회로, 제 1 전계효과 트랜지스터를 포함하는 순서회로 및 상기 제 1 전계효과 트랜지스터의 임계값전압을 가변으로 하는 제어수단을 구비한 반도체 집적회로.
  2. 조합회로와 순서회로를 포함하는 논리회로 및 승압기와 강압기를 갖는 집적회로를 구비한 반도체 집적회로에 있어서, 상기 집적회로의 승압기 및 강압기를 사용하여 조합회로의 스위칭수단을 구동함과 동시에 순서회로에 포함되는 백게이트를 갖는 전계효과 트랜지스터의 백게이트를 거쳐서 제어하는 제어수단을 구동하는 것을 특징으로 하는 반도체 집적회로.
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