JP2006172264A - 半導体集積回路装置および信号処理システム - Google Patents

Abstract

【課題】リーク電流を抑制する方法の一つとしてソース線にバイアス電圧を印加する手法があるが、待機モードから通常モードに遷移する際に放電時間を確保する必要がありシステムの応答速度に問題がある。
【解決手段】バイアス電圧制御回路１０３はタイミング設定情報１０４とカウンタ回路１０５を使って、バイアス電圧出力回路１０２が出力するバイアス電圧の放電動作を回路動作が行われる前に実施することで放電時間の隠蔽を行いシステムの応答速度の影響をなくし、低消費電力の半導体集積回路装置を実現する。
【選択図】図１

Description

本発明は、微細化が進展するに伴って増大するＭＯＳトランジスタのリーク電流を抑制し待機電流を低下させ低消費電力を実現する半導体回路装置に関する。

半導体プロセスの微細化加工技術は継続的に開発が行われている。一般的に、ＭＯＳトランジスタのゲート長が６５ｎｍ以下になると、ショートチャネル効果によるＭＯＳトランジスタのリーク電流が増大する。半導体回路装置の消費電流は、回路動作によるスイッチングや充放電による動的な成分と、リーク電流による静的な成分を足し合わせた値になる。６５ｎｍ以上の半導体プロセス技術においては、微細化によるＭＯＳトランジスタの閾値電圧の低下により電源電圧を低下させることで動的な成分の消費電力が低下し、全体の消費電力も低下していた。しかし、前に述べたように６５ｎｍ以下になるとＭＯＳトランジスタのリーク電流が増大し、全体の消費電力に対して静的な成分が支配的に、さらには全体の消費電力が増加することが言われている。

リーク電流を抑制する手段としては、電源電圧のさらに低下させる、またはＭＯＳトランジスタのソースまたは基板に電圧をバイアスすることができる。しかしながら、電源電圧をさらに低下させるとＭＯＳトランジスタの駆動能力が低下するため、回路の動作速度が速くならない。そこで、特許文献１記載の発明では、高速性と低消費電力性の２点を両立した半導体回路装置を提案している。

特許文献１の代表の構成図を図６と、制御フローを図７に示す。図６にあるとおり、プロセッサ、動作モード制御部、バイアス切り替え回路で構成されている。プロセッサにはリーク電流を抑制する待機モードに移行、または高速に動作できる通常モードに復帰するそれぞれの命令を持っており、これらの命令がプロセッサ上で稼動しているプログラムによって実行されると、動作モード制御部に要求された各モードに移行処理が行われる。動作モード制御部は直ちに、バイアス切り替え装置にバイアス電圧の変更を指示し、バイアス切替え装置は出力するバイアス電圧を変更する。バイアス電圧を切り替えると、バイアスされるＭＯＳトランジスタのソース、または基板の配線に含まれる寄生容量を充放電する時間が必要である。このソース、または基板の充放電、つまりバイアス電圧の安定化時間を見越した時間を動作モード制御部に内蔵しているタイマーで時間管理を行い、動作モード制御部はプロセッサに対して電圧バイアスが完了する所定の時間までプロセッサの停止、実行を制御する（図７）。よって、特許文献１記載の発明では、ソース、または基板にバイアス電圧を印加したリーク電流抑制モードと、バイアス電圧を印加せず回路が通常の速度で動作する通常モードの両立をプロセッサの命令によって実現している。
特開２００４−９６０７３号公報（図１、図４）

しかしながら、前記従来の構成では、リーク電流抑制する待機モードから通常モードへの移行の間では、ソース、または基板の充放電時間が必要である。つまり、従来例では待機モード解除の命令が発行されてから一定時間の間、タイマーが管理する時間でプロセッサが停止状態となるため、システム全体として応答速度が低下することになる。

よって、従来例ではモード遷移を適用する場面としては、システムをある程度の期間停止させるようなケースを想定しており、システムの稼動中、例えば、画像や音声の処理中にモード遷移処理を発行することは可能であるが、画像、音声処理は時間的に連続して実行されるため、システムの応答性が問題となってくる。

システムの応答性を改善する取り組みとしては、バイアスをかける回路規模を小さくすることで対応可能であるが、微細化が進む今日の半導体プロセス技術においては搭載できる回路素子数の増大や、またますます複雑化するアプリケーションに対応するために回路、及びメモリサイズ容量は増加する傾向になり、バイアスの充放電時間を短縮することは難しくなってきている。

本発明は、このバイアス時間によってシステムの応答性、メモリデバイスにおいてはランダムアクセス性を改善し、かつリーク電流を抑制し低消費電力化を行うことができる半導体集積回路を提供することを目的とする。

前記従来の課題を解決するために、本発明の半導体集積回路装置は、バイアス電圧の充放電動作を動作要求信号が入力される前に完了させるようにバイアス電圧の印加動作を制御するバイアス制御回路を搭載している。

従来技術においては、ソース・基板の電位を放電する必要があり、放電が完了するまで回路動作の開始を待つ必要があった。本発明では、画像処理の垂直、水平信号のようなタイミングが決定している処理を行う場合において、回路動作が開始される前にソース、または基板電圧を放電（バイアスを非印加）、またはアクセスが完了すると直ちに充電（バイアスを印加）を実施することができる。

本発明のバイアス制御回路によれば、充放電の時間を隠蔽することができ、回路動作の開始時間への影響を与えず、バイアス電圧を用いたリーク電流の抑制し低消費電力化を実現しつつ、システムやランダムアクセスの応答性能が低下させない半導体回路装置を実現することができる。

以下本発明の実施の形態について、図面を参照しながら説明する。

（実施の形態１）
図１は本発明の実施の形態１における構成図である。図１において、回路ブロック１０１は、今回ソース線または基板線にバイアス電圧を印加して待機モード時にリーク電流を抑制する対象のブロックである。回路ブロック１０１には、構成する全ＭＯＳトランジスタのソース線、または基板線をまとめたバイアス電圧入力端子１０２を備える。一般的にリーク電流を抑制するためには、ＮチャンネルＭＯＳトランジスタの場合は、ソース線は＋０．６Ｖ程度、基板は−０．６Ｖ程度、一方、ＰチャンネルＭＯＳトランジスタの場合は、ソース線、基板ともに電源電圧となるため供給する電源電圧より低い電圧を、バイアス電圧出力回路１０７より出力する。このバイアス電圧出力回路１０７を制御するのが、バイアス電圧制御回路１０３である。バイアス電圧制御回路１０３は、回路ブロック１０１のバイアス電圧の充放電時間の情報を規定したタイミング設定１０４を入力し、この情報とカウンタ１０５を用いて外部から入力される動作要求信号１０６を起点としてバイアス制御信号を生成する。

図２を用いて詳細の動作を説明する。まず、各信号の仕様について説明する。動作要求信号２０１がＬｏｗの場合は回路ブロック１０１にアクセスをしない、つまりバイアス電圧を印加し、Ｈｉｇｈの場合はアクセスを要求する区間でバイアス電圧の印加を行わない。カウンタ値は、動作要求信号の立ち下がりのタイミングを開始としてカウンタ値をリセットしてクロック信号に同期してカウントアップする。バイアス制御信号がＬｏｗの場合はバイアスを行わない（通常モード）の区間で、Ｈｉｇｈの場合はバイアス電圧を印加する区間（待機モード）の区間を表す。バイアス電圧は、ここの説明ではＮチャンネルＭＯＳトランジスタのソース線へのバイアス電圧制御を例として説明するため、バイアス印加時（待機モード）は０．６Ｖ、バイアス非印加時（通常モード）は０Ｖである。

図２（ａ）は、システム起動後、１回目の動作要求信号がアサートされた場合のタイミングチャート図である。図２（ｂ）は、２回目以降の動作要求信号アサートされた場合のタイミングチャート図である。システム起動直後は、バイアス電圧は０Ｖで通常モードである。１回目の動作要求信号がネゲートされると、動作要求信号の立ち下がりタイミングでカウンタ値がカウントアップされる。また、同タイミングでバイアス制御信号がＨｉｇｈとなりバイアス電圧が出力され通常モードから待機モードに遷移する。

次に、動作要求信号のアサートが２回目以降について、図２（ｂ）を使って説明する。カウンタ値は、直前にアサートされた動作要求信号の立ち下がりからカウントアップ続けている。ここで、タイミング設定情報１０４に、バイアス制御信号をネゲートするカウンタ値ｎを設定してある。この値ｎは、次の動作要求信号がアサートされるカウンタ値（ｎ＋３）から、バイアス電圧を放電するのに必要な時間（カウンタ値：３）を確保したカウンタ値を設定する。バイアス制御回路１０３はカウンタ値がｎになると、バイアス制御信号をネゲートして、バイアス電圧の放電（０Ｖ遷移）を開始し、動作要求信号がアサートされるまでに放電を完了することが可能とあり、放電時間を隠蔽することができる。

以上のように、図５に示すように、周辺デバイスに、カメラやＬＣＤのような固定周期でデータ転送が必要なビデオ系のデバイスや、ＣＰＵで周期的にかならず起こるようなアプリケーションプログラムを動作させる場合、それぞれの周辺デバイス、ＣＰＵから個々に動作要求信号５０１を半導体集積回路５０２に入力することで複数の動画像圧縮・伸張処理装置や、音声の信号処理装置など、周期的に繰り発生し、かつデータの取りこぼしが許されないアプリケーションに適用することができる。

（実施の形態２）
図３は、本発明の実施の形態２における構成図である。図3の回路ブロック、バイアス出力回路、バイアス制御回路は、図１と同様の回路装置である。図３の特徴としては、バイアス制御信号を生成するタイミングは周期タイマー３０１で出力したタイマー信号３０２を使用する。図４に周期タイマーを用いた場合のタイミングチャートを示す。図４中のタイミング信号以外の動作要求信号、バイアス制御信号、バイアス電圧は、図２の仕様と同じとして説明する。図４（ａ）は、システム起動後、１回目の動作要求信号がアサートされた場合のタイミングチャート図である。図４（ｂ）は、２回目以降の動作要求信号アサートされた場合のタイミングチャート図である。システム起動直後は、バイアス電圧は０Ｖで通常モードである。１回目の動作要求信号がネゲートされると、動作要求信号の立ち下がりタイミングでタイマーが動作し、タイマー信号がアサートされる。また、同タイミングでバイアス制御信号がＨｉｇｈとなりバイアス電圧が出力され通常モードから待機モードに遷移する。

次に、動作要求信号のアサートが２回目以降について、図４（ｂ）を使って説明する。タイマー信号は、直前にアサートされた動作要求信号の立ち下がりから時間ｔの間アサートされている。時間ｔを過ぎると、タイマー信号は立ち下がる。タイマー信号の立ち下がりに同期してバイアス制御信号もＬｏｗになりバイアス電圧が放電され、待機モードから通常モードに遷移し、回路ブロックが動作可能となる。ここで、時間ｔの設定値は、動作要求信号がアサートされる周期Ｔからバイアス電圧の放電時間ｗを引いた値（ｔ＝Ｔ−ｗ）とする。これにより、動作要求信号がアサートされるまでに放電を完了することが可能となり、実施の形態１と同様に放電時間を隠蔽することができる。

本発明にかかる半導体集積回路装置は、システムの応答性、ランダムアクセス性の機能維持しつつ、リーク電流を抑制した回路制御技術を有し、高性能で低消費電力が求められる携帯機器向けのＬＳＩ等として有用である。またＳＲＡＭ等の半導体メモリへの用途にも応用できる。

本発明の実施の形態１における半導体記憶装置の構成図 本発明の実施の形態１における半導体記憶装置のタイミングチャート 本発明の実施の形態２における半導体記憶装置の構成図 本発明の実施の形態２における半導体記憶装置のタイミングチャート 本発明の実施の形態１，２における信号処理システムの構成図 従来技術の構成図 従来技術のフローチャート

符号の説明

１０１ 回路ブロック
１０２ バイアス電圧入力端子
１０３ バイアス電圧制御回路
１０５ カウンタ回路
１０６ 動作要求信号
１０７ バイアス電圧出力回路
３０１ 周期タイマー

Claims (3)

1. ＭＯＳトランジスタを含んで構成され、構成する全ＭＯＳトランジスタのソース端子または基板の端子に対して電圧を印加するバイアス電圧入力端子を備えた回路ブロックと、
   前記バイアス電圧入力端子に対して、外部から入力するバイアス選択信号に応じて、バイアス電圧か、または通常電圧を出力するバイアス電圧出力回路と、
   バイアス電圧の充放電時間を記した設定値を入力し、バイアス電圧を印加する時間的区間を表すカウンタ出力信号を出力するカウンタ回路と、
   前記カウンタ出力信号をもとに前記回路ブロックを使用することを要求する動作要求信号の発生に対してバイアス電圧の充放電動作を完了するように前記バイアス電圧出力回路にバイアス制御信号を出力するバイアス電圧制御回路と、
   を備えた半導体集積回路装置。
2. 周期的な信号を発生するタイマー回路を更に備え、
   前記バイアス電圧制御回路は、前記タイマー回路から出力したタイマー信号に応じてバイアス制御信号を出力することを特徴とする請求項１記載の半導体集積回路装置。
3. 請求項１または２のいずれかの半導体集積回路装置を搭載し、
   複数の周辺デバイス、または複数のＣＰＵで構成した信号処理システム。

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