JP2008262360A - マイクロコンピュータ - Google Patents

マイクロコンピュータ Download PDF

Info

Publication number
JP2008262360A
JP2008262360A JP2007104136A JP2007104136A JP2008262360A JP 2008262360 A JP2008262360 A JP 2008262360A JP 2007104136 A JP2007104136 A JP 2007104136A JP 2007104136 A JP2007104136 A JP 2007104136A JP 2008262360 A JP2008262360 A JP 2008262360A
Authority
JP
Japan
Prior art keywords
power supply
standby mode
circuit
regulator
state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2007104136A
Other languages
English (en)
Inventor
Hibiki Takano
響 高野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2007104136A priority Critical patent/JP2008262360A/ja
Publication of JP2008262360A publication Critical patent/JP2008262360A/ja
Withdrawn legal-status Critical Current

Links

Images

Landscapes

  • Power Sources (AREA)
  • Microcomputers (AREA)

Abstract

【課題】プログラムの実行によりスタンバイモードに遷移された場合の当該スタンバイモードからの復帰にかかわる回路のチップ占有面積の低減を図る。
【解決手段】マイクロコンピュータは、外部から供給された電源電圧(Vcc)を降圧して内部電源電圧(Vdd)を形成するレギュレータ回路(27)と、上記レギュレータ回路の動作を制御可能な電源制御回路(17)と、上記内部電源電圧が供給される内部回路(22)とを含み、プログラムの実行によりスタンバイモードに遷移する。スタンバイモードからの復帰において外部から供給されるクロック信号(EXTAL)をカウントすることにより、上記電流制限型レギュレータの状態や、メインレギュレータの起動タイミングを決定可能なカウンタを上記電源制御回路に含めることで、スタンバイモードからの復帰にかかわる回路のチップ占有面積を低減する。
【選択図】図2

Description

マイクロコンピュータ、さらには外部から供給された電源電圧を降圧して内部回路に供給するようにしたマイクロコンピュータに適用して有効な技術に関する。
多くのマイクロコンピュータにおいては低消費電力の低減を目的としてプログラム実行状態から低消費電力状態へ遷移する機能を有している。低消費電力状態としてはCPUスリープモード、全モジュールストップモード、ソフトウェアスタンバイモード、ハードウェアスタンバイモードなどがある。各モードでは、モジュールへのクロック供給の停止や、発振器を停止することで内部回路の動作を停止して、待機状態とすることにより消費電力の低減を図っている。
一方、半導体集積回路の製造プロセスにおいては回路素子の微細化に伴ってトランジスタの耐圧低下により動作電源電圧が低電圧化され、これに伴ってMOSトランジスタのゲート閾値電圧も低下される傾向にある。この動作電圧の低電圧化と閾値電圧の低下は低消費電力と動作の高速化にとって望ましいため、外部デバイスとのインタフェース信号振幅の整合性を図ることを要しない内部回路については、外部電源電圧を降圧した電圧を動作電源とする傾向にある。しかしながら、閾値電圧の低下はMOSトランジスタのサブスレッショルドリーク電流等のリーク電流の増大に繋がり、上記低消費電力状態における待機電流が増大することになる。電源電圧の遮断を行なっていないからである。
そこで、低消費電力状態に遷移するときに内部回路の一部、または、全部への動作電源の供給を遮断(供給の停止)し、待機電流の低減を図る回路方式が採用される。
電源遮断状態を解除するための割り込み等の非同期解除要因の受付けを制御する技術に関連する文献として特許文献1がある。これには、消費電流の低減を目的とした複数の低消費電力動作モードを有するデバイス(DMAC、CPU等)において、低消費電力モードの遷移期間と、低消費電力モードへの遷移から所定期間には割り込みを禁止し、その期間経過後に割り込みを許容することについて記載される。特許文献2には、電源供給再開時に電源制御可能な回路へのリセット信号の固定解除が最後になるような遅延手段を消費電力低減回路に設けたことが記載される。
特開平09−069052号公報 特開2003−316486号公報
ソフトウェアスタンバイモードからの復帰後のプログラム実行開始アドレスは、ソフトウェアスタンバイモードに入った次のアドレスとされる。それに対して、スタンバイ時の消費電力低減のためにスタンバイ時に内部回路の電源遮断を行う場合には、ソフトウェアスタンバイモードに入った次のアドレスを保持することができないため、ソフトウェアスタンバイモードからの復帰後のプログラム実行開始アドレスは、リセットベクタの0番地とされる。汎用マイクロコンピュータなどのような半導体集積回路装置において、割り込み復帰後の動作開始アドレスがリセットベクタの0番地では困るユーザがいることを勘案すると、割り込み復帰後の動作開始アドレスがリセットベクタの0番地となるようなソフトウェアスタンバイモードに加えて、割り込み復帰後の動作開始アドレスが、ソフトウェアスタンバイモードに入った次のアドレスとされるようなスタンバイモードを用意し、ユーザシステムにおいて適宜に選択可能とするのが望ましい。また、ソフトウェアスタンバイからの復帰において内部回路への電源供給が再開されるが、その場合の電源制御シーケンスに、電源電圧検出回路等のアナログ回路を使用する場合、当該アナログ回路を半導体チップに形成する必要があることから、チップ面積の低減を阻害するおそれがある。
本発明の目的は、プログラムの実行によりスタンバイモードに遷移された場合の当該スタンバイモードからの復帰にかかわる回路のチップ占有面積の低減を図ることにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
すなわち、外部から供給された電源電圧を降圧して内部電源電圧を形成するレギュレータ回路と、上記レギュレータ回路の動作を制御可能な電源制御回路と、上記内部電源電圧が供給されることで動作可能な内部回路とを含み、プログラムの実行によりスタンバイモードに遷移する。スタンバイモードからの復帰において外部から供給されるクロック信号をカウントすることにより、上記電流制限型レギュレータの状態や、メインレギュレータの起動タイミングを決定可能なカウンタを上記電源制御回路に含めることで、スタンバイモードからの復帰にかかわる回路のチップ占有面積の低減を図る。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、プログラムの実行によりスタンバイモードに遷移された場合の当該スタンバイモードからの復帰にかかわる回路のチップ占有面積を低減することができる。
1.代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔1〕本発明の代表的な実施の形態に係るマイクロコンピュータ(10)は、外部から供給された電源電圧(Vcc)を降圧して内部電源電圧(Vdd)を形成するレギュレータ回路(27)と、外部から供給された電源電圧によって動作され、上記レギュレータ回路の動作を制御可能な電源制御回路(17)と、上記内部電源電圧が供給されることで動作可能な内部回路(22)とを含み、プログラムの実行によりスタンバイモードに遷移することができる。上記スタンバイモードは、上記内部回路への電源供給停止を伴う第1スタンバイモードと、上記内部回路への電源供給停止を伴わない第2スタンバイモードとを含む。上記レギュレータ回路は、電流制限により出力電圧が段階的に上昇される第1状態と、上記電流制限により出力電圧が段階的に上昇された後に上記電流制限が解除されることで所定レベルの電圧出力を得る第2状態とを有する電流制限型レギュレータ(304)と、起動されることで所定レベルの電圧出力を得るメインレギュレータ(303)とを含む。上記電源制御回路は、上記第1スタンバイモード又は上記第2スタンバイモードからの復帰において外部から供給されるクロック信号(EXTAL)をカウントすることにより、上記電流制限型レギュレータの上記第1状態から上記第2状態への切り換えタイミング、及び上記メインレギュレータの起動タイミングを決定可能なカウンタ(174)を含む。
上記の構成によれば、上記第1スタンバイモードからの復帰においては、電源供給が再び開始される。そしてこの電源供給においては、外部クロック信号がカウンタでカウントされることで、上記電流制限型レギュレータの上記第1状態から上記第2状態への切り換えタイミング、及び上記メインレギュレータの起動タイミングが決定される。このように電源制御シーケンスに、電源電圧検出回路等のアナログ回路を使用する構成ではないので、少なくとも、電源制御シーケンスに関する限り、上記アナログ回路を半導体チップに形成する必要がない。また、外部クロック信号をカウントするカウンタは、ディジタル回路であり、その回路規模は比較的小さいため、本回路構成を採用することで、スタンバイモードからの復帰にかかわる回路のチップ占有面積の低減を図ることができる。
〔2〕別の観点によれば、上記電源制御回路の機能として、上記メインレギュレータの起動タイミングの決定を省略することができる。
〔3〕上記〔1〕又は〔2〕において、上記電源制御回路には、上記第1スタンバイモード及び第2スタンバイモードを判定するためのスタンバイ判定回路(171)と、外部からの割り込み信号に応じて上記第1スタンバイモード又は上記第2スタンバイモードから復帰させるための割り込み制御回路(173)とを設けることができる。
〔4〕さらに上記マイクロコンピュータ(10)は、上記スタンバイモードとして、上記第1スタンバイモードや上記第2スタンバイモードを含まない場合においても、上記スタンバイモードからの復帰の際に、外部クロック信号がカウンタでカウントされることで、上記電流制限型レギュレータの上記第1状態から上記第2状態への切り換えタイミング制御を行うことができる。
〔5〕上記〔4〕において、上記電源制御回路は、外部からの割り込み信号に応じて上記スタンバイモードから復帰させるための割り込み制御回路(173)を含んで構成することができる。
2.実施の形態の説明
次に、実施の形態について更に詳述する。
図1には、本発明にかかる半導体集積回路装置の一例とされるマイクロコンピュータが示される。図1に示されるマイクロコンピュータ10は、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。
マイクロコンピュータ10は、RAM(ランダム・アクセス・メモリ)12,13、フラッシュメモリ(FLASH)15,16、電源制御回路(SYS5)17、基準電圧生成回路(VCL)18、PLL(フェーズ・ロックド・ループ)19、I/O(入出力)部21、内部回路22を含む。上記内部回路22は、予め設定されたプログラムを実行することによって所定の演算処理を実行するCPU(中央処理装置)によって形成されるシステムコントローラ(SYSC)23や、モードコントローラ(MDC)20が含まれる。
RAM12,13は、上記CPUで行われる演算処理の作業領域などに用いられる。フラッシュメモリ15,16には、上記CPUで実行されるプログラムが格納される。電源制御回路17は、外部から供給された電源から内部電源を形成するための内部電源回路の動作を制御する。基準電圧生成回路18は、内部電源電圧レベルを制御する。PLL19は、内部回路22に供給されるクロック信号を形成する。モードコントローラ20は、このマイクロコンピュータ10の動作モードを制御する。I/O部21は、外部端子を介してマイクロコンピュータ20の内部と外部との間で各種信号の入出力を可能とするインタフェースとして機能する。システムコントローラ23は、所定のプログラムを実行することによってマイクロコンピュータ10内部のシステムをコントロールする。ここで上記外部端子には、リセット信号/RESを取り込むためのリセット端子、スタンバイ信号/STBYを取り込むためのスタンバイ端子、割り込み信号NMIを取り込むための割り込み端子、外部クロック信号EXTALを取り込むためのクロック端子、外部から供給される高電位側電源Vcc、外部から供給された電源電圧Vccを降圧して内部電源電圧Vddを外部端子を介してノイズ低減のためのキャパシタCが結合されるVCL、それらの基準電源となるVssなどの各種端子が含まれる。
上記動作モードは、リセット解除後の上記CPUがプログラムを実行可能なアクティブモード、上記内部回路22への電源供給停止を伴う第1スタンバイモードと、上記内部回路22への電源供給停止を伴わない第2スタンバイモード等の動作モードを含むものである。
図2には、上記マイクロコンピュータ10における電源系の構成例が示される。
上記マイクロコンピュータ10における電源系は、外部電源系201と、単一電源系202とに分けられる。外部電源系201には、外部から供給される高電位側電源Vccを動作電源として動作し、高電位側電源Vccよりも低い内部用の高電位側電源Vddを形成する。形成された高電位側電源Vddは、単一電源系202に伝達される。外部電源系201には、電源制御回路17、モードコントローラMDC20、システムバッファ26、及び内部電源29が含まれる。上記システムバッファ26には、上記外部端子を介して、上記リセット信号/RES、上記スタンバイ信号/STBY、上記割り込み信号NMIが供給される。上記内部電源29には、基準電圧Vrefを形成するための基準電圧生成回路18と、形成された基準電圧Vrefに基づいて、高電位側電源Vddを形成するレギュレータ回路27とを含む。単一電源系202は、上記外部電源系201から供給された高電位側電源Vddを動作電源として動作し、この内部回路22には、CPUやその周辺回路が含まれる。また、外部から供給される低電位側電源Vssが外部電源系に供給される。
内部回路22から電源制御回路17に対して、ディープソフトウェアスタンバイビットDSBYや、ソフトウェアスタンバイビットSSBY、さらにはトリミング信号、テスト機能信号などの各種信号が供給される。このとき、内部回路22から出力された各種信号は、レベルシフタ(L/S)28により単一電源系の電位レベルから外部電源系201のレベルにシフトされてから電源制御回路17に伝達される。また、モードコントローラ20から内部回路22に対してスタンバイ信号STBY、モード信号MODE、及びリセット信号RESETなどの各種制御信号が伝達される。このとき、モードコントローラ20から出力された各種信号はレベルシフタ(L/S)28により外部電源系201の電位レベルから単一電源系202のレベルにシフトされてから内部回路22に伝達される。
図3には、上記レギュレータ回路27の構成及び接続例が示される。
上記レギュレータ回路27は、図3に示されるように、サブレギュレータ301、メインレギュレータ302,303、電流制限型レギュレータ304を含む。
サブレギュレータ301は、マイクロコンピュータ10のモードにかかわらず、常時、所定の電圧が出力される。そのようなサブレギュレータ301の出力電圧は、RAM12におけるメモリマット(RAM0マット)の情報保持のために利用される。メインレギュレータ302,303、及び電流制限型レギュレータ304は、基準電圧生成回路18から供給される基準電圧Vrefに応じて出力電圧を形成する。また、メインレギュレータ302は、電源制御回路17からの制御信号pdmain1によって動作制御され、メインレギュレータ304は、電源制御回路17からの制御信号pdmain1、shrtmainによって動作制御され、電流制限型レギュレータ304は、pdmain0、shrtmain、climitend、chcslopeによって動作制御される。メインレギュレータ303の出力電圧は、RAM12のロジック部(RAM0ロジック)、RAM13におけるロジック部(RAM1ロジック部)、メモリマット(RAM1マット)、内部回路22、及びフラッシュメモリ15に供給される。また、レギュレータ出力電圧の伝達経路つまり上記形成された高電位側電源Vddを供給する電源ラインを、電源制御回路17からのスイッチ制御信号ramsw_nによって電源経路を断続可能なスイッチ305が設けられる。尚、レギュレータ出力電圧の伝達経路には、外部端子を介してノイズ低減のためのキャパシタCがマイクロコンピュータの外部に結合される。
図4には、上記電源制御回路17の構成例が示される。
上記電源制御回路17は、図4に示されるように、スタンバイ選択回路171、入力バッファ172、割り込み制御回路173、制御回路176、及び電源制御信号生成回路178を含む。
スタンバイ選択回路171は、上記内部回路から供給されるディープソフトウェアスタンバイビットDSBYと、ソフトウェアスタンバイビットSSBYとの論理演算により、ディープソフトウェアスタンバイ信号DSTBY又はソフトウェアスタンバイ信号SSTBYを選択的にハイレベルにアサートする。外部端子を介して取り込まれた割り込み信号NMIは、入力バッファ172を介して後段の割り込み制御回路173に伝達される。この割り込み制御回路173は、伝達された割り込み信号NMIに基づいて、制御回路176に対する割り込み制御を行う。スタンバイモードからアクティブ状態への復帰は、この割り込み信号NMIに基づいて行うことができる。制御回路176は、カウンタ174と、電源制御信号生成部175とを含む。カウンタ174は、外部端子を介して取り込まれた外部クロック信号EXTALをカウントする機能を有する。このカウンタ174は、外部クロック信号EXTALのカウント値が所定値に達した状態でオーバフローする。カウンタ174のオーバフローは電源制御信号生成部175に伝達される。電源制御信号生成部175は、リセットフラグRSTFL、電源制御信号chcslope,climitend、及びスイッチ制御信号ramsw_nを形成する。また、電源制御回路178は、上記電源制御信号生成部175の出力信号に基づいて電源制御信号pdmain1,pdmain0,shrtmainを形成する。ここで、電源制御信号pdmain1は、climitendの論理が反転された信号と、電源制御信号pdmain0とのオア論理をとることで得られる。
図5には上記カウンタ174の構成例が示される。
上記カウンタ174は、特に制限されないが、図5に示されるように、D型フリップフロップ回路401,402,403と、インバータ410,411,412,413とが結合されて成る。D型フリップフロップ回路401のクロック端子CLKには、外部端子を介して取り込まれた外部クロック信号EXTALが伝達される。D型フリップフロップ回路401の出力端子Qからの出力信号は、インバータ410を介してD型フリップフロップ回路401のデータ端子DATAに伝達されるとともに、次段のD型フリップフロップ回路402のクロック端子CLKに伝達される。D型フリップフロップ回路402の出力端子Qからの出力信号は、インバータ411を介してD型フリップフロップ回路402のデータ端子DATAに伝達されるとともに、次段のD型フリップフロップ回路403のクロック端子CLKに伝達される。また、D型フリップフロップ回路を初期化するためのF/F初期化信号が、インバータ413を介してD型フリップフロップ回路401,402,403のリセット端子RBに伝達されるようになっている。D型フリップフロップ回路401,402,403の出力端子Qからカウンタオーバーフロー信号OVFL1,OVFL2,OVFL3が取り出される。このカウンタオーバーフロー信号OVFL1,OVFL2,OVFL3は、電源制御信号生成部175に伝達される。
図6には、上記電流制限型レギュレータ304の構成例が示される。
電流制限型レギュレータ304は、特に制限されないが、図6に示されるように、電流制御回路601、コンパレータ602,607、pチャネル型MOSトランジスタ603,606,609,610、インバータ605,608、スイッチSW1,SW2,SW3,SW4、及び抵抗604を含む。
上記電流制御回路601は、電源制御回路17からの電源制御信号chcslope,climitendに基づいて経時的に電圧レベルが上昇されるバイアス電圧CLIMITBIASを生成する。このバイアス電圧CLIMITBIASは、コンパレータ602の反転入力端子に伝達される。コンパレータ602の出力信号はpチャネル型MOSトランジスタ603のゲート端子に伝達されるとともに、スイッチSW1を介してpチャネル型MOSトランジスタ606のゲート端子に伝達される。pチャネル型MOSトランジスタ606には、pチャネル型MOSトランジスタ609,610が直列接続される。pチャネル型MOSトランジスタ609のゲート端子は低電位側電源Vssに結合され、pチャネル型MOSトランジスタ610のゲート端子には所定のバイアス電圧Vbiasが供給される。pチャネル型MOSトランジスタ606,609の直列接続ノードから高電位側電源Vddが出力される。pチャネル型MOSトランジスタ606,609の直列接続ノードの電位は、スイッチSW3を介してコンパレータ607の非反転入力端子に伝達される。pチャネル型MOSトランジスタ609,610の直列接続ノードの電位は、スイッチSW4を介してコンパレータ607の非反転入力端子に伝達される。上記スイッチSW1,SW2は、コンパレータ607の出力信号によって動作制御され、上記スイッチSW3,SW4は、電源制御回路17からの電源制御信号climitendによって動作制御される。
上記構成の電流制限型レギュレータ304の初期状態は、スイッチSW1,SW4がオンされている。バイアス電圧CLIMITBIASによりpチャネル型MOSトランジスタ603のドレイン電流Irefが段階的に上昇されると、それに伴って、高電位側電源Vddの電圧レベルが段階的に上昇する。高電位側電源Vddの電圧レベルと、基準電圧Vrefがコンパレータ607で比較される。この比較において、高電位側電源Vddの電圧レベルが基準電圧Vrefを越えた場合にスイッチSW1がオフされ、スイッチSW2がオンされる。これにより、電流制限型レギュレータ304は電流制限が解除された状態となり、基準電圧Vrefに基づく所定レベルの出力電圧が形成される。また、上記カウンタ174がオーバーフローした場合には、電源制御信号climitendにより、スイッチSW3がオンされ、スイッチSW4がオフされる。これにより、電流制限型レギュレータ304は電流制限が解除され、メイン(MAIN)レギュレータと同等の動作を行う。また、メイン(MAIN)レギュレータ302,303が動作されるため、高電位側電源Vddは基準電圧Vrefと比較された定電圧となる。
図7には、上記メインレギュレータ302や303の構成例が示される。
上記メインレギュレータ302(303)は、図7に示されるように、コンパレータ701とpチャネル型MOSトランジスタ702とが結合されて成る。コンパレータ701によって基準電圧Vrefと高電位側電源Vddの電圧レベルとが比較され、その比較結果によりpチャネル型MOSトランジスタ702の動作が制御されることで、高電位側電源Vddの定電圧化が図られる。
図8には、基準電圧生成回路(VCL)18の構成例が示される。
上記基準電圧生成回路18は、図8に示されるように、バンドギャップリファレンス回路801、コンパレータ802、pチャネル型MOSトランジスタ803、分圧抵抗器804、タップ選択回路805、デコーダ806を含んで成る。バンドギャップリファレンス回路801により、基準となる電圧が形成され、それがコンパレータ802の非反転入力端子に伝達される。pチャネル型MOSトランジスタ803は、コンパレータ802の出力信号によって動作制御される。pチャネル型MOSトランジスタ803に分圧抵抗器804が直列接続される。デコーダ806は、電源制御回路17からの複数ビット構成の制御信号をデコードする。タップ選択回路805は、上記デコーダ806のデコード結果に基づいて分圧抵抗器804のタップ選択を行う。選択されたタップの電圧は、上記コンパレータ802の非反転入力端子に伝達される。上記分圧抵抗器804の所定タップから基準電圧Vrefが取り出される。生成された基準電圧Vrefは図3に示されるとおり、メインレギュレータ、電流制限レギュレータへ比較電圧として供給される。
次に、上記のように構成されたマイクロコンピュータ10の動作を説明する。
図9には、上記マイクロコンピュータ10の状態と電源との関係が示される。
上記マイクロコンピュータ10のスタンバイモードとして、ハードウェアスタンバイモード、ディープソフトウェアスタンバイモード、ソフトウェアスタンバイモードを挙げることができる。上記各モードにおいては、例えばEXTALバッファ、PLLの固定により内部回路へのクロック信号の供給停止や、電源遮断などにより、消費電流の低減が図られる。
ハードウェアスタンバイモード及びディープソフトウェアスタンバイモードでは、サブ(SUB)レギュレータ301が選択的に動作され、RAM12におけるRAM0マットにのみ、記憶情報保持のための給電が行われる。このとき、スイッチ305はオフされることで電源経路が分離されている。ソフトウェアスタンバイモードでは、電流制限型レギュレータ304、メイン(MAIN)レギュレータ302,303、サブ(SUB)レギュレータ301が動作され、それによってRAM12,13、内部回路22、及びフラッシュメモリ(FLASH)15,16への給電が行われる。このとき、電流制限型レギュレータ304は電流制限が解除され、メインレギュレータ302,303などと同等の機能を発揮する。高電位側電源Vdd立ち上げ状態では、電流制限型レギュレータ304の電流制限機能が発揮されて、高電位側電源Vddの電圧レベルが段階的に上昇されることで、突入電流が抑えられる。突入電流が抑えられない場合、過電流によりマイクロコンピュータを用いたシステム全ての電圧が降下し、システムが正常に動作しなくなってしまう。よって、突入電流を抑えることによりシステム全体の動作状態の安定化を図ることが可能となる。
高電位側電源Vdd立ち上げから所定時間経過後に、電流制限型レギュレータ304は電流制限が解除され、また、メイン(MAIN)レギュレータ302,303が動作されることで、RAM12,13、内部回路22、及びフラッシュメモリ(FLASH)15,16への給電が行われる。上記ソフトウェアスタンバイモード、高電位側電源Vdd立ち上げ状態、及びアクティブ状態では、スイッチ305がオンされており、電源経路は分離されない。
次に、上記各スタンバイモードについて詳述する。
図10には、リセット状態の高電位側電源Vddの立ち上げ状態からハードウェアスタンバイモードに至るまでの主要部の動作タイミングが示される。
高電位側電源Vddの立ち上げにおいては、電源制御信号生成回路178によって電源制御信号pdmain0がローレベルにアサートされた状態で電流制限型レギュレータ304が起動される。このとき、リセット信号/RESはローレベルにアサートされる。そして電流制限型レギュレータ304において電流制限が行われることで、高電位側電源Vddの電圧レベルが段階的に上昇され、それによって突入電流が抑えられる。電流制限型レギュレータ304の起動開始直後からカウンタ174により外部クロック信号のカウントが開始される。カウンタオーバーフロー信号OVFL1がハイ(H)レベルにアサートされることにより、電源制御信号chcslopeがハイレベルにされると、電流制御回路601の制御により、高電位側電源Vddの電圧レベルがさらに上昇される。カウンタオーバーフロー信号OVFL2がハイ(H)レベルにアサートされると、電源制御信号climitendがハイレベルにされることで、電流制限型レギュレータ304での電流制限が解除される。また、電源制御信号climitendがハイレベルにされると、電源制御信号生成回路178により、電源制御信号pdmain1がローレベルにされて、メインレギュレータ302,303が起動される。そして、カウンタオーバーフロー信号OVFL3がハイ(H)レベルにアサートされることにより、リセットフラグRSTFLがハイレベルからローレベルにされ、内部回路22に含まれるCPUがリセットされる。そしてリセットが解除されることで、マイクロコンピュータ10は、アクティブ状態に遷移される。
マイクロコンピュータ10のアクティブ状態において、ハードウェアスタンバイは、次のように行われる。すなわち、外部端子を介して入力されるスタンバイ信号/STBYがローレベルにアサートされることでハードウェアスタンバイモードに遷移される。スタンバイ信号/STBYがローレベルにアサートされると、電源制御信号pdmain0がハイレベルにされることで、電流制限型レギュレータ304の動作が停止され、電源制御信号pdmain1がハイレベルにされることで、メイン(MAIN)レギュレータ303の動作が停止される。また、スタンバイ信号/STBYがローレベルにアサートされると、電源制御信号shrtmainがハイレベルにされ、それにより、メインレギュレータ303及び電流制限型レギュレータ304の高電位側電源Vddラインがグランド(GND)ライン(低電位側電源Vssライン)に短絡される。さらに、スタンバイ信号/STBYがローレベルにアサートされると、カウンタオーバーフロー信号がローレベルにされ、それにより、電源制御信号chcslope,climitendがローレベルにされる。
このようにしてマイクロコンピュータ10は、アクティブ状態からハードウェアスタンバイモードに遷移される。尚、ハードウェアスタンバイモードからの復帰は、外部端子からリセット信号/RESをアサートすることで可能とされる。
図11には、リセット状態の高電位側電源Vddの立ち上げ状態からディープソフトウェアスタンバイモードに至るまでの主要部の動作タイミングが示される。
マイクロコンピュータ10のアクティブ状態において、ディープソフトウェアスタンバイは、次のように行われる。すなわち、内部回路22に含まれるCPUによりディープソフトウェアスタンバイビットDSBYがハイレベルに設定された状態で、上記CPUによりスリープ(SLEEP)命令が実行されてソフトウェアスタンバイビットSSBYがハイレベルにされると、スタンバイ判定回路171により、ディープソフトウェアスタンバイDSTBYがハイレベルにアサートされることで、ディープソフトウェアスタンバイモードに遷移される。ディープソフトウェアスタンバイDSTBYがハイレベルにアサートされると、電源制御信号pdmain0がハイレベルにされることで、電流制限型レギュレータ304の動作が停止され、電源制御信号pdmain1がハイレベルにされることで、メイン(MAIN)レギュレータ303の動作が停止される。また、電源制御信号shrtmainがハイレベルにされ、それにより、メインレギュレータ303及び電流制限型レギュレータ304の高電位側電源Vddラインがグランド(GND)ライン(低電位側電源Vssライン)に短絡される。さらに、カウンタオーバーフロー信号がローレベルにされ、それにより、電源制御信号chcslope,climitendがローレベルにされる。
このようにしてマイクロコンピュータ10は、アクティブ状態からディープソフトウェアスタンバイモードに遷移される。ディープソフトウェアスタンバイモードでは、電流制限型レギュレータ304の動作が停止され、電源制御信号pdmain1がハイレベルにされることで、メイン(MAIN)レギュレータ303の動作が停止されるため、スタンバイ時の消費電力を大幅に低減できる。
図12には、リセット状態の高電位側電源Vddの立ち上げ状態からソフトウェアスタンバイモードに至るまでの主要部の動作タイミングが示される。
マイクロコンピュータ10のアクティブ状態において、ソフトウェアスタンバイは、次のように行われる。
内部回路22に含まれるCPUによりソフトウェアスタンバイビットSSBYがハイレベルに設定された状態で、上記CPUによりスリープ(SLEEP)命令が実行されてソフトウェアスタンバイビットSSBYがハイレベルにされると、スタンバイ判定回路171により、ソフトウェアスタンバイSSTBYがハイレベルにアサートされることで、ソフトウェアスタンバイモードに遷移される。このソフトウェアスタンバイモードでは、電流制限型レギュレータ304やメイン(MAIN)レギュレータ303の動作停止は行われない。従って、このソフトウェアスタンバイモードにおいては、スタンバイモードに入った次のアドレスを保持することができるため、ソフトウェアスタンバイモードからの復帰後のプログラム実行開始アドレスは、ソフトウェアスタンバイモードに入った次のアドレスとされる。このスタンバイは、割り込み復帰後の動作開始アドレスがリセットベクタの0番地では困る場合に有利とされる。
図13には、高電位側電源Vdd遮断状態であるハードウェアスタンバイモードからアクティブ状態に至るまでの主要部の動作タイミングが示される。
ハードウェアスタンバイモードにおいては、外部から供給される高電位側電源Vccは供給状態とされ、形成された高電位側電源Vddはグランド(GND)ライン(低電位側電源Vssライン)に短絡された状態となっている。
高電位側電源Vddの立ち上げにおいては、電源制御信号生成回路178によって電源制御信号pdmain0がローレベルにアサートされた状態で電流制限型レギュレータ304が起動される。このとき、リセット信号/RESはローレベルにアサートされる。そして電流制限型レギュレータ304において電流制限が行われることで、高電位側電源Vddの電圧レベルが段階的に上昇され、それによって突入電流が抑えられる。電流制限型レギュレータ304の起動開始直後からカウンタ174により外部クロック信号のカウントが開始される。カウンタオーバーフロー信号OVFL1がハイ(H)レベルにアサートされることにより、電源制御信号chcslopeがハイレベルにされると、電流制御回路601の制御により、高電位側電源Vddの電圧レベルがさらに上昇される。カウンタオーバーフロー信号OVFL2がハイ(H)レベルにアサートされると、電源制御信号climitendがハイレベルにされることで、電流制限型レギュレータ304での電流制限が解除される。また、電源制御信号climitendがハイレベルにされると、電源制御信号生成回路178により、電源制御信号pdmain1がローレベルにされて、メインレギュレータ302,303が起動される。そして、カウンタオーバーフロー信号OVFL3がハイ(H)レベルにアサートされることにより、リセットフラグRSTFLがハイレベルからローレベルにされ、内部回路22に含まれるCPUがリセットされる。そしてリセットが解除されることで、マイクロコンピュータ10は、アクティブ状態に遷移される。
図14には、高電位側電源Vdd遮断状態であるディープソフトウェアスタンバイモードからアクティブ状態に至るまでの主要部の動作タイミングが示される。
ディープソフトウェアスタンバイ状態では、外部から供給される高電位側電源Vccは供給状態とされ、形成された高電位側電源Vddはグランド(GND)ライン(低電位側電源Vssライン)に短絡され遮断状態となっている。
マイクロコンピュータ10の電位側電源Vdd遮断状態において、ディープソフトウェアスタンバイからの復帰は、次のように行われる。すなわち、内部回路22に含まれるCPUによりディープソフトウェアスタンバイビットDSBYがハイレベルに設定された状態で、NMI立ち上がりエッジにより割り込み制御回路173により、ディープソフトウェアスタンバイDSTBYがローレベルにアサートされることで、ディープソフトウェアスタンバイモードから復帰される。ディープソフトウェアスタンバイDSTBYがローレベルにアサートされると、電源制御信号pdmain0がローレベルにされることで、電流制限型レギュレータ304の動作が動作し、電源制御信号shrtmainがローレベルにされ、それにより、メインレギュレータ303及び電流制限型レギュレータ304の高電位側電源Vddラインがグランド(GND)ライン(低電位側電源Vssライン)の短絡も切れる。また、さらに、カウンタオーバーフロー信号がハイレベルにされ、それにより、電源制御信号chcslope,climitendがハイレベルにされる。このようにしてマイクロコンピュータ10は、ディープソフトウェアスタンバイモードからアクティブ状態に遷移される。
図15には、ソフトウェアスタンバイモードからアクティブ状態に至るまでの主要部の動作タイミングが示される。
ソフトウェアスタンバイモードでは、外部から供給される高電位側電源Vcc及び、形成された高電位側電源Vddは供給された状態となっている。
マイクロコンピュータ10のソフトウェアスタンバイモードからアクティブ状態において、ソフトウェアスタンバイからの復帰は、次のように行われる。
内部回路22に含まれるCPUによりソフトウェアスタンバイビットSSBYがハイレベルに設定された状態で、NMI立ち上がりエッジにより割り込み制御回路173により、ソフトウェアスタンバイビットSSBYがハイレベルにされると、スタンバイ判定回路171により、ソフトウェアスタンバイSSTBYがローレベルにアサートされることで、ソフトウェアスタンバイモードから復帰される。
上記ディープソフトウェアスタンバイモードやソフトウェアスタンバイモードからの復帰は、外部端子を介して取り込まれた割り込み信号NMIに基づいて行われる。すなわち、割り込み信号NMIがアサートされると、割り込み制御回路173は伝達された割り込み信号NMIに基づいて、制御回路176に対する割り込み制御を行う。それにより制御回路176での割り込み処理が行われ、この割り込み処理により、スタンバイモードからの復帰が行われる。特に、上記ディープソフトウェアスタンバイモードの場合には、電源遮断が行われているため、上記ディープソフトウェアスタンバイモードからの復帰においては、上述の高電位側電源Vdd立ち上げが行われることで、内部回路22等に再び電源が供給される。
すなわち、電源制御信号生成回路178によって電源制御信号pdmain0がローレベルにアサートされた状態で電流制限型レギュレータ304が起動される。そして電流制限が行われることで、高電位側電源Vddの電圧レベルが段階的に上昇され、それによって突入電流が抑えられる。電流制限型レギュレータ304の起動開始直後からカウンタ174により外部クロック信号のカウントが開始される。カウンタオーバーフロー信号OVFL1がハイ(H)レベルにアサートされることにより、電源制御信号chcslopeがハイレベルにされると、電流制御回路601の制御により、高電位側電源Vddの電圧レベルがさらに上昇される。カウンタオーバーフロー信号OVFL2がハイ(H)レベルにアサートされると、電源制御信号climitendがハイレベルにされることで、電流制限型レギュレータ304での電流制限が解除される。また、電源制御信号climitendがハイレベルにされると、電源制御信号生成回路178により、電源制御信号pdmain1がローレベルにされて、メインレギュレータ302,303が起動される。そして、カウンタオーバーフロー信号OVFL3がハイ(H)レベルにアサートされることにより、リセットフラグRSTFLがハイレベルからローレベルにされ、内部回路22に含まれるCPUがリセットされる。そしてリセットが解除されることで、マイクロコンピュータ10は、アクティブ状態に遷移される。
上記の例によれば、以下の作用効果を得ることができる。
(1)上記ディープソフトウェアスタンバイモードからの復帰においては、上述の高電位側電源Vdd立ち上げが行われることで、電源供給が再び開始される。この電源供給においては、外部クロック信号EXTALをカウンタ174でカウントし、このカウンタ174におけるオーバーフロー信号を利用しており、電源制御シーケンスに、電源電圧検出回路等のアナログ回路を使用する構成ではないので、少なくとも、電源制御シーケンスに関する限り、上記アナログ回路を半導体チップに形成する必要がない。また、外部クロック信号EXTALをカウントするカウンタ174は、ディジタル回路であり、その回路規模は比較的小さいため、本回路構成を採用することで、スタンバイモードからの復帰にかかわる回路のチップ占有面積の低減を図ることができる。
(2)カウンタ174は、外部から供給される高電位側電源Vccによって動作されるため、高電位側電源Vddの供給が遮断されているにもかかわらず、安定に動作される。
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明にかかるマイクロコンピュータの構成例ブロック図である。 上記マイクロコンピュータにおける電源系の構成例ブロック図である。 上記マイクロコンピュータにおける電源系に含まれるレギュレータ回路の構成例ブロック図である。 上記電源系に含まれる電源制御回路の構成例ブロック図である。 上記電源系に含まれるカウンタの構成例ブロック図である。 上記電源系に含まれる電流制限型レギュレータの構成例回路図である。 上記電源系に含まれるメインレギュレータの構成例回路図である。 上記電源系に含まれる基準電圧生成回路の構成例回路図である。 上記マイクロコンピュータの状態と電源との関係説明図である。 上記マイクロコンピュータの高電位側電源Vddの立ち上げ状態からハードウェアスタンバイモードに至るまでの動作タイミング図である。 上記マイクロコンピュータの高電位側電源Vddの立ち上げ状態からディープソフトウェアスタンバイモードに至るまでの動作タイミング図である。 上記マイクロコンピュータの高電位側電源Vddの立ち上げ状態からソフトウェアスタンバイモードに至るまでの動作タイミング図である。 上記マイクロコンピュータのハードウェアスタンバイモードからアクティブ状態に至るまでの動作タイミング図である。 上記マイクロコンピュータのディープソフトウェアスタンバイモードからアクティブ状態に至るまでの動作タイミング図である。 上記マイクロコンピュータのソフトウェアスタンバイモードからアクティブ状態に至るまでの動作タイミング図である。
符号の説明
10 マイクロコンピュータ
12,13 RAM
15,16 フラッシュメモリ
17 電源制御回路
18 基準電圧生成回路
19 PLL
20 モードコントローラ
21 I/O部
22 内部回路
27 レギュレータ回路
28 レベルシフタ
29 システムバッファ
171 スタンバイ判定回路
172 入力バッファ
173 割り込み制御回路
174 カウンタ
175 電源制御信号生成部
178 電源制御信号生成回路
301 サブレギュレータ
302,303 メインレギュレータ
304 電流制限型レギュレータ

Claims (5)

  1. 外部から供給された電源電圧を降圧して内部電源電圧を形成するレギュレータ回路と、
    外部から供給された電源電圧によって動作され、上記レギュレータ回路の動作を制御可能な電源制御回路と、
    上記内部電源電圧が供給されることで動作可能な内部回路と、を含み、
    プログラムの実行によりスタンバイモードに遷移可能なマイクロコンピュータであって、
    上記スタンバイモードは、上記内部回路への電源供給停止を伴う第1スタンバイモードと、上記内部回路への電源供給停止を伴わない第2スタンバイモードと、を含み、
    上記レギュレータ回路は、電流制限により出力電圧が段階的に上昇される第1状態と、上記電流制限により出力電圧が段階的に上昇された後に上記電流制限が解除されることで所定レベルの電圧出力を得る第2状態とを有する電流制限型レギュレータと、
    起動されることで所定レベルの電圧出力を得るメインレギュレータと、を含み、
    上記電源制御回路は、上記第1スタンバイモード又は上記第2スタンバイモードからの復帰において外部から供給されるクロック信号をカウントすることにより、上記電流制限型レギュレータの上記第1状態から上記第2状態への切り換えタイミング、及び上記メインレギュレータの起動タイミングを決定可能なカウンタを含むマイクロコンピュータ。
  2. 外部から供給された電源電圧を降圧して内部電源電圧を形成するレギュレータ回路と、
    外部から供給された電源電圧によって動作され、上記レギュレータ回路の動作を制御可能な電源制御回路と、
    上記内部電源電圧が供給されることで動作可能な内部回路と、を含み、
    プログラムの実行によりスタンバイモードに遷移可能なマイクロコンピュータであって、
    上記スタンバイモードは、上記内部回路への電源供給停止を伴う第1スタンバイモードと、上記内部回路への電源供給停止を伴わない第2スタンバイモードと、を含み、
    上記レギュレータ回路は、電流制限により出力電圧が段階的に上昇される第1状態と、上記電流制限により出力電圧が段階的に上昇された後に上記電流制限が解除されることで所定レベルの電圧出力を得る第2状態とを有する電流制限型レギュレータを含み、
    上記電源制御回路は、上記第1スタンバイモード又は上記第2スタンバイモードからの復帰において外部から供給されるクロック信号をカウントすることにより、上記電流制限型レギュレータの上記第1状態から上記第2状態への切り換えタイミングを決定可能なカウンタを含むマイクロコンピュータ。
  3. 上記電源制御回路は、上記第1スタンバイモード及び第2スタンバイモードを判定するためのスタンバイ判定回路と、外部からの割り込み信号に応じて上記第1スタンバイモード又は上記第2スタンバイモードから復帰させるための割り込み制御回路と、を含む請求項1又は2記載のマイクロコンピュータ。
  4. 外部から供給された電源電圧を降圧して内部電源電圧を形成するレギュレータ回路と、
    外部から供給された電源電圧によって動作され、上記レギュレータ回路の動作を制御可能な電源制御回路と、
    上記内部電源電圧が供給されることで動作可能な内部回路と、を含み、
    プログラムの実行によりスタンバイモードに遷移可能なマイクロコンピュータであって、
    上記レギュレータ回路は、電流制限により出力電圧が段階的に上昇される第1状態と、上記電流制限により出力電圧が段階的に上昇された後に上記電流制限が解除されることで所定レベルの電圧出力を得る第2状態とを有する電流制限型レギュレータを含み、
    上記電源制御回路は、上記スタンバイモードからの復帰において外部から供給されるクロック信号をカウントすることにより、上記電流制限型レギュレータの上記第1状態から上記第2状態への切り換えタイミングを決定可能なカウンタを含むマイクロコンピュータ。
  5. 上記電源制御回路は、外部からの割り込み信号に応じて上記スタンバイモードから復帰させるための割り込み制御回路を含む請求項4記載のマイクロコンピュータ。
JP2007104136A 2007-04-11 2007-04-11 マイクロコンピュータ Withdrawn JP2008262360A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007104136A JP2008262360A (ja) 2007-04-11 2007-04-11 マイクロコンピュータ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007104136A JP2008262360A (ja) 2007-04-11 2007-04-11 マイクロコンピュータ

Publications (1)

Publication Number Publication Date
JP2008262360A true JP2008262360A (ja) 2008-10-30

Family

ID=39984793

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007104136A Withdrawn JP2008262360A (ja) 2007-04-11 2007-04-11 マイクロコンピュータ

Country Status (1)

Country Link
JP (1) JP2008262360A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012027900A (ja) * 2010-06-25 2012-02-09 Intel Corp オンダイ電圧スケーリングのための分散型給電スキーム
JP2012048349A (ja) * 2010-08-25 2012-03-08 Renesas Electronics Corp 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012027900A (ja) * 2010-06-25 2012-02-09 Intel Corp オンダイ電圧スケーリングのための分散型給電スキーム
JP2012048349A (ja) * 2010-08-25 2012-03-08 Renesas Electronics Corp 半導体装置

Similar Documents

Publication Publication Date Title
CN113508353B (zh) 具有增强的电源抑制比的低电压高精度功率检测电路
US8214670B2 (en) Semiconductor integrated circuit device having internal circuit with plural power supply regions
US7930575B2 (en) Microcontroller for controlling power shutdown process
KR101926000B1 (ko) 파워 온 리셋 회로 및 리셋 방법
JP4621113B2 (ja) 半導体集積回路装置
US7982514B2 (en) State-retentive master-slave flip flop to reduce standby leakage current
JP2006303579A (ja) 半導体装置
JP2005190483A (ja) 遊休モードでの電力消費が減少したプロセッサシステムおよびその方法
US7380144B2 (en) Enabling and disabling of powering-off of computer system
US7882376B2 (en) Power control for a core circuit area of a semiconductor integrated circuit device
JP2006180486A (ja) パワーダウンモードでレギュレータによる電力消耗を防止する電子装置及び電力消耗防止方法
KR20040033066A (ko) Cpu 파워 다운 방법 및 그 장치
US20100185878A1 (en) Method for controlling power consumption and a device having power consumption capabilities
JP2006293802A (ja) 半導体集積回路装置
US6624673B2 (en) Circuit for resetting a microcontroller
JP2009053984A (ja) データ処理装置、電源電圧生成回路及びその電源電圧生成方法
KR20080073846A (ko) 데이터 유지 시간을 늘릴 수 있는 마이크로 컨트롤러 유닛및 방법
JP2008262360A (ja) マイクロコンピュータ
JP2008070977A (ja) 電源降圧回路及び半導体装置
JP2006229936A (ja) マルチパワーで動作するチップ及びそれを有するシステム
JP4115727B2 (ja) 電源電圧検出回路
JP2001195876A (ja) 半導体装置
JP5145436B2 (ja) 半導体装置
JP2014191527A (ja) マイクロコンピュータ
JP2007157199A (ja) 半導体装置

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20100706