JP2008262360A

JP2008262360A - マイクロコンピュータ

Info

Publication number: JP2008262360A
Application number: JP2007104136A
Authority: JP
Inventors: Hibiki Takano; 響高野
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2007-04-11
Filing date: 2007-04-11
Publication date: 2008-10-30

Abstract

【課題】プログラムの実行によりスタンバイモードに遷移された場合の当該スタンバイモードからの復帰にかかわる回路のチップ占有面積の低減を図る。
【解決手段】マイクロコンピュータは、外部から供給された電源電圧（Ｖｃｃ）を降圧して内部電源電圧（Ｖｄｄ）を形成するレギュレータ回路（２７）と、上記レギュレータ回路の動作を制御可能な電源制御回路（１７）と、上記内部電源電圧が供給される内部回路（２２）とを含み、プログラムの実行によりスタンバイモードに遷移する。スタンバイモードからの復帰において外部から供給されるクロック信号（ＥＸＴＡＬ）をカウントすることにより、上記電流制限型レギュレータの状態や、メインレギュレータの起動タイミングを決定可能なカウンタを上記電源制御回路に含めることで、スタンバイモードからの復帰にかかわる回路のチップ占有面積を低減する。
【選択図】図２

Description

マイクロコンピュータ、さらには外部から供給された電源電圧を降圧して内部回路に供給するようにしたマイクロコンピュータに適用して有効な技術に関する。

多くのマイクロコンピュータにおいては低消費電力の低減を目的としてプログラム実行状態から低消費電力状態へ遷移する機能を有している。低消費電力状態としてはＣＰＵスリープモード、全モジュールストップモード、ソフトウェアスタンバイモード、ハードウェアスタンバイモードなどがある。各モードでは、モジュールへのクロック供給の停止や、発振器を停止することで内部回路の動作を停止して、待機状態とすることにより消費電力の低減を図っている。

一方、半導体集積回路の製造プロセスにおいては回路素子の微細化に伴ってトランジスタの耐圧低下により動作電源電圧が低電圧化され、これに伴ってＭＯＳトランジスタのゲート閾値電圧も低下される傾向にある。この動作電圧の低電圧化と閾値電圧の低下は低消費電力と動作の高速化にとって望ましいため、外部デバイスとのインタフェース信号振幅の整合性を図ることを要しない内部回路については、外部電源電圧を降圧した電圧を動作電源とする傾向にある。しかしながら、閾値電圧の低下はＭＯＳトランジスタのサブスレッショルドリーク電流等のリーク電流の増大に繋がり、上記低消費電力状態における待機電流が増大することになる。電源電圧の遮断を行なっていないからである。

そこで、低消費電力状態に遷移するときに内部回路の一部、または、全部への動作電源の供給を遮断（供給の停止）し、待機電流の低減を図る回路方式が採用される。

電源遮断状態を解除するための割り込み等の非同期解除要因の受付けを制御する技術に関連する文献として特許文献１がある。これには、消費電流の低減を目的とした複数の低消費電力動作モードを有するデバイス（ＤＭＡＣ、ＣＰＵ等）において、低消費電力モードの遷移期間と、低消費電力モードへの遷移から所定期間には割り込みを禁止し、その期間経過後に割り込みを許容することについて記載される。特許文献２には、電源供給再開時に電源制御可能な回路へのリセット信号の固定解除が最後になるような遅延手段を消費電力低減回路に設けたことが記載される。

特開平０９−０６９０５２号公報特開２００３−３１６４８６号公報

ソフトウェアスタンバイモードからの復帰後のプログラム実行開始アドレスは、ソフトウェアスタンバイモードに入った次のアドレスとされる。それに対して、スタンバイ時の消費電力低減のためにスタンバイ時に内部回路の電源遮断を行う場合には、ソフトウェアスタンバイモードに入った次のアドレスを保持することができないため、ソフトウェアスタンバイモードからの復帰後のプログラム実行開始アドレスは、リセットベクタの０番地とされる。汎用マイクロコンピュータなどのような半導体集積回路装置において、割り込み復帰後の動作開始アドレスがリセットベクタの０番地では困るユーザがいることを勘案すると、割り込み復帰後の動作開始アドレスがリセットベクタの０番地となるようなソフトウェアスタンバイモードに加えて、割り込み復帰後の動作開始アドレスが、ソフトウェアスタンバイモードに入った次のアドレスとされるようなスタンバイモードを用意し、ユーザシステムにおいて適宜に選択可能とするのが望ましい。また、ソフトウェアスタンバイからの復帰において内部回路への電源供給が再開されるが、その場合の電源制御シーケンスに、電源電圧検出回路等のアナログ回路を使用する場合、当該アナログ回路を半導体チップに形成する必要があることから、チップ面積の低減を阻害するおそれがある。

本発明の目的は、プログラムの実行によりスタンバイモードに遷移された場合の当該スタンバイモードからの復帰にかかわる回路のチップ占有面積の低減を図ることにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。

すなわち、外部から供給された電源電圧を降圧して内部電源電圧を形成するレギュレータ回路と、上記レギュレータ回路の動作を制御可能な電源制御回路と、上記内部電源電圧が供給されることで動作可能な内部回路とを含み、プログラムの実行によりスタンバイモードに遷移する。スタンバイモードからの復帰において外部から供給されるクロック信号をカウントすることにより、上記電流制限型レギュレータの状態や、メインレギュレータの起動タイミングを決定可能なカウンタを上記電源制御回路に含めることで、スタンバイモードからの復帰にかかわる回路のチップ占有面積の低減を図る。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、プログラムの実行によりスタンバイモードに遷移された場合の当該スタンバイモードからの復帰にかかわる回路のチップ占有面積を低減することができる。

１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態に係るマイクロコンピュータ（１０）は、外部から供給された電源電圧（Ｖｃｃ）を降圧して内部電源電圧（Ｖｄｄ）を形成するレギュレータ回路（２７）と、外部から供給された電源電圧によって動作され、上記レギュレータ回路の動作を制御可能な電源制御回路（１７）と、上記内部電源電圧が供給されることで動作可能な内部回路（２２）とを含み、プログラムの実行によりスタンバイモードに遷移することができる。上記スタンバイモードは、上記内部回路への電源供給停止を伴う第１スタンバイモードと、上記内部回路への電源供給停止を伴わない第２スタンバイモードとを含む。上記レギュレータ回路は、電流制限により出力電圧が段階的に上昇される第１状態と、上記電流制限により出力電圧が段階的に上昇された後に上記電流制限が解除されることで所定レベルの電圧出力を得る第２状態とを有する電流制限型レギュレータ（３０４）と、起動されることで所定レベルの電圧出力を得るメインレギュレータ（３０３）とを含む。上記電源制御回路は、上記第１スタンバイモード又は上記第２スタンバイモードからの復帰において外部から供給されるクロック信号（ＥＸＴＡＬ）をカウントすることにより、上記電流制限型レギュレータの上記第１状態から上記第２状態への切り換えタイミング、及び上記メインレギュレータの起動タイミングを決定可能なカウンタ（１７４）を含む。

上記の構成によれば、上記第１スタンバイモードからの復帰においては、電源供給が再び開始される。そしてこの電源供給においては、外部クロック信号がカウンタでカウントされることで、上記電流制限型レギュレータの上記第１状態から上記第２状態への切り換えタイミング、及び上記メインレギュレータの起動タイミングが決定される。このように電源制御シーケンスに、電源電圧検出回路等のアナログ回路を使用する構成ではないので、少なくとも、電源制御シーケンスに関する限り、上記アナログ回路を半導体チップに形成する必要がない。また、外部クロック信号をカウントするカウンタは、ディジタル回路であり、その回路規模は比較的小さいため、本回路構成を採用することで、スタンバイモードからの復帰にかかわる回路のチップ占有面積の低減を図ることができる。

〔２〕別の観点によれば、上記電源制御回路の機能として、上記メインレギュレータの起動タイミングの決定を省略することができる。

〔３〕上記〔１〕又は〔２〕において、上記電源制御回路には、上記第１スタンバイモード及び第２スタンバイモードを判定するためのスタンバイ判定回路（１７１）と、外部からの割り込み信号に応じて上記第１スタンバイモード又は上記第２スタンバイモードから復帰させるための割り込み制御回路（１７３）とを設けることができる。

〔４〕さらに上記マイクロコンピュータ（１０）は、上記スタンバイモードとして、上記第１スタンバイモードや上記第２スタンバイモードを含まない場合においても、上記スタンバイモードからの復帰の際に、外部クロック信号がカウンタでカウントされることで、上記電流制限型レギュレータの上記第１状態から上記第２状態への切り換えタイミング制御を行うことができる。

〔５〕上記〔４〕において、上記電源制御回路は、外部からの割り込み信号に応じて上記スタンバイモードから復帰させるための割り込み制御回路（１７３）を含んで構成することができる。

２．実施の形態の説明
次に、実施の形態について更に詳述する。

図１には、本発明にかかる半導体集積回路装置の一例とされるマイクロコンピュータが示される。図１に示されるマイクロコンピュータ１０は、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。

マイクロコンピュータ１０は、ＲＡＭ（ランダム・アクセス・メモリ）１２，１３、フラッシュメモリ（ＦＬＡＳＨ）１５，１６、電源制御回路（ＳＹＳ５）１７、基準電圧生成回路（ＶＣＬ）１８、ＰＬＬ（フェーズ・ロックド・ループ）１９、Ｉ／Ｏ（入出力）部２１、内部回路２２を含む。上記内部回路２２は、予め設定されたプログラムを実行することによって所定の演算処理を実行するＣＰＵ（中央処理装置）によって形成されるシステムコントローラ（ＳＹＳＣ）２３や、モードコントローラ（ＭＤＣ）２０が含まれる。

ＲＡＭ１２，１３は、上記ＣＰＵで行われる演算処理の作業領域などに用いられる。フラッシュメモリ１５，１６には、上記ＣＰＵで実行されるプログラムが格納される。電源制御回路１７は、外部から供給された電源から内部電源を形成するための内部電源回路の動作を制御する。基準電圧生成回路１８は、内部電源電圧レベルを制御する。ＰＬＬ１９は、内部回路２２に供給されるクロック信号を形成する。モードコントローラ２０は、このマイクロコンピュータ１０の動作モードを制御する。Ｉ／Ｏ部２１は、外部端子を介してマイクロコンピュータ２０の内部と外部との間で各種信号の入出力を可能とするインタフェースとして機能する。システムコントローラ２３は、所定のプログラムを実行することによってマイクロコンピュータ１０内部のシステムをコントロールする。ここで上記外部端子には、リセット信号／ＲＥＳを取り込むためのリセット端子、スタンバイ信号／ＳＴＢＹを取り込むためのスタンバイ端子、割り込み信号ＮＭＩを取り込むための割り込み端子、外部クロック信号ＥＸＴＡＬを取り込むためのクロック端子、外部から供給される高電位側電源Ｖｃｃ、外部から供給された電源電圧Ｖｃｃを降圧して内部電源電圧Ｖｄｄを外部端子を介してノイズ低減のためのキャパシタＣが結合されるＶＣＬ、それらの基準電源となるＶｓｓなどの各種端子が含まれる。

上記動作モードは、リセット解除後の上記ＣＰＵがプログラムを実行可能なアクティブモード、上記内部回路２２への電源供給停止を伴う第１スタンバイモードと、上記内部回路２２への電源供給停止を伴わない第２スタンバイモード等の動作モードを含むものである。

図２には、上記マイクロコンピュータ１０における電源系の構成例が示される。

上記マイクロコンピュータ１０における電源系は、外部電源系２０１と、単一電源系２０２とに分けられる。外部電源系２０１には、外部から供給される高電位側電源Ｖｃｃを動作電源として動作し、高電位側電源Ｖｃｃよりも低い内部用の高電位側電源Ｖｄｄを形成する。形成された高電位側電源Ｖｄｄは、単一電源系２０２に伝達される。外部電源系２０１には、電源制御回路１７、モードコントローラＭＤＣ２０、システムバッファ２６、及び内部電源２９が含まれる。上記システムバッファ２６には、上記外部端子を介して、上記リセット信号／ＲＥＳ、上記スタンバイ信号／ＳＴＢＹ、上記割り込み信号ＮＭＩが供給される。上記内部電源２９には、基準電圧Ｖｒｅｆを形成するための基準電圧生成回路１８と、形成された基準電圧Ｖｒｅｆに基づいて、高電位側電源Ｖｄｄを形成するレギュレータ回路２７とを含む。単一電源系２０２は、上記外部電源系２０１から供給された高電位側電源Ｖｄｄを動作電源として動作し、この内部回路２２には、ＣＰＵやその周辺回路が含まれる。また、外部から供給される低電位側電源Ｖｓｓが外部電源系に供給される。

内部回路２２から電源制御回路１７に対して、ディープソフトウェアスタンバイビットＤＳＢＹや、ソフトウェアスタンバイビットＳＳＢＹ、さらにはトリミング信号、テスト機能信号などの各種信号が供給される。このとき、内部回路２２から出力された各種信号は、レベルシフタ（Ｌ／Ｓ）２８により単一電源系の電位レベルから外部電源系２０１のレベルにシフトされてから電源制御回路１７に伝達される。また、モードコントローラ２０から内部回路２２に対してスタンバイ信号ＳＴＢＹ、モード信号ＭＯＤＥ、及びリセット信号ＲＥＳＥＴなどの各種制御信号が伝達される。このとき、モードコントローラ２０から出力された各種信号はレベルシフタ（Ｌ／Ｓ）２８により外部電源系２０１の電位レベルから単一電源系２０２のレベルにシフトされてから内部回路２２に伝達される。

図３には、上記レギュレータ回路２７の構成及び接続例が示される。

上記レギュレータ回路２７は、図３に示されるように、サブレギュレータ３０１、メインレギュレータ３０２，３０３、電流制限型レギュレータ３０４を含む。

サブレギュレータ３０１は、マイクロコンピュータ１０のモードにかかわらず、常時、所定の電圧が出力される。そのようなサブレギュレータ３０１の出力電圧は、ＲＡＭ１２におけるメモリマット（ＲＡＭ０マット）の情報保持のために利用される。メインレギュレータ３０２，３０３、及び電流制限型レギュレータ３０４は、基準電圧生成回路１８から供給される基準電圧Ｖｒｅｆに応じて出力電圧を形成する。また、メインレギュレータ３０２は、電源制御回路１７からの制御信号ｐｄｍａｉｎ１によって動作制御され、メインレギュレータ３０４は、電源制御回路１７からの制御信号ｐｄｍａｉｎ１、ｓｈｒｔｍａｉｎによって動作制御され、電流制限型レギュレータ３０４は、ｐｄｍａｉｎ０、ｓｈｒｔｍａｉｎ、ｃｌｉｍｉｔｅｎｄ、ｃｈｃｓｌｏｐｅによって動作制御される。メインレギュレータ３０３の出力電圧は、ＲＡＭ１２のロジック部（ＲＡＭ０ロジック）、ＲＡＭ１３におけるロジック部（ＲＡＭ１ロジック部）、メモリマット（ＲＡＭ１マット）、内部回路２２、及びフラッシュメモリ１５に供給される。また、レギュレータ出力電圧の伝達経路つまり上記形成された高電位側電源Ｖｄｄを供給する電源ラインを、電源制御回路１７からのスイッチ制御信号ｒａｍｓｗ＿ｎによって電源経路を断続可能なスイッチ３０５が設けられる。尚、レギュレータ出力電圧の伝達経路には、外部端子を介してノイズ低減のためのキャパシタＣがマイクロコンピュータの外部に結合される。

図４には、上記電源制御回路１７の構成例が示される。

上記電源制御回路１７は、図４に示されるように、スタンバイ選択回路１７１、入力バッファ１７２、割り込み制御回路１７３、制御回路１７６、及び電源制御信号生成回路１７８を含む。

スタンバイ選択回路１７１は、上記内部回路から供給されるディープソフトウェアスタンバイビットＤＳＢＹと、ソフトウェアスタンバイビットＳＳＢＹとの論理演算により、ディープソフトウェアスタンバイ信号ＤＳＴＢＹ又はソフトウェアスタンバイ信号ＳＳＴＢＹを選択的にハイレベルにアサートする。外部端子を介して取り込まれた割り込み信号ＮＭＩは、入力バッファ１７２を介して後段の割り込み制御回路１７３に伝達される。この割り込み制御回路１７３は、伝達された割り込み信号ＮＭＩに基づいて、制御回路１７６に対する割り込み制御を行う。スタンバイモードからアクティブ状態への復帰は、この割り込み信号ＮＭＩに基づいて行うことができる。制御回路１７６は、カウンタ１７４と、電源制御信号生成部１７５とを含む。カウンタ１７４は、外部端子を介して取り込まれた外部クロック信号ＥＸＴＡＬをカウントする機能を有する。このカウンタ１７４は、外部クロック信号ＥＸＴＡＬのカウント値が所定値に達した状態でオーバフローする。カウンタ１７４のオーバフローは電源制御信号生成部１７５に伝達される。電源制御信号生成部１７５は、リセットフラグＲＳＴＦＬ、電源制御信号ｃｈｃｓｌｏｐｅ，ｃｌｉｍｉｔｅｎｄ、及びスイッチ制御信号ｒａｍｓｗ＿ｎを形成する。また、電源制御回路１７８は、上記電源制御信号生成部１７５の出力信号に基づいて電源制御信号ｐｄｍａｉｎ１，ｐｄｍａｉｎ０，ｓｈｒｔｍａｉｎを形成する。ここで、電源制御信号ｐｄｍａｉｎ１は、ｃｌｉｍｉｔｅｎｄの論理が反転された信号と、電源制御信号ｐｄｍａｉｎ０とのオア論理をとることで得られる。

図５には上記カウンタ１７４の構成例が示される。

上記カウンタ１７４は、特に制限されないが、図５に示されるように、Ｄ型フリップフロップ回路４０１，４０２，４０３と、インバータ４１０，４１１，４１２，４１３とが結合されて成る。Ｄ型フリップフロップ回路４０１のクロック端子ＣＬＫには、外部端子を介して取り込まれた外部クロック信号ＥＸＴＡＬが伝達される。Ｄ型フリップフロップ回路４０１の出力端子Ｑからの出力信号は、インバータ４１０を介してＤ型フリップフロップ回路４０１のデータ端子ＤＡＴＡに伝達されるとともに、次段のＤ型フリップフロップ回路４０２のクロック端子ＣＬＫに伝達される。Ｄ型フリップフロップ回路４０２の出力端子Ｑからの出力信号は、インバータ４１１を介してＤ型フリップフロップ回路４０２のデータ端子ＤＡＴＡに伝達されるとともに、次段のＤ型フリップフロップ回路４０３のクロック端子ＣＬＫに伝達される。また、Ｄ型フリップフロップ回路を初期化するためのＦ／Ｆ初期化信号が、インバータ４１３を介してＤ型フリップフロップ回路４０１，４０２，４０３のリセット端子ＲＢに伝達されるようになっている。Ｄ型フリップフロップ回路４０１，４０２，４０３の出力端子Ｑからカウンタオーバーフロー信号ＯＶＦＬ１，ＯＶＦＬ２，ＯＶＦＬ３が取り出される。このカウンタオーバーフロー信号ＯＶＦＬ１，ＯＶＦＬ２，ＯＶＦＬ３は、電源制御信号生成部１７５に伝達される。

図６には、上記電流制限型レギュレータ３０４の構成例が示される。

電流制限型レギュレータ３０４は、特に制限されないが、図６に示されるように、電流制御回路６０１、コンパレータ６０２，６０７、ｐチャネル型ＭＯＳトランジスタ６０３，６０６，６０９，６１０、インバータ６０５，６０８、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４、及び抵抗６０４を含む。

上記電流制御回路６０１は、電源制御回路１７からの電源制御信号ｃｈｃｓｌｏｐｅ，ｃｌｉｍｉｔｅｎｄに基づいて経時的に電圧レベルが上昇されるバイアス電圧ＣＬＩＭＩＴＢＩＡＳを生成する。このバイアス電圧ＣＬＩＭＩＴＢＩＡＳは、コンパレータ６０２の反転入力端子に伝達される。コンパレータ６０２の出力信号はｐチャネル型ＭＯＳトランジスタ６０３のゲート端子に伝達されるとともに、スイッチＳＷ１を介してｐチャネル型ＭＯＳトランジスタ６０６のゲート端子に伝達される。ｐチャネル型ＭＯＳトランジスタ６０６には、ｐチャネル型ＭＯＳトランジスタ６０９，６１０が直列接続される。ｐチャネル型ＭＯＳトランジスタ６０９のゲート端子は低電位側電源Ｖｓｓに結合され、ｐチャネル型ＭＯＳトランジスタ６１０のゲート端子には所定のバイアス電圧Ｖｂｉａｓが供給される。ｐチャネル型ＭＯＳトランジスタ６０６，６０９の直列接続ノードから高電位側電源Ｖｄｄが出力される。ｐチャネル型ＭＯＳトランジスタ６０６，６０９の直列接続ノードの電位は、スイッチＳＷ３を介してコンパレータ６０７の非反転入力端子に伝達される。ｐチャネル型ＭＯＳトランジスタ６０９，６１０の直列接続ノードの電位は、スイッチＳＷ４を介してコンパレータ６０７の非反転入力端子に伝達される。上記スイッチＳＷ１，ＳＷ２は、コンパレータ６０７の出力信号によって動作制御され、上記スイッチＳＷ３，ＳＷ４は、電源制御回路１７からの電源制御信号ｃｌｉｍｉｔｅｎｄによって動作制御される。

上記構成の電流制限型レギュレータ３０４の初期状態は、スイッチＳＷ１，ＳＷ４がオンされている。バイアス電圧ＣＬＩＭＩＴＢＩＡＳによりｐチャネル型ＭＯＳトランジスタ６０３のドレイン電流Ｉｒｅｆが段階的に上昇されると、それに伴って、高電位側電源Ｖｄｄの電圧レベルが段階的に上昇する。高電位側電源Ｖｄｄの電圧レベルと、基準電圧Ｖｒｅｆがコンパレータ６０７で比較される。この比較において、高電位側電源Ｖｄｄの電圧レベルが基準電圧Ｖｒｅｆを越えた場合にスイッチＳＷ１がオフされ、スイッチＳＷ２がオンされる。これにより、電流制限型レギュレータ３０４は電流制限が解除された状態となり、基準電圧Ｖｒｅｆに基づく所定レベルの出力電圧が形成される。また、上記カウンタ１７４がオーバーフローした場合には、電源制御信号ｃｌｉｍｉｔｅｎｄにより、スイッチＳＷ３がオンされ、スイッチＳＷ４がオフされる。これにより、電流制限型レギュレータ３０４は電流制限が解除され、メイン（ＭＡＩＮ）レギュレータと同等の動作を行う。また、メイン（ＭＡＩＮ）レギュレータ３０２，３０３が動作されるため、高電位側電源Ｖｄｄは基準電圧Ｖｒｅｆと比較された定電圧となる。

図７には、上記メインレギュレータ３０２や３０３の構成例が示される。

上記メインレギュレータ３０２（３０３）は、図７に示されるように、コンパレータ７０１とｐチャネル型ＭＯＳトランジスタ７０２とが結合されて成る。コンパレータ７０１によって基準電圧Ｖｒｅｆと高電位側電源Ｖｄｄの電圧レベルとが比較され、その比較結果によりｐチャネル型ＭＯＳトランジスタ７０２の動作が制御されることで、高電位側電源Ｖｄｄの定電圧化が図られる。

図８には、基準電圧生成回路（ＶＣＬ）１８の構成例が示される。

上記基準電圧生成回路１８は、図８に示されるように、バンドギャップリファレンス回路８０１、コンパレータ８０２、ｐチャネル型ＭＯＳトランジスタ８０３、分圧抵抗器８０４、タップ選択回路８０５、デコーダ８０６を含んで成る。バンドギャップリファレンス回路８０１により、基準となる電圧が形成され、それがコンパレータ８０２の非反転入力端子に伝達される。ｐチャネル型ＭＯＳトランジスタ８０３は、コンパレータ８０２の出力信号によって動作制御される。ｐチャネル型ＭＯＳトランジスタ８０３に分圧抵抗器８０４が直列接続される。デコーダ８０６は、電源制御回路１７からの複数ビット構成の制御信号をデコードする。タップ選択回路８０５は、上記デコーダ８０６のデコード結果に基づいて分圧抵抗器８０４のタップ選択を行う。選択されたタップの電圧は、上記コンパレータ８０２の非反転入力端子に伝達される。上記分圧抵抗器８０４の所定タップから基準電圧Ｖｒｅｆが取り出される。生成された基準電圧Ｖｒｅｆは図３に示されるとおり、メインレギュレータ、電流制限レギュレータへ比較電圧として供給される。

次に、上記のように構成されたマイクロコンピュータ１０の動作を説明する。

図９には、上記マイクロコンピュータ１０の状態と電源との関係が示される。

上記マイクロコンピュータ１０のスタンバイモードとして、ハードウェアスタンバイモード、ディープソフトウェアスタンバイモード、ソフトウェアスタンバイモードを挙げることができる。上記各モードにおいては、例えばＥＸＴＡＬバッファ、ＰＬＬの固定により内部回路へのクロック信号の供給停止や、電源遮断などにより、消費電流の低減が図られる。

ハードウェアスタンバイモード及びディープソフトウェアスタンバイモードでは、サブ（ＳＵＢ）レギュレータ３０１が選択的に動作され、ＲＡＭ１２におけるＲＡＭ０マットにのみ、記憶情報保持のための給電が行われる。このとき、スイッチ３０５はオフされることで電源経路が分離されている。ソフトウェアスタンバイモードでは、電流制限型レギュレータ３０４、メイン（ＭＡＩＮ）レギュレータ３０２，３０３、サブ（ＳＵＢ）レギュレータ３０１が動作され、それによってＲＡＭ１２，１３、内部回路２２、及びフラッシュメモリ（ＦＬＡＳＨ）１５，１６への給電が行われる。このとき、電流制限型レギュレータ３０４は電流制限が解除され、メインレギュレータ３０２，３０３などと同等の機能を発揮する。高電位側電源Ｖｄｄ立ち上げ状態では、電流制限型レギュレータ３０４の電流制限機能が発揮されて、高電位側電源Ｖｄｄの電圧レベルが段階的に上昇されることで、突入電流が抑えられる。突入電流が抑えられない場合、過電流によりマイクロコンピュータを用いたシステム全ての電圧が降下し、システムが正常に動作しなくなってしまう。よって、突入電流を抑えることによりシステム全体の動作状態の安定化を図ることが可能となる。

高電位側電源Ｖｄｄ立ち上げから所定時間経過後に、電流制限型レギュレータ３０４は電流制限が解除され、また、メイン（ＭＡＩＮ）レギュレータ３０２，３０３が動作されることで、ＲＡＭ１２，１３、内部回路２２、及びフラッシュメモリ（ＦＬＡＳＨ）１５，１６への給電が行われる。上記ソフトウェアスタンバイモード、高電位側電源Ｖｄｄ立ち上げ状態、及びアクティブ状態では、スイッチ３０５がオンされており、電源経路は分離されない。

次に、上記各スタンバイモードについて詳述する。

図１０には、リセット状態の高電位側電源Ｖｄｄの立ち上げ状態からハードウェアスタンバイモードに至るまでの主要部の動作タイミングが示される。

高電位側電源Ｖｄｄの立ち上げにおいては、電源制御信号生成回路１７８によって電源制御信号ｐｄｍａｉｎ０がローレベルにアサートされた状態で電流制限型レギュレータ３０４が起動される。このとき、リセット信号／ＲＥＳはローレベルにアサートされる。そして電流制限型レギュレータ３０４において電流制限が行われることで、高電位側電源Ｖｄｄの電圧レベルが段階的に上昇され、それによって突入電流が抑えられる。電流制限型レギュレータ３０４の起動開始直後からカウンタ１７４により外部クロック信号のカウントが開始される。カウンタオーバーフロー信号ＯＶＦＬ１がハイ（Ｈ）レベルにアサートされることにより、電源制御信号ｃｈｃｓｌｏｐｅがハイレベルにされると、電流制御回路６０１の制御により、高電位側電源Ｖｄｄの電圧レベルがさらに上昇される。カウンタオーバーフロー信号ＯＶＦＬ２がハイ（Ｈ）レベルにアサートされると、電源制御信号ｃｌｉｍｉｔｅｎｄがハイレベルにされることで、電流制限型レギュレータ３０４での電流制限が解除される。また、電源制御信号ｃｌｉｍｉｔｅｎｄがハイレベルにされると、電源制御信号生成回路１７８により、電源制御信号ｐｄｍａｉｎ１がローレベルにされて、メインレギュレータ３０２，３０３が起動される。そして、カウンタオーバーフロー信号ＯＶＦＬ３がハイ（Ｈ）レベルにアサートされることにより、リセットフラグＲＳＴＦＬがハイレベルからローレベルにされ、内部回路２２に含まれるＣＰＵがリセットされる。そしてリセットが解除されることで、マイクロコンピュータ１０は、アクティブ状態に遷移される。

マイクロコンピュータ１０のアクティブ状態において、ハードウェアスタンバイは、次のように行われる。すなわち、外部端子を介して入力されるスタンバイ信号／ＳＴＢＹがローレベルにアサートされることでハードウェアスタンバイモードに遷移される。スタンバイ信号／ＳＴＢＹがローレベルにアサートされると、電源制御信号ｐｄｍａｉｎ０がハイレベルにされることで、電流制限型レギュレータ３０４の動作が停止され、電源制御信号ｐｄｍａｉｎ１がハイレベルにされることで、メイン（ＭＡＩＮ）レギュレータ３０３の動作が停止される。また、スタンバイ信号／ＳＴＢＹがローレベルにアサートされると、電源制御信号ｓｈｒｔｍａｉｎがハイレベルにされ、それにより、メインレギュレータ３０３及び電流制限型レギュレータ３０４の高電位側電源Ｖｄｄラインがグランド（ＧＮＤ）ライン（低電位側電源Ｖｓｓライン）に短絡される。さらに、スタンバイ信号／ＳＴＢＹがローレベルにアサートされると、カウンタオーバーフロー信号がローレベルにされ、それにより、電源制御信号ｃｈｃｓｌｏｐｅ，ｃｌｉｍｉｔｅｎｄがローレベルにされる。

このようにしてマイクロコンピュータ１０は、アクティブ状態からハードウェアスタンバイモードに遷移される。尚、ハードウェアスタンバイモードからの復帰は、外部端子からリセット信号／ＲＥＳをアサートすることで可能とされる。

図１１には、リセット状態の高電位側電源Ｖｄｄの立ち上げ状態からディープソフトウェアスタンバイモードに至るまでの主要部の動作タイミングが示される。

マイクロコンピュータ１０のアクティブ状態において、ディープソフトウェアスタンバイは、次のように行われる。すなわち、内部回路２２に含まれるＣＰＵによりディープソフトウェアスタンバイビットＤＳＢＹがハイレベルに設定された状態で、上記ＣＰＵによりスリープ（ＳＬＥＥＰ）命令が実行されてソフトウェアスタンバイビットＳＳＢＹがハイレベルにされると、スタンバイ判定回路１７１により、ディープソフトウェアスタンバイＤＳＴＢＹがハイレベルにアサートされることで、ディープソフトウェアスタンバイモードに遷移される。ディープソフトウェアスタンバイＤＳＴＢＹがハイレベルにアサートされると、電源制御信号ｐｄｍａｉｎ０がハイレベルにされることで、電流制限型レギュレータ３０４の動作が停止され、電源制御信号ｐｄｍａｉｎ１がハイレベルにされることで、メイン（ＭＡＩＮ）レギュレータ３０３の動作が停止される。また、電源制御信号ｓｈｒｔｍａｉｎがハイレベルにされ、それにより、メインレギュレータ３０３及び電流制限型レギュレータ３０４の高電位側電源Ｖｄｄラインがグランド（ＧＮＤ）ライン（低電位側電源Ｖｓｓライン）に短絡される。さらに、カウンタオーバーフロー信号がローレベルにされ、それにより、電源制御信号ｃｈｃｓｌｏｐｅ，ｃｌｉｍｉｔｅｎｄがローレベルにされる。

このようにしてマイクロコンピュータ１０は、アクティブ状態からディープソフトウェアスタンバイモードに遷移される。ディープソフトウェアスタンバイモードでは、電流制限型レギュレータ３０４の動作が停止され、電源制御信号ｐｄｍａｉｎ１がハイレベルにされることで、メイン（ＭＡＩＮ）レギュレータ３０３の動作が停止されるため、スタンバイ時の消費電力を大幅に低減できる。

図１２には、リセット状態の高電位側電源Ｖｄｄの立ち上げ状態からソフトウェアスタンバイモードに至るまでの主要部の動作タイミングが示される。

マイクロコンピュータ１０のアクティブ状態において、ソフトウェアスタンバイは、次のように行われる。

内部回路２２に含まれるＣＰＵによりソフトウェアスタンバイビットＳＳＢＹがハイレベルに設定された状態で、上記ＣＰＵによりスリープ（ＳＬＥＥＰ）命令が実行されてソフトウェアスタンバイビットＳＳＢＹがハイレベルにされると、スタンバイ判定回路１７１により、ソフトウェアスタンバイＳＳＴＢＹがハイレベルにアサートされることで、ソフトウェアスタンバイモードに遷移される。このソフトウェアスタンバイモードでは、電流制限型レギュレータ３０４やメイン（ＭＡＩＮ）レギュレータ３０３の動作停止は行われない。従って、このソフトウェアスタンバイモードにおいては、スタンバイモードに入った次のアドレスを保持することができるため、ソフトウェアスタンバイモードからの復帰後のプログラム実行開始アドレスは、ソフトウェアスタンバイモードに入った次のアドレスとされる。このスタンバイは、割り込み復帰後の動作開始アドレスがリセットベクタの０番地では困る場合に有利とされる。

図１３には、高電位側電源Ｖｄｄ遮断状態であるハードウェアスタンバイモードからアクティブ状態に至るまでの主要部の動作タイミングが示される。

ハードウェアスタンバイモードにおいては、外部から供給される高電位側電源Ｖｃｃは供給状態とされ、形成された高電位側電源Ｖｄｄはグランド（ＧＮＤ）ライン（低電位側電源Ｖｓｓライン）に短絡された状態となっている。

図１４には、高電位側電源Ｖｄｄ遮断状態であるディープソフトウェアスタンバイモードからアクティブ状態に至るまでの主要部の動作タイミングが示される。

ディープソフトウェアスタンバイ状態では、外部から供給される高電位側電源Ｖｃｃは供給状態とされ、形成された高電位側電源Ｖｄｄはグランド（ＧＮＤ）ライン（低電位側電源Ｖｓｓライン）に短絡され遮断状態となっている。

マイクロコンピュータ１０の電位側電源Ｖｄｄ遮断状態において、ディープソフトウェアスタンバイからの復帰は、次のように行われる。すなわち、内部回路２２に含まれるＣＰＵによりディープソフトウェアスタンバイビットＤＳＢＹがハイレベルに設定された状態で、ＮＭＩ立ち上がりエッジにより割り込み制御回路１７３により、ディープソフトウェアスタンバイＤＳＴＢＹがローレベルにアサートされることで、ディープソフトウェアスタンバイモードから復帰される。ディープソフトウェアスタンバイＤＳＴＢＹがローレベルにアサートされると、電源制御信号ｐｄｍａｉｎ０がローレベルにされることで、電流制限型レギュレータ３０４の動作が動作し、電源制御信号ｓｈｒｔｍａｉｎがローレベルにされ、それにより、メインレギュレータ３０３及び電流制限型レギュレータ３０４の高電位側電源Ｖｄｄラインがグランド（ＧＮＤ）ライン（低電位側電源Ｖｓｓライン）の短絡も切れる。また、さらに、カウンタオーバーフロー信号がハイレベルにされ、それにより、電源制御信号ｃｈｃｓｌｏｐｅ，ｃｌｉｍｉｔｅｎｄがハイレベルにされる。このようにしてマイクロコンピュータ１０は、ディープソフトウェアスタンバイモードからアクティブ状態に遷移される。

図１５には、ソフトウェアスタンバイモードからアクティブ状態に至るまでの主要部の動作タイミングが示される。

ソフトウェアスタンバイモードでは、外部から供給される高電位側電源Ｖｃｃ及び、形成された高電位側電源Ｖｄｄは供給された状態となっている。

マイクロコンピュータ１０のソフトウェアスタンバイモードからアクティブ状態において、ソフトウェアスタンバイからの復帰は、次のように行われる。

内部回路２２に含まれるＣＰＵによりソフトウェアスタンバイビットＳＳＢＹがハイレベルに設定された状態で、ＮＭＩ立ち上がりエッジにより割り込み制御回路１７３により、ソフトウェアスタンバイビットＳＳＢＹがハイレベルにされると、スタンバイ判定回路１７１により、ソフトウェアスタンバイＳＳＴＢＹがローレベルにアサートされることで、ソフトウェアスタンバイモードから復帰される。

上記ディープソフトウェアスタンバイモードやソフトウェアスタンバイモードからの復帰は、外部端子を介して取り込まれた割り込み信号ＮＭＩに基づいて行われる。すなわち、割り込み信号ＮＭＩがアサートされると、割り込み制御回路１７３は伝達された割り込み信号ＮＭＩに基づいて、制御回路１７６に対する割り込み制御を行う。それにより制御回路１７６での割り込み処理が行われ、この割り込み処理により、スタンバイモードからの復帰が行われる。特に、上記ディープソフトウェアスタンバイモードの場合には、電源遮断が行われているため、上記ディープソフトウェアスタンバイモードからの復帰においては、上述の高電位側電源Ｖｄｄ立ち上げが行われることで、内部回路２２等に再び電源が供給される。

すなわち、電源制御信号生成回路１７８によって電源制御信号ｐｄｍａｉｎ０がローレベルにアサートされた状態で電流制限型レギュレータ３０４が起動される。そして電流制限が行われることで、高電位側電源Ｖｄｄの電圧レベルが段階的に上昇され、それによって突入電流が抑えられる。電流制限型レギュレータ３０４の起動開始直後からカウンタ１７４により外部クロック信号のカウントが開始される。カウンタオーバーフロー信号ＯＶＦＬ１がハイ（Ｈ）レベルにアサートされることにより、電源制御信号ｃｈｃｓｌｏｐｅがハイレベルにされると、電流制御回路６０１の制御により、高電位側電源Ｖｄｄの電圧レベルがさらに上昇される。カウンタオーバーフロー信号ＯＶＦＬ２がハイ（Ｈ）レベルにアサートされると、電源制御信号ｃｌｉｍｉｔｅｎｄがハイレベルにされることで、電流制限型レギュレータ３０４での電流制限が解除される。また、電源制御信号ｃｌｉｍｉｔｅｎｄがハイレベルにされると、電源制御信号生成回路１７８により、電源制御信号ｐｄｍａｉｎ１がローレベルにされて、メインレギュレータ３０２，３０３が起動される。そして、カウンタオーバーフロー信号ＯＶＦＬ３がハイ（Ｈ）レベルにアサートされることにより、リセットフラグＲＳＴＦＬがハイレベルからローレベルにされ、内部回路２２に含まれるＣＰＵがリセットされる。そしてリセットが解除されることで、マイクロコンピュータ１０は、アクティブ状態に遷移される。

上記の例によれば、以下の作用効果を得ることができる。

（１）上記ディープソフトウェアスタンバイモードからの復帰においては、上述の高電位側電源Ｖｄｄ立ち上げが行われることで、電源供給が再び開始される。この電源供給においては、外部クロック信号ＥＸＴＡＬをカウンタ１７４でカウントし、このカウンタ１７４におけるオーバーフロー信号を利用しており、電源制御シーケンスに、電源電圧検出回路等のアナログ回路を使用する構成ではないので、少なくとも、電源制御シーケンスに関する限り、上記アナログ回路を半導体チップに形成する必要がない。また、外部クロック信号ＥＸＴＡＬをカウントするカウンタ１７４は、ディジタル回路であり、その回路規模は比較的小さいため、本回路構成を採用することで、スタンバイモードからの復帰にかかわる回路のチップ占有面積の低減を図ることができる。

（２）カウンタ１７４は、外部から供給される高電位側電源Ｖｃｃによって動作されるため、高電位側電源Ｖｄｄの供給が遮断されているにもかかわらず、安定に動作される。

以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明にかかるマイクロコンピュータの構成例ブロック図である。上記マイクロコンピュータにおける電源系の構成例ブロック図である。上記マイクロコンピュータにおける電源系に含まれるレギュレータ回路の構成例ブロック図である。上記電源系に含まれる電源制御回路の構成例ブロック図である。上記電源系に含まれるカウンタの構成例ブロック図である。上記電源系に含まれる電流制限型レギュレータの構成例回路図である。上記電源系に含まれるメインレギュレータの構成例回路図である。上記電源系に含まれる基準電圧生成回路の構成例回路図である。上記マイクロコンピュータの状態と電源との関係説明図である。上記マイクロコンピュータの高電位側電源Ｖｄｄの立ち上げ状態からハードウェアスタンバイモードに至るまでの動作タイミング図である。上記マイクロコンピュータの高電位側電源Ｖｄｄの立ち上げ状態からディープソフトウェアスタンバイモードに至るまでの動作タイミング図である。上記マイクロコンピュータの高電位側電源Ｖｄｄの立ち上げ状態からソフトウェアスタンバイモードに至るまでの動作タイミング図である。上記マイクロコンピュータのハードウェアスタンバイモードからアクティブ状態に至るまでの動作タイミング図である。上記マイクロコンピュータのディープソフトウェアスタンバイモードからアクティブ状態に至るまでの動作タイミング図である。上記マイクロコンピュータのソフトウェアスタンバイモードからアクティブ状態に至るまでの動作タイミング図である。

符号の説明

１０マイクロコンピュータ
１２，１３ＲＡＭ
１５，１６フラッシュメモリ
１７電源制御回路
１８基準電圧生成回路
１９ＰＬＬ
２０モードコントローラ
２１Ｉ／Ｏ部
２２内部回路
２７レギュレータ回路
２８レベルシフタ
２９システムバッファ
１７１スタンバイ判定回路
１７２入力バッファ
１７３割り込み制御回路
１７４カウンタ
１７５電源制御信号生成部
１７８電源制御信号生成回路
３０１サブレギュレータ
３０２，３０３メインレギュレータ
３０４電流制限型レギュレータ

Claims

外部から供給された電源電圧を降圧して内部電源電圧を形成するレギュレータ回路と、
外部から供給された電源電圧によって動作され、上記レギュレータ回路の動作を制御可能な電源制御回路と、
上記内部電源電圧が供給されることで動作可能な内部回路と、を含み、
プログラムの実行によりスタンバイモードに遷移可能なマイクロコンピュータであって、
上記スタンバイモードは、上記内部回路への電源供給停止を伴う第１スタンバイモードと、上記内部回路への電源供給停止を伴わない第２スタンバイモードと、を含み、
上記レギュレータ回路は、電流制限により出力電圧が段階的に上昇される第１状態と、上記電流制限により出力電圧が段階的に上昇された後に上記電流制限が解除されることで所定レベルの電圧出力を得る第２状態とを有する電流制限型レギュレータと、
起動されることで所定レベルの電圧出力を得るメインレギュレータと、を含み、
上記電源制御回路は、上記第１スタンバイモード又は上記第２スタンバイモードからの復帰において外部から供給されるクロック信号をカウントすることにより、上記電流制限型レギュレータの上記第１状態から上記第２状態への切り換えタイミング、及び上記メインレギュレータの起動タイミングを決定可能なカウンタを含むマイクロコンピュータ。
外部から供給された電源電圧を降圧して内部電源電圧を形成するレギュレータ回路と、
外部から供給された電源電圧によって動作され、上記レギュレータ回路の動作を制御可能な電源制御回路と、
上記内部電源電圧が供給されることで動作可能な内部回路と、を含み、
プログラムの実行によりスタンバイモードに遷移可能なマイクロコンピュータであって、
上記スタンバイモードは、上記内部回路への電源供給停止を伴う第１スタンバイモードと、上記内部回路への電源供給停止を伴わない第２スタンバイモードと、を含み、
上記レギュレータ回路は、電流制限により出力電圧が段階的に上昇される第１状態と、上記電流制限により出力電圧が段階的に上昇された後に上記電流制限が解除されることで所定レベルの電圧出力を得る第２状態とを有する電流制限型レギュレータを含み、
上記電源制御回路は、上記第１スタンバイモード又は上記第２スタンバイモードからの復帰において外部から供給されるクロック信号をカウントすることにより、上記電流制限型レギュレータの上記第１状態から上記第２状態への切り換えタイミングを決定可能なカウンタを含むマイクロコンピュータ。
上記電源制御回路は、上記第１スタンバイモード及び第２スタンバイモードを判定するためのスタンバイ判定回路と、外部からの割り込み信号に応じて上記第１スタンバイモード又は上記第２スタンバイモードから復帰させるための割り込み制御回路と、を含む請求項１又は２記載のマイクロコンピュータ。
外部から供給された電源電圧を降圧して内部電源電圧を形成するレギュレータ回路と、
外部から供給された電源電圧によって動作され、上記レギュレータ回路の動作を制御可能な電源制御回路と、
上記内部電源電圧が供給されることで動作可能な内部回路と、を含み、
プログラムの実行によりスタンバイモードに遷移可能なマイクロコンピュータであって、
上記レギュレータ回路は、電流制限により出力電圧が段階的に上昇される第１状態と、上記電流制限により出力電圧が段階的に上昇された後に上記電流制限が解除されることで所定レベルの電圧出力を得る第２状態とを有する電流制限型レギュレータを含み、
上記電源制御回路は、上記スタンバイモードからの復帰において外部から供給されるクロック信号をカウントすることにより、上記電流制限型レギュレータの上記第１状態から上記第２状態への切り換えタイミングを決定可能なカウンタを含むマイクロコンピュータ。
上記電源制御回路は、外部からの割り込み信号に応じて上記スタンバイモードから復帰させるための割り込み制御回路を含む請求項４記載のマイクロコンピュータ。