KR100585174B1

KR100585174B1 - 데이터 레이트에 따라 전력 소비를 조절할 수 있는 출력드라이버

Info

Publication number: KR100585174B1
Application number: KR1020050007226A
Authority: KR
Inventors: 김규현; 김창현
Original assignee: 삼성전자주식회사
Priority date: 2004-10-08
Filing date: 2005-01-26
Publication date: 2006-05-30
Also published as: KR20060031585A

Abstract

본 발명은 데이터 레이트에 따라 데이터 입출력에 소비되는 전력을 조절할 수 있는 출력 드라이버에 대하여 개시된다. 출력 드라이버는 제1 및 제2 입력 신호가 그 게이트들에 각각 연결되고 데이터 입출력 신호들이 그 드레인들에 연결되는 제1 및 제2 트랜지스터들과 전원 전압과 제1 및 제2 트랜지스터의 드레인들 사이에 각각 연결되는 제1 및 제2 저항들을 포함한다. 그리고 출력 드라이버는 제1 및 제2 트랜지스터의 소스들과 접지 전압 사이에 연결되고, 제어 신호에 응답하여 고속 데이터 레이트일 때 많은 전류를 흐리고 저속 데이터 레이트일 때 적은 전류를 흘리는 테일 전류원을 포함한다. 이에 따라, 출력 드라이버는 저속 데이터 레이트에 따라 전력 소비를 작게 하고 고속 데이터 레이트에 따라 전력 소비를 많게 하여, 데이터 스피드와 전력 소모와의 관계를 절충시킨다.

출력 드라이버, 데이터 레이트, 전력 소비, 테일 전류원

Description

데이터 레이트에 따라 전력 소비를 조절할 수 있는 출력 드라이버{Output driver having data-rate dependent I/O power control scheme}

도 1은 종래의 차동 입출력 드라이버를 설명하는 도면이다.

도 2는 도 1의 테일 전류원의 동작 주파수에 따른 특성을 설명하는 도면이다.

도 3은 도 1의 차동 입출력 드라이버에 따른 동작 파형을 설명하는 도면이다.

도 4는 본 발명의 제1 실시예에 따른 출력 드라이버를 설명하는 도면이다.

도 5는 도 4의 테일 전류원의 동작 주파수에 따른 특성을 설명하는 도면이다.

도 6은 도 4의 테일 전류원의 구체적인 실시예를 나타내는 도면이다.

도 7은 도 6의 제어 신호를 제공하는 지연 락킹 회로를 설명하는 도면이다.

도 8은 도 6의 제어 신호를 제공하는 위상 락킹 회로를 설명하는 도면이다.

도 9는 도 4의 출력 드라이버의 동작 주파수에 따른 데이터 입출력 신호들의 파형을 나타내는 도면이다.

도 10은 본 발명의 제2 실시예에 따른 출력 드라이버를 설명하는 도면이다.

도 11은 도 10의 코드 신호들과 제어 신호의 동작 주파수에 따른 특성을 설 명하는 도면이다.

도 12는 본 발명의 제3 실시예에 따른 출력 드라이버를 설명하는 도면이다.

도 13은 도 12의 제1 제어 신호와 제2 제어 신호의 동작 주파수에 따른 특성을 설명하는 도면이다.

도 14는 도 10 및 도 12의 출력 드라이버의 동작 주파수에 따른 데이터 입출력 신호들의 파형을 나타내는 도면이다.

도 15는 본 발명의 제4 실시예에 따른 출력 드라이버를 설명하는 도면이다.

도 16은 도 15의 제1 테일 전류원과 제2 테일 전류원의 동작 주파수에 따른 특성을 설명하는 도면이다.

도 17은 도 15의 출력 드라이버의 동작 주파수에 따른 데이터 입출력 신호들의 동작 파형을 나타낸다.

도 18은 트랜지스터의 고주파 동작 특성을 설명하는 도면이다.

도 19는 도 15의 출력 드라이버에 추가되는 제3 테일 전류원의 동작 주파수에 따른 특성을 설명하는 도면이다.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 데이터 레이트에 따라 데이터 입출력에 소비되는 전력을 조절할 수 있는 출력 드라이버에 관한 것이다.

도 1은 종래의 차동 입출력 드라이버를 설명하는 도면이다. 이를 참조하면, 차동 입출력 드라이버(100)는 두 입력 신호들(IN1, IN2)을 비교하여 그 결과를 데이터 입출력 신호(DQ)와 상보 데이터 입출력 신호(DQB)로 출력한다. 차동 입출력 드라이버(100)는 제1 입력 신호(IN)가 그 게이트에 연결되는 제1 엔모스 트랜지스터(101)와 제2 입력 신호(IN2)가 그 게이트에 연결되는 제2 엔모스 트랜지스터를 포함한다. 제1 및 제2 엔모스 트랜지스터들(101, 102)의 소스들은 테일 전류원(tail current source, 105)를 통하여 접지 전원(VSS)과 연결된다. 제1 및 제2 엔모스 트랜지스터들(101, 102)의 드레인 각각은 제1 및 제2 저항(103, 104)을 통하여 전원 전압(VCC)과 연결되고, 데이터 입출력 신호(DQ) 및 상보 데이터 입출력 신호(DQB)가 된다.

테일 전류원(105)은 도 2에 도시된 바와 같이, 주파수에 상관없이 일정 전류(Idrv)가 흐른다. 도 3은 차동 입출력 드라이버(100)의 데이터 레이트에 따른 데이터 입출력 신호(DQ)와 상보 데이터 입출력 신호(DQB)의 동작 파형을 설명하는 도면이다. 이를 참조하면, 고속 데이터 레이트일 때와 저속 데이터 레이트일 때의 데이터 입출력 신호(DQ)와 상보 데이터 입출력 신호(DQB)의 슬루레이트(slewrate)가 거의 동일하다. 저속 데이터 레이트일 경우, 데이터 입출력 신호(DQ)와 상보 데이터 입출력 신호(DQB)의 충실도(integrity) 또는 스윙 폭이 충분히 크게 나타난다.

저속 데이터 레이트인 경우에는 신호의 스윙 폭을 줄이더라도 신호 상호간의 레벨 판별에는 영향을 적게 받게 된다. 그러면서 전력 소모가 작아지는 효과가 얻어진다.

그러므로, 데이터 레이트에 따라 전력 소비를 조절할 수 있는 데이터 입출력 드라이버의 존재가 요구된다.

본 발명의 목적은 데이터 입출력 신호의 데이터 레이트에 따라 전력 소비를 조절하는 출력 드라이버를 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명의 제1면에 따른 출력 드라이버는 제1 및 제2 입력 신호가 그 게이트들에 각각 연결되고 데이터 입출력 신호들이 그 드레인들에 연결되는 제1 및 제2 트랜지스터들; 전원 전압과 제1 및 제2 트랜지스터의 드레인들 사이에 각각 연결되는 제1 및 제2 저항; 및 제1 및 제2 트랜지스터의 소스들과 접지 전압 사이에 연결되고, 제어 신호에 응답하여 고속 데이터 레이트일 때 많은 전류를 흐리고 저속 데이터 레이트일 때 적은 전류를 흘리는 테일 전류원을 포함한다.

상기 목적을 달성하기 위하여, 본 발명의 제2면에 따른 출력 드라이버는 제1 및 제2 입력 신호가 그 게이트들에 각각 연결되고 데이터 입출력 신호들이 그 드레인들에 연결되는 제1 및 제2 트랜지스터들; 전원 전압과 제1 및 제2 트랜지스터의 드레인들 사이에 각각 연결되고 코드 신호들에 응답하여 선택적으로 단락되는 제1 및 제2 저항군들; 및 제1 및 제2 트랜지스터의 소스들과 접지 전압 사이에 연결되고 제어 신호에 응답하여 고속 데이터 레이트일 때 많은 전류를 흐리고 저속 데이터 레이트일 때 적은 전류를 흘리는 테일 전류원을 포함한다.

상기 목적을 달성하기 위하여, 본 발명의 제3면에 따른 출력 드라이버는 제1 및 제2 입력 신호가 그 게이트들에 각각 연결되고 데이터 입출력 신호들이 그 드레인들에 연결되는 제1 및 제2 트랜지스터들; 전원 전압이 그 소스들에 연결되고 제2 제어 신호이 그 게이트들에 연결되는 제3 및 제4 트랜지스터들; 제3 및 제4 트랜지스터의 드레인들과 제1 및 제2 트랜지스터의 드레인들 사이에 각각 연결되는 제1 및 제2 저항들; 및 제1 및 제2 트랜지스터의 소스들과 접지 전압 사이에 연결되고, 제1 제어 신호에 응답하여 고속 데이터 레이트일 때 많은 전류를 흐리고 저속 데이터 레이트일 때 적은 전류를 흘리는 테일 전류원을 포함한다.

상기 목적을 달성하기 위하여, 본 발명의 제4면에 따른 출력 드라이버는 제1 및 제2 입력 신호를 수신하여 프리앰퍼시스 제어 방식으로 데이터 입출력 신호들을 발생하고, 제1 테일 전류원에 의해 구동되고, 현재의 상기 제1 및 제2 입력 신호를 수신하여 데이터 입출력 신호들을 발생하는 제1 차동 증폭부; 및 제2 테일 전류원에 의해 구동되고, 이전의 상기 제1 및 제2 입력 신호를 수신하여 데이터 입출력 신호들을 발생하는 제2 차동 증폭부를 포함한다. 출력 드라이버는 저속 데이터 레이트로 동작될 때 제1 테일 전류원에 의한 제1 전류가 흐르고, 고속 데이터 레이트로 동작될 때 제1 테일 전류원에 의한 제1 전류 뿐아니라 제2 테일 전류원에 의한 제2 전류가 흐른다.

따라서, 본 발명의 출력 드라이버에 의하면, 저속 데이터 레이트에 따라 전력 소비를 작게 하고 고속 데이터 레이트에 따라 전력 소비를 많게 하여, 데이터 스피드와 전력 소모와의 관계를 절충시킨다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 4는 본 발명의 제1 실시예에 따른 출력 드라이버를 설명하는 도면이다. 이를 참조하면, 출력 드라이버(400)는 도 1의 출력 드라이버(100)와 거의 동일하게 제1 및 제2 입력 신호(IN1, IN2)에 그 게이트들이 각각 연결되는 제1 및 제2 엔모스 트랜지스터(401, 402), 전원 전압(VCC)과 제1 및 제2 엔모스 트랜지스터(401, 402)의 드레인들 사이에 각각 연결되는 제1 및 제2 저항(403, 404), 그리고 제1 및 제2 엔모스 트랜지스터(401, 402)의 소스들과 접지 전압(VSS) 사이에 연결되는 테일 전류원(405)을 포함한다. 제1 및 제2 엔모스 트랜지스터(401, 402)의 드레인들이 각각 데이터 입출력 신호(DQ) 및 상보 데이터 입출력 신호(DQB)가 된다.

그런데, 테일 전류원(405)은 도 5에 도시된 바와 같이, 주파수에 따라 흐르는 전류량이 가변된다는 점에서 도 1의 테일 전류원(105)과 다르다. 즉, 출력 드라이버(400)의 동작 주파수가 낮을 때에는 적은 전류가 흐르고 높을 때에는 많은 전류가 흐른다.

도 6은 도 4의 테일 전류원(405)의 구체적인 실시예를 보여주는 도면이다. 이를 참조하면, 테일 전류원(405)은 제어 신호(VCN)에 응답하여 전류를 흘리는 엔모스 트랜지스터로 구성된다. 엔모스 트랜지스터는 로직 하이레벨의 제어 신호 (VCN)에 응답하여 턴온되는 데, 제어 신호(VCN)의 전압 레벨이 높을 수록 더 많은 전류를 흘린다. 제어 신호(VCN)는 도 7의 지연 락킹 루프 회로(500) 또는 도 8의 위상 락킹 루프 회로(600)에서 제공된다.

도 7을 참조하면, 지연 락킹 루프 회로(500)는 위상 검출기(501), 차아지 펌프(502), 그리고 가변 지연 라인 회로(503)로 구성된다. 위상 검출기(501)는 입력 클럭(CLK_IN)과 출력 클럭(CLK_OUT)의 지연 정도를 비교하여 그 지연 차를 차아지 펌프(502)로 전달한다. 차아지 펌프(502)는 입력 클럭(CLK_IN)과 출력 클럭(CLK_OUT)의 지연 차에 비례하는 제어 신호(VCN)를 발생한다. 가변 지연 라인 회로(503)는 제어 신호(VCN)에 응답하여 입력 클럭(CLK_IN)의 지연을 감소시키거나 증가시킴으로써 입력 클럭(CLK_IN)과 출력 클럭(CLK_IN)의 에지들을 일치시킨다. 입력 클럭(CLK_IN)과 출력 클럭(CLK_OUT)의 지연 차는 입력 클럭(CLK_IN)의 주파수가 높을수록 크게 나타난다. 이에 따라 발생되는 제어 신호(VCN)의 전압 레벨도 높아진다.

도 8을 참조하면, 위상 락킹 루프 회로(600)는 위상 주파수 검출기(601), 저역 필터(602), 차아지 펌프(603), 그리고 전압 제어 오실레이터(604)를 포함한다. 위상 주파수 검출기(601)는 입력 클럭(CLK_IN)과 출력 클럭(CLK_OUT) 사이의 위상 차와 주파수를 검출한다. 저역 필터(602)는 위상 주파수 검출기(601) 출력의 고주파 성분을 제거하여 그 출력을 차아지 펌프(603)로 전달한다. 차아지 펌프(603)는 위상 주피수 검출기(601)에서 제공되는 업/다운 신호에 응답하여 제어 신호(VCN)를 발생한다. 전압 제어 오실레이터(604)는 제어 신호(VCN)의 전압 레벨에 비례하는 출력 클럭(CLK_OUT)을 발생한다. 위상 락킹 루프 회로(600)는 입력 클럭(CLK_IN)과 출력 클럭(CLK_OUT)의 주파수가 높을수록 제어 신호(VCN)의 전압 레벨이 높게 발생된다.

지연 락킹 루프 회로(500)와 위상 락킹 루프 회로(600)에서 발생되는 제어 신호(VCN)은 그 동작 주파수가 높을수록 높게 나타난다. 이것은 도 5에 도시된 테일 전류원(405)의 동작 그래프에서 출력 드라이버(400)의 동작 주파수가 낮을 때에는 적은 전류를 흘리고 높을 때에는 많은 전류를 흘리는 동작과 잘 부합한다.

도 9은 출력 드라이버(400)의 동작 주파수에 따른 데이터 입출력 신호들(DQ, DQB)의 파형을 설명하는 도면이다. 이를 참조하면, 고속 데이터 레이트의 경우 데이터 입출력 신호들(DQ, DQB)의 스윙 폭이 크게 나타나고, 저속 데이터 레이트의 경우 데이터 입출력 신호들(DQ, DQB)의 스윙 폭이 작게 나타난다. 특히, 저속 데이터 레이트의 경우 신호 상호간의 레벨 판별에 영향을 미치는 ISI(inter symbol interference)에 의한 아이(eye)가 줄어듦이 상대적으로 완화되기 때문에 전압 마진이 증가한다. 이에 따라, 스윙 폭이 작아지는 것은 문제가 되지 않는다.

도 10은 본 발명의 제2 실시예에 따른 출력 드라이버를 설명하는 도면이다. 이를 참조하면, 출력 드라이버(700)는 제1 및 제2 입력 신호(IN1, IN2)에 각각 연결되는 제1 및 제2 엔모스 트랜지스터(701, 702), 전원 전압(VCC)과 제1 및 제2 엔모스 트랜지스터(701, 702)의 드레인들 사이에 각각 연결되고 코드 신호들(code[n:0])에 응답하여 선택적으로 단락되는 제1 및 제2 저항군들(703, 704), 그리고 제1 및 제2 엔모스 트랜지스터(701, 702)의 소스들과 접지 전압(VSS) 사이에 연결되고 제어 신호(Vcn)에 게이팅되는 제3 엔모스 트랜지스터(705)를 포함한다. 제1 및 제2 엔모스 트랜지스터(701, 702)의 드레인들이 각각 데이터 입출력 신호(DQ) 및 상보 데이터 입출력 신호(DQB)가 되고 제3 엔모스 트랜지스터(705)는 테링 전류원으로 작용한다.

코드 신호들(code[n:0])과 제어 신호(VCN)는 출력 드라이버(700)의 동작 주파수에 따라 동작 전류를 조절한다. 즉, 도 11에 도시된 바와 같이, 출력 드라이버(700)의 동작 주파수가 낮을 때에는 적은 동작 전류가 흐르도록, 그리고 동작 주파수가 높을 때에는 많은 동작 전류가 흐르도록 제어된다.

코드 신호들(code[n:0])과 제어 신호(VCN)는 출력 드라이버(700)가 내장되는 메모리 장치에 채용되는 위상 락킹 루프(phase locked loop) 회로(이하 "PLL"이라 칭한다)로부터 제공되거나 카스 레이턴시 정보로부터 제공된다. 제어 신호(VCN)는 일반적으로 PLL에서 발생되는 전압 제어 오실레이터(Voltage Controlled Oscillator:VCO) 전압으로부터 발생된다. VCO 전압은 고주파일 때 높은 전압을 나타내고 저주파일 때 낮은 전압을 나타낸다. 그리고, 제어 신호(VCN)은 카스 레이턴시 정보로부터 발생될 수 있는 데, 카스 레이턴시는 메모리 장치가 고주파 동작으로 갈수록 커진다. 코드 신호(code[n:0])는 PLL 회로의 VCO 전압을 아날로그-투-디지털 변환시켜, 고주파일 때 제1 및 제2 저항군들(703, 704) 내 저항들을 전원 전압(VCC)과 연결시키고 저주파일 때 제1 및 제2 저항군들(703, 704) 내 저항들과 전원 전압(VCC)과의 연결을 차단시키도록 발생된다.

도 12는 본 발명의 제3 실시예에 따른 출력 드라이버를 설명하는 도면이다. 이를 참조하면, 출력 드라이버(900)는 제1 및 제2 입력 신호(IN1, IN2)에 각각 연결되는 제1 및 제2 엔모스 트랜지스터(901, 902), 전원 전압(VCC)에 연결되고 제2 제어 신호(VCP)에 게이팅되는 제1 및 제2 피모스 트랜지스터들(903, 904), 제1 및 제2 피모스 트랜지스터들(903, 904)과 제1 및 제2 엔모스 트랜지스터들(901, 902)) 사이에 각각 연결되는 제1 및 제2 저항들(905, 906), 그리고 제1 및 제2 엔모스 트랜지스터(901, 902)의 소스들과 접지 전압(VSS) 사이에 연결되고 제어 신호(VCN)에 게이팅되는 제3 엔모스 트랜지스터(705)를 포함한다. 제1 및 제2 엔모스 트랜지스터(901, 902)의 드레인들이 각각 데이터 입출력 신호(DQ) 및 상보 데이터 입출력 신호(DQB)가 되고 제3 엔모스 트랜지스터(907)는 테일 전류원으로 작용한다.

제1 제어 신호(VCN)과 제2 제어 신호(VCP)는 출력 드라이버(900)의 동작 주파수에 따라 동작 전류를 조절한다. 즉, 도 13에 도시된 바와 같이, 출력 드라이버(700)의 동작 주파수가 낮을 때에는 적은 동작 전류가 흐르도록, 그리고 동작 주파수가 높을 때에는 많은 동작 전류가 흐르도록 하기 위하여, 높은 주파수로 갈수록 제1 제어 신호(VCN)은 높은 전압 레벨로, 그리고 제2 제어 신호(VCP)는 낮은 전압 레벨로 제어된다. 제1 제어 전압(VCN) 및 제2 제어 전압(VCP)은 PLL의 VCO 전압 또는 카스 레이턴시 정보로부터 발생된다.

도 14는 도 10 및 도 12의 출력 드라이버의 동작 주파수에 따른 데이터 입출력 신호들(DQ, DQB)의 파형을 나타내는 도면이다. 이를 참조하면, 데이터 입출력 신호들(DQ, DQB)은 고속 데이터 레이트일 때와 저속 데이터 레이트일 때의 스윙 폭은 거의 동일하고 저속 데이터 레이트일 때의 천이 기울기, 즉 슬루레이트 (slewrate)가 누워있다.

도 15는 본 발명의 제4 실시예에 따른 출력 드라이버를 설명하는 도면이다. 이를 참조하면, 출력 드라이버(1200)는 제1 차동 증폭부(1210)와 제2 차동 증폭부(1220)를 포함한다. 제1 차동 증폭부(1210)는 현재의 제1 및 제2 입력 신호(IN1(t), IN2(t))에 그 게이트들이 각각 연결되는 제1 및 제2 엔모스 트랜지스터(1201, 1202), 전원 전압(VCC)과 제1 및 제2 엔모스 트랜지스터(1201, 1202)의 드레인들 사이에 각각 연결되는 제1 및 제2 저항(1203, 1204), 그리고 제1 및 제2 엔모스 트랜지스터(1201, 1202)의 소스들과 접지 전압(VSS) 사이에 연결되는 제1 테일 전류원(1205)을 포함한다. 제1 및 제2 엔모스 트랜지스터(401, 402)의 드레인들이 각각 데이터 입출력 신호(DQ) 및 상보 데이터 입출력 신호(DQB)가 된다.

제2 차동 증폭부(1220)는 데이터 입출력 신호(DQ) 및 상보 데이터 입출력 신호(DQB)에 그 드레인들이 각각 연결되고 이전의 제1 및 제2 입력 신호(IN1(t-1), IN2(t-1))에 그 게이트들이 각각 연결되는 제3 및 제4 엔모스 트랜지스터(1206, 1207)과 제3 및 제4 엔모스 트랜지스터(1206, 1207)의 소스들과 접지 전압(VSS) 사이에 연결되는 제2 테일 전류원(1208)을 포함한다.

출력 드라이버(1200)는 고속 데이터 레이트일 경우, 제1 차동 증폭부(1210)를 통하여 현재의 제1 및 제2 입력 신호(IN1(t), IN2(t))에 의해 데이터 입출력 신호(DQ) 및 상보 데이터 입출력 신호(DQB)를 발생시키기 전에, 제2 차동 증폭부(1220)를 통하여 제1 및 제2 입력 신호(IN1(t), IN2(t))의 이전 신호, 즉 제3 및 제4 입력 신호(IN1(t-1), IN2(t-1))에 의해 데이터 입출력 신호(DQ) 및 상보 데이 터 입출력 신호(DQB)를 미리 레벨 다운 또는 레벨 업시켜 놓는다. 즉, 프리앰퍼시스(preempasis) 제어 동작을 수행한다. 한편, 출력 드라이버(1200)는 저속 데이터 레이트일 때 프리앰퍼시스 제어 동작 없이 제1 차동 증폭부(1210)만을 통하여 현재의 제1 및 제2 입력 신호(IN1(t), IN2(t))에 의해 데이터 입출력 신호(DQ) 및 상보 데이터 입출력 신호(DQB)를 발생시킨다.

이러한 출력 드라이버(1200)의 동작을 위하여, 제1 테일 전류원(1205)과 제2 테일 전류원(1208)의 주파수에 따른 동작 특성은 도 16과 같다. 저주파일 때는 제1 테일 전류원(1205)에 의한 제1 전류(IMAIN)가 흐르고, 고주파일 때는 제1 테일 전류원(1205)에 의한 제1 전류(IMAIN) 뿐아니라 제2 테일 전류원(1208)에 의한 제2 전류(IPRE)가 흐르게 된다.

도 17은 출력 드라이버(1200)의 동작 주파수에 따른 데이터 입출력 신호(DQ) 및 상보 데이터 입출력 신호(DQB)의 동작 파형을 나타낸다. 이를 참조하면, 고속 데이터 레이트의 경우, 프리앰퍼시스 제어 동작에 따라 데이터 입출력 신호(DQ) 및 상보 데이터 입출력 신호(DQB)의 하이레벨 구간 동안 그 전압 레벨은 다음 레벨로의 천이 이전에 조금 낮추고, 로우레벨 구간 동안 그 전압 레벨은 다음 레벨로의 천이 이전에 조금 높인다. 저속 데이터 레이트의 경우에는 데이터 입출력 신호(DQ) 및 상보 데이터 입출력 신호(DQB)의 스윙폭은 고속 데이터 레이트의 경우에 비하여 작으며, 슬루레이트도 누워있다.

한편, 트랜지스터의 동작 특성이 고주파로 갈수록 도 18에 도시된 바와 같이감쇄되기 때문에, 이를 보완하기 위하여, 도 15의 제2 차동 증폭부(1220)를 통하여 제3 및 제4 입력 신호(IN1(t-1), IN2(t-1))에 의해 데이터 입출력 신호(DQ) 및 상보 데이터 입출력 신호(DQB)를 미리 레벨 다운 또는 레벨 업시켜 놓는 방식을 확장할 수 있다. 즉, 제2 차동 증폭부(1220)와 동일하게 구성되는 제3 차동 증폭부(미도시)를 더 구비하여 제3 및 제4 입력 신호(IN1(t-1), IN2(t-1))의 이전 신호, 예컨대 제5 및 제6 입력 신호(IN1(t-2), IN2(t-2))에 의해 데이터 입출력 신호(DQ) 및 상보 데이터 입출력 신호(DQB)를 미리 레벨 다운 또는 레벨 업시킬 수도 있다. 이에 따라, 제1 차동 증폭부(1210)의 제1 테일 전류원 전류(IMAIN), 제2 차동 증폭부(1220)의 제2 테일 전류원 전류(IPRE1), 그리고 제3 차동 증폭부(미도시)의 제3 테일 전류원 전류(IPRE2)는 도 19에 도시된 바와 같이 고주파로 갈수록 더 많이 흐르도록 제어된다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 본 발명의 출력 드라이버에 의하면, 저속 데이터 레이트에 따라 전력 소비를 작게 하고 고속 데이터 레이트에 따라 전력 소비를 많게 하여, 데이터 스피드와 전력 소모와의 관계를 절충시킨다.

Claims

데이터 입출력 신호들의 데이터 레이트에 따라 전력 소비가 변하는 출력 드라이버에 있어서,

제1 및 제2 입력 신호가 그 게이트들에 각각 연결되고 상기 데이터 입출력 신호들이 그 드레인들에 연결되는 제1 및 제2 트랜지스터;

전원 전압과 상기 제1 및 제2 트랜지스터의 드레인들 사이에 각각 연결되는 제1 및 제2 저항; 및

상기 제1 및 제2 트랜지스터의 소스들과 접지 전압 사이에 연결되고, 제어 신호에 응답하여 고속 데이터 레이트일 때 많은 전류를 흘리고 저속 데이터 레이트일 때 적은 전류를 흘리는 테일 전류원을 구비하는 것을 특징으로 하는 출력 드라이버.
제1항에 있어서, 상기 테일 전류원은

상기 제어 신호가 그 게이트에, 상기 제1 및 제2 트랜지스터들의 소스들이 그 드레인에, 그리고 상기 접지 전압이 그 소스에 연결되는 제3 트랜지스터로 구성되는 것을 출력 드라이버.
제2항에 있어서, 상기 제1 내지 제3 트랜지스터들은

엔모스 트랜지스터로 구성되는 것을 특징으로 하는 출력 드라이버.
제1항에 있어서, 상기 제어 신호는

상기 출력 드라이버가 내장되는 메모리 장치에 채용되는 위상 락킹 루프 회로 내 전압 제어 오실레이터(VCO)의 제어 신호인 것을 특징으로 하는 출력 드라이버.
제1항에 있어서, 상기 제어 신호는

상기 출력 드라이버가 내장되는 메모리 장치에 채용되는 지연 락킹 루프 회로 내 가변 지연단의 제어 신호인 것을 특징으로 하는 출력 드라이버.
제1항에 있어서, 상기 제어 신호는

카스 레이턴시 정보로부터 발생되는 것을 특징으로 하는 출력 드라이버.
데이터 입출력 신호들의 데이터 레이트에 따라 전력 소비가 변하는 출력 드라이버에 있어서,

제1 및 제2 입력 신호가 그 게이트들에 각각 연결되고 상기 데이터 입출력 신호들이 그 드레인들에 연결되는 제1 및 제2 트랜지스터;

전원 전압과 상기 제1 및 제2 트랜지스터의 드레인들 사이에 각각 연결되고 코드 신호들에 응답하여 선택적으로 단락되는 제1 및 제2 저항군들; 및

상기 제1 및 제2 트랜지스터의 소스들과 접지 전압 사이에 연결되고 제어 신호에 응답하여 고속 데이터 레이트일 때 많은 전류를 흐리고 저속 데이터 레이트 일 때 적은 전류를 흘리는 테일 전류원을 구비하는 것을 특징으로 하는 출력 드라이버.
제7항에 있어서, 상기 테일 전류원은

상기 제어 신호가 그 게이트에, 상기 제1 및 제2 트랜지스터들의 소스들이 그 드레인에, 그리고 상기 접지 전압이 그 소스에 연결되는 제3 트랜지스터로 구성되는 것을 출력 드라이버.
제8항에 있어서, 상기 제1 내지 제3 트랜지스터들은

엔모스 트랜지스터로 구성되는 것을 특징으로 하는 출력 드라이버.
제7항에 있어서, 상기 제어 신호는

상기 출력 드라이버가 내장되는 메모리 장치에 채용되는 위상 락킹 루프 회로 내 전압 제어 오실레이터(VCO)의 제어 신호인 것을 특징으로 하는 출력 드라이버.
제7항에 있어서, 상기 제어 신호는

상기 출력 드라이버가 내장되는 메모리 장치에 채용되는 지연 락킹 루프 회로 내 가변 지연단의 제어 신호인 것을 특징으로 하는 출력 드라이버.
제7항에 있어서, 상기 제어 신호는

카스 레이턴시 정보로부터 발생되는 것을 특징으로 하는 출력 드라이버.
제7항에 있어서, 상기 코드 신호들은

상기 출력 드라이버가 내장되는 메모리 장치에 채용되는 위상 락킹 루프 회로의 전압 제어 오실레이터(VCO) 전압을 아날로그-투-디지털 변환시켜 발생되는 것을 특징으로 하는 출력 드라이버.
데이터 입출력 신호들의 데이터 레이트에 따라 전력 소비가 변하는 출력 드라이버에 있어서,

제1 및 제2 입력 신호가 그 게이트들에 각각 연결되고 상기 데이터 입출력 신호들이 그 드레인들에 연결되는 제1 및 제2 트랜지스터;

전원 전압이 그 소스들에 연결되고 제2 제어 신호이 그 게이트들에 연결되는 제3 및 제4 트랜지스터들;

상기 제3 및 제4 트랜지스터의 드레인들과 제1 및 제2 트랜지스터의 드레인들 사이에 각각 연결되는 제1 및 제2 저항들; 및

상기 제1 및 제2 트랜지스터의 소스들과 접지 전압 사이에 연결되고, 제1 제어 신호에 응답하여 고속 데이터 레이트일 때 많은 전류를 흐리고 저속 데이터 레이트일 때 적은 전류를 흘리는 테일 전류원을 구비하는 것을 특징으로 하는 출력 드라이버.
제14항에 있어서, 상기 테일 전류원은

상기 제1 제어 신호가 그 게이트에, 상기 제1 및 제2 트랜지스터들의 소스들이 그 드레인에, 그리고 상기 접지 전압이 그 소스에 연결되는 제5 트랜지스터로 구성되는 것을 출력 드라이버.
제15항에 있어서, 상기 제1, 제2 및 제5 트랜지스터들은

엔모스 트랜지스터로 구성되는 것을 특징으로 하는 출력 드라이버.
제15항에 있어서, 상기 제3 및 제4 트랜지스터들은

피모스 트랜지스터로 구성되는 것을 특징으로 하는 출력 드라이버.
제14항에 있어서, 상기 제1 및 제2 제어 신호들은

상기 출력 드라이버가 내장되는 메모리 장치에 채용되는 위상 락킹 루프 회로 내 전압 제어 오실레이터(VCO)의 제어 신호로부터 발생되는 것을 특징으로 하는 출력 드라이버.
제14항에 있어서, 상기 제1 및 제2 제어 신호들은

상기 출력 드라이버가 내장되는 메모리 장치에 채용되는 지연 락킹 루프 회로 내 가변 지연단의 제어 신호로부터 발생되는 것을 특징으로 하는 출력 드라이 버.
제14항에 있어서, 상기 제1 및 제2 제어 신호들은

카스 레이턴시 정보로부터 발생되는 것을 특징으로 하는 출력 드라이버.
제1 및 제2 입력 신호를 수신하여 프리앰퍼시스 제어 방식으로 데이터 입출력 신호들을 발생하는 출력 드라이버에 있어서,

제1 테일 전류원에 의해 구동되고, 현재의 상기 제1 및 제2 입력 신호를 수신하여 상기 데이터 입출력 신호들을 발생하는 제1 차동 증폭부; 및

제2 테일 전류원에 의해 구동되고, 이전의 상기 제1 및 제2 입력 신호를 수신하여 상기 데이터 입출력 신호들을 발생하는 제2 차동 증폭부를 구비하는 것을 특징으로 하는 출력 드라이버.
제21항에 있어서, 상기 제1 차동 증폭부는

상기 현재의 제1 및 제2 입력 신호가 그 게이트들에 각각 연결되고 상기 데이터 입출력 신호들이 그 드레인들에 각각 연결되는 제1 및 제2 트랜지스터;

전원 전압과 상기 제1 및 제2 트랜지스터의 드레인들 사이에 각각 연결되는 제1 및 제2 저항; 및

상기 제1 및 제2 트랜지스터의 소스들과 접지 전압 사이에 연결되는 상기 제1 테일 전류원을 구비하는 것을 특징으로 하는 출력 드라이버.
제21항에 있어서, 상기 제2 차동 증폭부는

이전의 상기 제1 및 제2 입력 신호들이 그 게이트들에 각각 연결되고, 상기 데이터 입출력 신호들이 그 드레인들에 각각 연결되는 제3 및 제4 트랜지스터; 및

상기 제3 및 제4 트랜지스터의 소스들과 접지 전압 사이에 연결되는 상기 제2 테일 전류원을 구비하는 것을 특징으로 하는 출력 드라이버.
제21항에 있어서, 상기 출력 드라이버는

저속 데이터 레이트로 동작될 때는 상기 제1 테일 전류원에 의한 제1 전류가 흐르고, 고속 데이터 레이트로 동작될 때는 상기 제1 테일 전류원에 의한 상기 제1 전류 뿐아니라 상기 제2 테일 전류원에 의한 제2 전류가 흐르는 것을 특징으로 하는 출력 드라이버.
제24항에 있어서, 상기 출력 드라이버는

고속 데이터 레이트로 동작될 때 제3 테일 전류원에 의해 구동되고 상기 이전의 제1 및 제2 입력 신호들 보다 더 이전 신호들을 수신하여 상기 데이터 입출력 신호들을 발생하는 제3 차동 증폭부를 더 구비하는 것을 특징으로 하는 출력 드라이버.