JPS61180990A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61180990A JPS61180990A JP60238891A JP23889185A JPS61180990A JP S61180990 A JPS61180990 A JP S61180990A JP 60238891 A JP60238891 A JP 60238891A JP 23889185 A JP23889185 A JP 23889185A JP S61180990 A JPS61180990 A JP S61180990A
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- Japan
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- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に係り、特に信号制御回路を内蔵し
たメモリ集積回路（以下ＩＣと略す）に関する。
たメモリ集積回路（以下ＩＣと略す）に関する。
一般にリードオンリーメモリ（以下ＲＯＭと略す）やラ
ンダムアクセスメモリ（以下ＲＡＭと略す）などのメモ
リエＣは、システムを管理している中央処理装置（以下
ＣＰＵと略す）Ｋよって制御される。その際、ＣＰＵか
ら出力されるリード信号やライト信号く対して、メモリ
ＩＣからのデータの読出しや、データの書き込みに要す
る時間（以下アクセスタイムと略す）が問題となる。前
記アクセスタイムはメモリＩＣのメそり容量、内部構成
や使用デバイスによって大きく影響され、同一メモリ容
量、同一内部構成であっても使用デバイスの製造上のパ
ラメータのバラツキや使用電源電圧の変動によっても影
響される。また近来、応用システムにおいて、メモリ容
量の大容量化や使用電源の電池化に伴う低消費電力化使
用デバイスの相補ｆｆ１Ｍ０８（以下Ｃ−ＭＯ８と略す
）化がメモ’ＪＩＣＫ要求される傾向にあり、これらの
要求はＣＰＵの要求するアクセスタイムよりもメモリＩ
Ｃのアクセスタイムを極端に長くする方向に６る。一方
、ＣＰＵの要求するアクセスタイム以内のメモリＩＣを
使用した場合、ＣＰＵは本来のスピードで動作可能であ
るがＣＰＵの要求するアクセスタイムより長いメモリＩ
Ｃを使用した場合ＫｑｃＰＵの読み込みサイクルや書き
込みサイクルを延長してリード信号や、ライト信号を引
き伸ばす必要が生じてくる。従来の前記リードサイクル
やライトサイクルの引き伸ばす方法として、ＣＰＵのス
ピードそのものを遅くし最も長いメモリＩＣのアクセス
タイムにリードサイクルやライトサイクルを合わせる方
法や、ＣＰＵＫＡ備されているリードサイクルやライト
サイクルを延長するレディ機能を使用してメモリＩＣが
アクセスされた場合メモリＩＣのアクセスタイムに応じ
た期間レディ機能を動作させるような付加回路（以下レ
ディ信号回路という）をＣＰＵの外部に設ける方法が用
いられていた。
ンダムアクセスメモリ（以下ＲＡＭと略す）などのメモ
リエＣは、システムを管理している中央処理装置（以下
ＣＰＵと略す）Ｋよって制御される。その際、ＣＰＵか
ら出力されるリード信号やライト信号く対して、メモリ
ＩＣからのデータの読出しや、データの書き込みに要す
る時間（以下アクセスタイムと略す）が問題となる。前
記アクセスタイムはメモリＩＣのメそり容量、内部構成
や使用デバイスによって大きく影響され、同一メモリ容
量、同一内部構成であっても使用デバイスの製造上のパ
ラメータのバラツキや使用電源電圧の変動によっても影
響される。また近来、応用システムにおいて、メモリ容
量の大容量化や使用電源の電池化に伴う低消費電力化使
用デバイスの相補ｆｆ１Ｍ０８（以下Ｃ−ＭＯ８と略す
）化がメモ’ＪＩＣＫ要求される傾向にあり、これらの
要求はＣＰＵの要求するアクセスタイムよりもメモリＩ
Ｃのアクセスタイムを極端に長くする方向に６る。一方
、ＣＰＵの要求するアクセスタイム以内のメモリＩＣを
使用した場合、ＣＰＵは本来のスピードで動作可能であ
るがＣＰＵの要求するアクセスタイムより長いメモリＩ
Ｃを使用した場合ＫｑｃＰＵの読み込みサイクルや書き
込みサイクルを延長してリード信号や、ライト信号を引
き伸ばす必要が生じてくる。従来の前記リードサイクル
やライトサイクルの引き伸ばす方法として、ＣＰＵのス
ピードそのものを遅くし最も長いメモリＩＣのアクセス
タイムにリードサイクルやライトサイクルを合わせる方
法や、ＣＰＵＫＡ備されているリードサイクルやライト
サイクルを延長するレディ機能を使用してメモリＩＣが
アクセスされた場合メモリＩＣのアクセスタイムに応じ
た期間レディ機能を動作させるような付加回路（以下レ
ディ信号回路という）をＣＰＵの外部に設ける方法が用
いられていた。
しかし、従来の方法のうちＣＰＵのスピードを遅くする
方法は、メモＩＪＩｃのアクセス時以外でもＣＰＵの動
作スピードは遅くなり、応用システム全体の演算処理ス
ピードが遅くなる欠点がある。また、前記レディ信号回
路はアクセスするように各レディ信号回路にアドレスデ
コーダ等の選択回路を付加しなければならない欠点があ
った。さらに前記レディ信号回路や前記選択回路等の付
加は、応用システムの小型化を妨げるばかりか、システ
ムの価格の上昇にもつながシ、大きな欠点であった。
方法は、メモＩＪＩｃのアクセス時以外でもＣＰＵの動
作スピードは遅くなり、応用システム全体の演算処理ス
ピードが遅くなる欠点がある。また、前記レディ信号回
路はアクセスするように各レディ信号回路にアドレスデ
コーダ等の選択回路を付加しなければならない欠点があ
った。さらに前記レディ信号回路や前記選択回路等の付
加は、応用システムの小型化を妨げるばかりか、システ
ムの価格の上昇にもつながシ、大きな欠点であった。
本発明の目的は、上記欠点を解消するとともに１使用デ
バイスの製造上のバラツキや使用電源電圧の変動による
アクセスタイムの変動をも吸収し、最適なアクセスにて
アクセスできるメモリＩＣを提供することＫある。
バイスの製造上のバラツキや使用電源電圧の変動による
アクセスタイムの変動をも吸収し、最適なアクセスにて
アクセスできるメモリＩＣを提供することＫある。
本発明は、記憶手段と、該記憶手段をアクセスするに必
要な時間レディ信号を発生させる手段とが、同一の半導
体基板に設けられている半導体装置である。
要な時間レディ信号を発生させる手段とが、同一の半導
体基板に設けられている半導体装置である。
例えば、メモリ（記憶）手段と、該メモリ手段をアクセ
スする入力信号に同期して前記メモリ手段の出力がいま
だ確定していないことを報知する制御信号を付勢する手
段と、前記メモリになりたことを検出する検出手段と該
検出手段により前記制御信号の状態を抑制させる手段と
を単−基板上忙構成し、かつ前記制御信号を導出する手
段を有し、前記メモリ手段がアクセスされてから、前記
メモリ手段の出力が確定するまでの期間だけ前記制御信
号を付勢する機能を有することを特徴とするものである
。
スする入力信号に同期して前記メモリ手段の出力がいま
だ確定していないことを報知する制御信号を付勢する手
段と、前記メモリになりたことを検出する検出手段と該
検出手段により前記制御信号の状態を抑制させる手段と
を単−基板上忙構成し、かつ前記制御信号を導出する手
段を有し、前記メモリ手段がアクセスされてから、前記
メモリ手段の出力が確定するまでの期間だけ前記制御信
号を付勢する機能を有することを特徴とするものである
。
以下に、本発明の一実施例を図面を参照して説明する。
第１図は本発明の一実施例で、メモリＩＣ（ＲＯＭ）Ｉ
ｃ内蔵されているレディ信号回路を示している。
ｃ内蔵されているレディ信号回路を示している。
入力端子ｌから入力されたリード信号は、オア回路１０
１に入力され、とのオア回路のもう一方の入力であるチ
ップ・セレクト信号３は当該メモリＩＣが選択されたと
きくのみロウレベルとなる信号でこの状態にあるときの
みリード信号は有効となり（ゲートが開となった状態）
オア回路１０１を介して内部に伝達される。オア＠５１
０１の出力１０は、Ｐチャネルの絶縁ゲート型電界効果
トランジスタ（以下トランジスタと略す）ＰＯＩ、およ
びＮチャネルトランジスタＮＯＩのゲート電極に入力さ
れるとともに１インバータ１０２にも入力される。トラ
ンジスタＰＯＩのソース電極はハイレベルの電源＋Ｖに
接続され、このドレイン電極はＰチャネルのトランジス
タＰＩＯのソース電極に接続される。ここで、Ｐチャネ
ルのトランジスタＰＩＯからトランジスタＰｉｎまでは
、ｎ個のトランジスタを直列に接続したものであり、そ
の数ｎは当該メモリＩＣＥ入力されるアドレス信号のビ
ット数と等しい値である。ＰチャネルトランジスタＰＩ
ＯからＰｉｎのゲート電極はロウレベルが入力され常時
オン状態にある。ＰチャネルトランジスタＰｉｎの残さ
れたドレイン電極は、Ｎチャネルト２ンジスタＮＯＩの
ドレイン電極と接続されて、この点が、点Ａとなる。点
Ａの信号は、ＮチャネルトランジスタＮＯ２のゲート電
極に入力されるとともに、ｍ個のＮチャ覆へトランジス
タＮＩＯからＮ１ｍのゲート電極にも入力される。Ｎチ
ャネルトランジスタＮＯＩおよびＮＩＯからＮ１ｍのソ
ース電極はロウレベルの電ｆ）ｉＧＮＤＫ接続されてい
る。ここで、ＮチャネルトランジスタＮＩＯからＮ１ｍ
の個数ｍは、当該メモリＩＣの出カビ、ト数と等しめ値
であシ、そのドレイン電極はいずれも開放されたままで
ある。またＰチャネルトランジスタＰＯ２のゲート電極
にはインバータ１０２の出力が入力され、ソース電極は
ハイレベルの電源＋ＶＫ接続され、ドレイン電極は抵抗
Ｒを介して、ＮチャネルトランジスタＮＯ２のドレイン
電極と接続されている。ＮチャネルトランジスタＮｔ１
２のソース電極はロウレベルの電１１ＧＮＤＫ接続され
ている。ＰチャネルトランジスタＰＯ２のドレイン電極
と抵抗Ｒとの接続点Ｂはナンド回路１００の入力となる
とともに１一方の端子がロウレベルの電源ＧＮＤＫ接続
され九容量Ｃの他方の端子にも接続される。
１に入力され、とのオア回路のもう一方の入力であるチ
ップ・セレクト信号３は当該メモリＩＣが選択されたと
きくのみロウレベルとなる信号でこの状態にあるときの
みリード信号は有効となり（ゲートが開となった状態）
オア回路１０１を介して内部に伝達される。オア＠５１
０１の出力１０は、Ｐチャネルの絶縁ゲート型電界効果
トランジスタ（以下トランジスタと略す）ＰＯＩ、およ
びＮチャネルトランジスタＮＯＩのゲート電極に入力さ
れるとともに１インバータ１０２にも入力される。トラ
ンジスタＰＯＩのソース電極はハイレベルの電源＋Ｖに
接続され、このドレイン電極はＰチャネルのトランジス
タＰＩＯのソース電極に接続される。ここで、Ｐチャネ
ルのトランジスタＰＩＯからトランジスタＰｉｎまでは
、ｎ個のトランジスタを直列に接続したものであり、そ
の数ｎは当該メモリＩＣＥ入力されるアドレス信号のビ
ット数と等しい値である。ＰチャネルトランジスタＰＩ
ＯからＰｉｎのゲート電極はロウレベルが入力され常時
オン状態にある。ＰチャネルトランジスタＰｉｎの残さ
れたドレイン電極は、Ｎチャネルト２ンジスタＮＯＩの
ドレイン電極と接続されて、この点が、点Ａとなる。点
Ａの信号は、ＮチャネルトランジスタＮＯ２のゲート電
極に入力されるとともに、ｍ個のＮチャ覆へトランジス
タＮＩＯからＮ１ｍのゲート電極にも入力される。Ｎチ
ャネルトランジスタＮＯＩおよびＮＩＯからＮ１ｍのソ
ース電極はロウレベルの電ｆ）ｉＧＮＤＫ接続されてい
る。ここで、ＮチャネルトランジスタＮＩＯからＮ１ｍ
の個数ｍは、当該メモリＩＣの出カビ、ト数と等しめ値
であシ、そのドレイン電極はいずれも開放されたままで
ある。またＰチャネルトランジスタＰＯ２のゲート電極
にはインバータ１０２の出力が入力され、ソース電極は
ハイレベルの電源＋ＶＫ接続され、ドレイン電極は抵抗
Ｒを介して、ＮチャネルトランジスタＮＯ２のドレイン
電極と接続されている。ＮチャネルトランジスタＮｔ１
２のソース電極はロウレベルの電１１ＧＮＤＫ接続され
ている。ＰチャネルトランジスタＰＯ２のドレイン電極
と抵抗Ｒとの接続点Ｂはナンド回路１００の入力となる
とともに１一方の端子がロウレベルの電源ＧＮＤＫ接続
され九容量Ｃの他方の端子にも接続される。
ＮＡＮＤ回路１００には他にインバータ１０２の出力が
入力されており、その出力は当該メモリＩＣの出力端子
２に接続され、ＣＰＵのレディ機能を制御する出力信号
（以下レディ信号と略す）となっている。
入力されており、その出力は当該メモリＩＣの出力端子
２に接続され、ＣＰＵのレディ機能を制御する出力信号
（以下レディ信号と略す）となっている。
以下第２図に示すタイミング図とあわせて動作を説明す
る。
る。
当該メモリＩＣが選択されていないとき、テ、プセレク
ト端子３０入力信号３はハイレベルであるので、オア回
路１０１の出力１０はハイレベル（１０’）となり、Ｐ
チャネルトランジスタＰｏｔがオフし、Ｎチャネルトラ
ンジスタＮＯＩがオンする。そのためＮチャネルトラン
ジスタＮＩＯからＮＩＯからＮ１ｍまでのゲート容量に
蓄えられていた電荷はＮチャネルトランジスタＮＯＩを
介して放電され、点Ａの信号Ａ１はロウレベルとなり、
ＮチャネルトランジスタＮＯ２はオフする。またインバ
ータ１０２の出力が、ロウレベルとなるため、Ｐチャネ
ルトランジスタＰＯ２はオンし、容量Ｃはハイレベル電
源＋ＶによってＰチャネルトランジスタＰＯ゛）を介し
て充電され、点Ｂの信号「はハイレベルとなる。しかし
ナントゲート１００Ｋはインバータ１０２の出力すなわ
ちロウレベルが入力されているため、その出力つまり端
子２のレディ信号出力２１は、ノ１イレベルとなる。メ
モ＋７ Ｉ Ｃを複数個使用したシステムではＣＰＵが
選択し九メモリＩＣのみのレディ信号を調べるため、他
のメモＩＪ Ｉ Ｃのレディ１号は選択したメモＩＪＩ
ｃのレディ信号に影響を与えないようにハイレベルにな
っている。
ト端子３０入力信号３はハイレベルであるので、オア回
路１０１の出力１０はハイレベル（１０’）となり、Ｐ
チャネルトランジスタＰｏｔがオフし、Ｎチャネルトラ
ンジスタＮＯＩがオンする。そのためＮチャネルトラン
ジスタＮＩＯからＮＩＯからＮ１ｍまでのゲート容量に
蓄えられていた電荷はＮチャネルトランジスタＮＯＩを
介して放電され、点Ａの信号Ａ１はロウレベルとなり、
ＮチャネルトランジスタＮＯ２はオフする。またインバ
ータ１０２の出力が、ロウレベルとなるため、Ｐチャネ
ルトランジスタＰＯ２はオンし、容量Ｃはハイレベル電
源＋ＶによってＰチャネルトランジスタＰＯ゛）を介し
て充電され、点Ｂの信号「はハイレベルとなる。しかし
ナントゲート１００Ｋはインバータ１０２の出力すなわ
ちロウレベルが入力されているため、その出力つまり端
子２のレディ信号出力２１は、ノ１イレベルとなる。メ
モ＋７ Ｉ Ｃを複数個使用したシステムではＣＰＵが
選択し九メモリＩＣのみのレディ信号を調べるため、他
のメモＩＪ Ｉ Ｃのレディ１号は選択したメモＩＪＩ
ｃのレディ信号に影響を与えないようにハイレベルにな
っている。
次に当該メモリＩＣが選択され、チップ・セレクト信号
３・がロウレベルとなったとき、オア回路１０１の他の
入力であるリード信号１會がノ・イレベルのままであれ
ば、レディ信号出力２１もハイレベル状態のままである
ことは明白である。
３・がロウレベルとなったとき、オア回路１０１の他の
入力であるリード信号１會がノ・イレベルのままであれ
ば、レディ信号出力２１もハイレベル状態のままである
ことは明白である。
次に、リード信号１１がロウレベルに変化するとオア回
路１０１の出力１０’はロウレベルとなり、Ｎチャネル
トランジスタＮＯＩがオフ、ＰチャネルトランジスタＰ
ｏｔがオンすると直列に接続され、かつゲート電極にロ
ウレベルが入力されており、常時オンの１まであるＰチ
ャネルトラ／ジスタＰＩＯからＰｉｍを介して、並列に
接続されているＮチャネルトランジスタＮＯ２およびＮ
ＩＯからＮｕｍのゲート容量がハイレベルの電源＋Ｖよ
り充電される。この点大の信号ＲはＰチャネルトランジ
スタＰｏｔおよびＰｌｏからＰｉｎｔでのオン抵抗の総
和と、ＮチャネルトランジスタＮＯ２およびＮＩＯから
Ｎ１ｍのゲート電極の容量のａ和〈よりて決まる時定数
により、ｔ１時間だけ遅れてＮチャネルトランジスタＮ
Ｏ２の閾値を越えてハイレベルとなり、Ｎチャネルトラ
ンジスタＮＯＺをオンさせる。この時、Ｐチャネルトラ
ンジスタＰＯ２は、インバータ１０２により、ハイレベ
ルがゲート電極に入力されておりオフしている。
路１０１の出力１０’はロウレベルとなり、Ｎチャネル
トランジスタＮＯＩがオフ、ＰチャネルトランジスタＰ
ｏｔがオンすると直列に接続され、かつゲート電極にロ
ウレベルが入力されており、常時オンの１まであるＰチ
ャネルトラ／ジスタＰＩＯからＰｉｍを介して、並列に
接続されているＮチャネルトランジスタＮＯ２およびＮ
ＩＯからＮｕｍのゲート容量がハイレベルの電源＋Ｖよ
り充電される。この点大の信号ＲはＰチャネルトランジ
スタＰｏｔおよびＰｌｏからＰｉｎｔでのオン抵抗の総
和と、ＮチャネルトランジスタＮＯ２およびＮＩＯから
Ｎ１ｍのゲート電極の容量のａ和〈よりて決まる時定数
により、ｔ１時間だけ遅れてＮチャネルトランジスタＮ
Ｏ２の閾値を越えてハイレベルとなり、Ｎチャネルトラ
ンジスタＮＯＺをオンさせる。この時、Ｐチャネルトラ
ンジスタＰＯ２は、インバータ１０２により、ハイレベ
ルがゲート電極に入力されておりオフしている。
ＮチャネルトランジスタＮＯ２がオンすると、容量ＣＫ
既に充電されていた電荷は抵抗Ｒを介して放電され点Ｂ
の信号Ｂｔは容量Ｃと抵抗ＲおよびＮチャネルトランジ
スタＮＯ２Ｏオン抵抗の和によって決定される時定数に
よりｓ ｔ＝時間後ＫＣＩウレペルとなる。従って、
ナンド回路１００の出力２１つまり端子２のレディ信号
出力はリード信号入力時にインバータ１０２の出力がハ
イレベルとなることＫよってロウレベルとなり、前記Ｃ
ＰＵをインアクティブ状態とし、前記の１．時間プラス
上８時間後に点Ｂの信号ＢＩがロウレベルとなることに
よって再びノ）インベルとなり、前記ＣＰＵを再びアク
ティブ状態に復帰させるとともにデータが確定した事を
仰らせる。つまりＣＰＵはこのレディ信号がロウレベル
からハイレベルに変化した事を確認後にデータを絖み込
めば、確定したデータをメモリＩＣより得ることができ
る。
既に充電されていた電荷は抵抗Ｒを介して放電され点Ｂ
の信号Ｂｔは容量Ｃと抵抗ＲおよびＮチャネルトランジ
スタＮＯ２Ｏオン抵抗の和によって決定される時定数に
よりｓ ｔ＝時間後ＫＣＩウレペルとなる。従って、
ナンド回路１００の出力２１つまり端子２のレディ信号
出力はリード信号入力時にインバータ１０２の出力がハ
イレベルとなることＫよってロウレベルとなり、前記Ｃ
ＰＵをインアクティブ状態とし、前記の１．時間プラス
上８時間後に点Ｂの信号ＢＩがロウレベルとなることに
よって再びノ）インベルとなり、前記ＣＰＵを再びアク
ティブ状態に復帰させるとともにデータが確定した事を
仰らせる。つまりＣＰＵはこのレディ信号がロウレベル
からハイレベルに変化した事を確認後にデータを絖み込
めば、確定したデータをメモリＩＣより得ることができ
る。
以上かられかるように、レディ信号のロウレベル（イン
アクティブ）の時間は、前記ｔ１とｔ、で定められる。
アクティブ）の時間は、前記ｔ１とｔ、で定められる。
従って前記時間１．とｔ！とを当該メモリＩＣにおける
リード信号人力によりデータの格納されているメモリ空
間が選ばれるまでの時間とそのメモリ空間に存在するデ
ータを出力端子に導出するに要する時間とに設定してお
けば、前記ＣＰＵは最適な条件にて当該メモリＩＣをア
クセスすることができる。
リード信号人力によりデータの格納されているメモリ空
間が選ばれるまでの時間とそのメモリ空間に存在するデ
ータを出力端子に導出するに要する時間とに設定してお
けば、前記ＣＰＵは最適な条件にて当該メモリＩＣをア
クセスすることができる。
以上のように、本発明によればアクセスタイムの遅いメ
モリＩＣを外部に付加回路なしで、しかも最適なアクセ
スタイムでメモリをアクセスできシステムの小屋化およ
び効率のよいスループ、トが得られる。さらに、本考案
の実施例のレディ信号回路を当該メモリ部Ｃのデータ・
メモリ部と同一半導体基板上に構成することにより、製
造上のバラツキ（前記オン抵抗・ゲート容量・閾値など
の変動や電源電圧の変動による前記時間ｔ１およびｔ！
の変動もデータ・メモリ部のそれと同一方向く変動し、
前記ＣＰＵに対し最適なレディ信号が得られる。
モリＩＣを外部に付加回路なしで、しかも最適なアクセ
スタイムでメモリをアクセスできシステムの小屋化およ
び効率のよいスループ、トが得られる。さらに、本考案
の実施例のレディ信号回路を当該メモリ部Ｃのデータ・
メモリ部と同一半導体基板上に構成することにより、製
造上のバラツキ（前記オン抵抗・ゲート容量・閾値など
の変動や電源電圧の変動による前記時間ｔ１およびｔ！
の変動もデータ・メモリ部のそれと同一方向く変動し、
前記ＣＰＵに対し最適なレディ信号が得られる。
以上のように本発明によれば、メモリＩＣＫ応じたアク
セスタイムに最適なレディ信号を発生させることができ
る。
セスタイムに最適なレディ信号を発生させることができ
る。
なお、本発明の実施例における抵抗Ｒは、ゲート電極に
ハイレベルが入力され、常時オンとなるよりなＮチャネ
ルトランジスタを複数個直列に接続したものでもよく、
また容量Ｃとしてトランジスタのゲート容量を用いても
本発明の効果を達成できる。
ハイレベルが入力され、常時オンとなるよりなＮチャネ
ルトランジスタを複数個直列に接続したものでもよく、
また容量Ｃとしてトランジスタのゲート容量を用いても
本発明の効果を達成できる。
第１図は本発明の一実施例を示すレディ信号回路である
。 第２図は第１図のタイミング図である。尚、図において
、１・・・リード信号入力端子、２・・・レディ信号出
力端子、１００・・・ナンド回路（ＮＡＮＤ回路）、１
０１・・・オア回路（ＯＲ回路）、１０２・・・インバ
ータ、ｐｏｉ、ＰＯ２、ＰＩＯ乃至Ｐｉｎ・・・Ｐチャ
ネル絶縁ゲート散電界トランジスタ、ＮＯＩ、ＮＯ２、
ＮＩＯ〜ＮＬｍ・・・Ｎチャネル絶縁ゲート型電界トラ
ンジスタ、Ｒ・・・抵抗、Ｃ・・・容量、＋ｖ・・・ハ
イレベル電源、ＧＮＤ・・・ロウレベル電（［％ １
’・・・リード入力信号 ２＋・・・レディ出力信号、
３・・・チ、グ・セレクト入力信号、１０１・・・オア
回路出力信号、Ｒ・・・点大の信号、Ｂ１・・点Ｂの信
号、”１、＊２・・・遅延時間。 第 ／ 図 ＄２図 手続補正書（方式） ％式％ １、事件の表示 昭和６０年 特許 願第２３８８
９１号２、発明の名称 半導体装置 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人
。 第２図は第１図のタイミング図である。尚、図において
、１・・・リード信号入力端子、２・・・レディ信号出
力端子、１００・・・ナンド回路（ＮＡＮＤ回路）、１
０１・・・オア回路（ＯＲ回路）、１０２・・・インバ
ータ、ｐｏｉ、ＰＯ２、ＰＩＯ乃至Ｐｉｎ・・・Ｐチャ
ネル絶縁ゲート散電界トランジスタ、ＮＯＩ、ＮＯ２、
ＮＩＯ〜ＮＬｍ・・・Ｎチャネル絶縁ゲート型電界トラ
ンジスタ、Ｒ・・・抵抗、Ｃ・・・容量、＋ｖ・・・ハ
イレベル電源、ＧＮＤ・・・ロウレベル電（［％ １
’・・・リード入力信号 ２＋・・・レディ出力信号、
３・・・チ、グ・セレクト入力信号、１０１・・・オア
回路出力信号、Ｒ・・・点大の信号、Ｂ１・・点Ｂの信
号、”１、＊２・・・遅延時間。 第 ／ 図 ＄２図 手続補正書（方式） ％式％ １、事件の表示 昭和６０年 特許 願第２３８８
９１号２、発明の名称 半導体装置 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人
Claims (1)
- 記憶手段と、該記憶手段をアクセスするに必要な読出
し指示信号を入力する手段と、この読出し指示信号に応
答して読出されたデータを出力する端子と、前記読出し
指示信号が入力されてから前記出力端子にデータが出力
されるまでの期間を外部に指示する信号を発生する手段
とを同一半導体基板に設けられていることを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60238891A JPS61180990A (ja) | 1985-10-25 | 1985-10-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60238891A JPS61180990A (ja) | 1985-10-25 | 1985-10-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61180990A true JPS61180990A (ja) | 1986-08-13 |
| JPS6237471B2 JPS6237471B2 (ja) | 1987-08-12 |
Family
ID=17036801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60238891A Granted JPS61180990A (ja) | 1985-10-25 | 1985-10-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61180990A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01263995A (ja) * | 1988-04-13 | 1989-10-20 | Nec Corp | ダイナミック型半導体記憶素子 |
| EP0486069A2 (en) * | 1990-11-16 | 1992-05-20 | Fujitsu Limited | A semiconductor unit |
Citations (4)
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1985
- 1985-10-25 JP JP60238891A patent/JPS61180990A/ja active Granted
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| US5319607A (en) * | 1990-11-16 | 1994-06-07 | Fujitsu Limited | Semiconductor unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6237471B2 (ja) | 1987-08-12 |
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