JP4197923B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、昇圧回路を有する半導体集積回路に関する。特に本発明は、昇圧回路によって生成される高電圧の値を電源電圧に応じて調整する技術に関する。
【０００２】
【従来の技術】
半導体の素子構造の微細化に伴い、トランジスタを構成する絶縁膜は薄くなってきており、トランジスタの信頼性は低下する傾向にある。半導体集積回路に供給される電源電圧は、信頼性の低下を防止するために、年々低くなっている。
一方、電源電圧が低くなり、電源電圧とトランジスタの閾値電圧との差が小さくなると、トランジスタはオンしにくくなり、動作速度が低下する。高速動作が要求されるトランジスタに高電圧を供給するため、電源電圧より高い高電圧を供給する昇圧回路が、半導体集積回路内に形成されている。高電圧は、例えば、オン抵抗を低くする必要のあるトランジスタのゲート、あるいは高速動作が必要なトランジスタのゲートに与えられる。
【０００３】
フラッシュメモリおよびDRAM等の半導体メモリは、メモリセルトランジスタのゲートに接続されるワード線の高レベル電圧を高電圧にするための昇圧回路を備えている。ワード線の高レベル電圧を高電圧にすることで、メモリセルトランジスタのオン抵抗が下がり、データがメモリセルから高速かつ確実に読み出される。
【０００４】
ところで、昇圧回路は、電源電圧を利用して高電圧を生成する。このため、高電圧の値は、電源電圧に比例する。半導体集積回路に供給される電源電圧が、許容される最大値のとき、高電圧も最大になる。昇圧回路は、高電圧の値がトランジスタのゲートに与える許容電圧を超えないように設計される。
一方、半導体集積回路に供給される電源電圧が許容される最小値のとき、高電圧も、電源電圧に比例して低くなる。上述したように、高電圧は、高速動作が要求されるトランジスタに供給される。このため、高電圧が低く、高電圧が供給されるトランジスタの動作速度が低下すると、半導体集積回路の性能が低下してしまう。例えば、半導体メモリでは、高電圧が低くなることで、メモリセルトランジスタのオン抵抗が上がり、アクセス時間が長くなる。
【０００５】
近時、高電圧の電源電圧に対する依存性を軽減する昇圧回路が提案されている。この昇圧回路では、カップリング容量の両端の電圧差を、電源電圧が高いときに小さくし、電源電圧が低いときに大きくしている。また、電源電圧が所定値を超えるときに、昇圧動作を停止し、電源電圧を高電圧として出力する（例えば、特許文献１参照）。
【０００６】
【特許文献１】
特開２０００−１９６０２３号公報（１１ページ、図２、３）
【０００７】
【発明が解決しようとする課題】
上述した昇圧回路では、カップリング容量の両端の電圧差を電源電圧に応じて調整しているため、高電圧は、電源電圧の上昇とともに常に上昇してしまう。さらに、所定の電源電圧が所定値を超えるとき、電源電圧が高電圧として出力される。このため、高電圧の電源電圧依存性を十分に小さくできない。
本発明の目的は、昇圧回路により生成される高電圧の電源電圧依存性を小さくすることにある。
【０００８】
【課題を解決するための手段】
請求項１の半導体集積回路では、昇圧回路は、電源電圧に応じて、電源電圧より高い高電圧を生成し、生成した高電圧を高電圧線に出力する。放電回路は、高電圧線に充電された電荷を、電源電圧の値に応じて抜き取る。高電圧線から放電する電荷量を、電源電圧が高いときに多くし、電源電圧が低いときに少なくすることで、高電圧の電源電圧依存性を小さくできる。したがって、高電圧を、電源電圧の値にかかわりなく回路が最適に動作する値に設定できる。この結果、回路を高速に動作できる。回路を高速に動作できるため、回路のタイミング余裕を向上できる。換言すれば、回路設計が容易になり、半導体集積回路の歩留を向上できる。
【０００９】
請求項２の半導体集積回路では、放電回路は、高電圧線を放電線に接続する第１スイッチおよびスイッチ制御回路を有している。スイッチ制御回路は、第１スイッチを電源電圧に応じてオン／オフするためのスイッチ制御信号を生成する。このように、半導体集積回路に簡易な制御回路を形成することで、高電圧の電源電圧依存性を小さくできる。
【００１０】
請求項３および請求項４の半導体集積回路では、パルス信号を生成するパルス生成回路を有している。スイッチ制御回路は、電圧検出回路およびパルス調整回路を有している。電圧検出回路は、電源電圧に対応する論理値を示す電圧検出信号を生成する。パルス調整回路は、パルス信号のパルス幅を電圧検出信号に応じて調整し、調整した信号をスイッチ制御信号として出力する。第１スイッチは、パルス幅に対応する期間オンする。例えば、パルス幅は、電源電圧が高いほど長くされる。高電圧線は、パルス幅の時間だけ放電線に接続される。パルス幅は、簡易な論理回路により細かく調整可能である。このため、高電圧線から放電する電荷量を細かく調整でき、高電圧の電源電圧依存性をより小さくできる。
【００１１】
請求項５の半導体集積回路では、パルス調整回路は、一端が放電線に接続される少なくとも１つの容量と、容量の他端を電圧検出信号に応じてパルス信号の伝達経路に接続する第２スイッチとを有している。すなわち、パルス調整回路は、時定数回路を含んでいる。時定数回路の時定数を電源電圧に応じて変更することで、高電圧の電源電圧依存性を小さくできる。
【００１２】
請求項６の半導体集積回路では、パルス調整回路は、一端がパルス信号の伝達経路に接続される少なくとも１つの抵抗と、抵抗の他端を電圧検出信号に応じて放電線に接続する第２スイッチとを有している。すなわち、パルス調整回路は、時定数回路を含んでいる。時定数回路の時定数を電源電圧に応じて変更することで、高電圧の電源電圧依存性を小さくできる。
【００１３】
請求項７の半導体集積回路では、半導体集積回路は、複数のメモリセルを有している。各メモリセルは、高電圧をゲートで受けるトランジスタを含んでいる。パルス生成回路は、メモリセルを選択するために供給されるアドレス信号の遷移エッジを検出したときにパルス信号を生成する。このため、高電圧線の電荷は、メモリセルがアクセスされる毎に、電源電圧に応じて放電線に放電される。高電圧が供給される回路が動作するときのみ放電回路を動作させることで、放電線に放電される電荷量を減らすことができる。この結果、半導体集積回路の消費電力を削減できる。
【００１４】
請求項８の半導体集積回路では、第１スイッチは、スイッチ制御信号をゲートで受け、ドレインが高電圧線に接続され、ソースが放電線に接続されたｎＭＯＳトランジスタで構成されている。スイッチ制御回路は、スイッチ制御信号の高レベル期間を、電源電圧が高いほど長くする。第１スイッチを、ｎＭＯＳトランジスタで構成することで、放電回路を簡易に形成できる。
【００１５】
請求項９の半導体集積回路では、放電線は、接地線である。接地線は、他の配線に比べ配線幅が広く、インピーダンスが低い。このため、高電圧線の電荷を確実に放電できる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数ビットで構成されている。図の二重丸は、外部端子を示している。
図１は、本発明の半導体集積回路の第１の実施形態を示している。この実施形態は、請求項１〜請求項６、請求項８〜請求項１０に対応している。半導体集積回路は、シリコン基板上にCMOSプロセスを使用してフラッシュメモリとして形成されている。
【００１７】
フラッシュメモリは、昇圧回路１０、放電回路１２、動作制御回路１４、コマンドレジスタ１６、アドレスラッチ１８、メモリコア２０、および入出力バッファ２２を有している。メモリコア２０は、メモリセルアレイ２４、ロウデコーダ２６、コラムデコーダ２８、およびデータラッチ３０とを有している。
昇圧回路１０は、動作制御回路１４からの制御信号PGに応答して動作し、電源電圧VCCに応じて電源電圧VCCより高い高電圧VBBを生成し、生成した高電圧VBBを高電圧線（VBB）に出力する。高電圧VBBは、ロウデコーダ２６に供給され、プログラム電圧等に使用される。放電回路１２は、動作制御回路１４からの制御信号PGに応答して動作し、昇圧回路１２が生成する高電圧VBBの値を電源電圧VCCの値に応じて調整する。
【００１８】
動作制御回路１４は、外部から供給される制御信号CNT（チップイネーブル信号、ライトイネーブル信号など）、およびコマンドレジスタ１６からのコマンド信号CMDを受け、これ等制御信号に応じて読み出し動作、書き込み動作（プログラム動作）、および消去動作を実行するためのタイミング信号を生成する。また、動作制御回路１４は、正のパルス信号である制御信号PGを生成するパルス生成回路１４ａを有している。パルス生成回路１４ａは、アドレス信号ADの遷移エッジに同期してアドレスラッチ１８から出力されるアドレス遷移信号ATDに応答して、所定のパルス幅を有する制御信号PGを生成する。
【００１９】
コマンドレジスタ１６は、入出力端子I/Oに供給されるコマンド信号CMDを、入出力バッファ２２を介して受け、受けた信号を動作制御回路１４に出力する。アドレスラッチ１８は、アドレス端子に供給されるアドレス信号ADを、動作制御回路１４からの制御信号に同期してラッチし、ラッチした信号をロウデコーダ２６およびコラムデコーダ２８に出力する。アドレス信号ADは、メモリセルアレイ２４のメモリセルMCを選択するために供給される。また、アドレスラッチ１８は、アドレス信号ADの遷移エッジを検出したときに、アドレス遷移信号ATDを出力する。入出力バッファ２２は、入出力端子I/Oを介してコマンド信号およびデータ信号を受ける。データ信号は、データラッチ３０に入出力される。
【００２０】
メモリセルアレイ２４は、マトリックス状に配置された電気的に書き換え可能な複数の不揮発性のメモリセルMC、ロウデコーダ２６に接続されたワード線WL、およびデータラッチ３０に接続されたビット線（図示せず）を有している。１本のワード線WLには、例えば５１２バイトのメモリセルMCが接続されている。メモリセルMCは、フローティングゲートと、ワード線WLに接続されたコントロールゲートを有するトランジスタで構成されている。選択されるメモリセルMCのコントロールゲート（＝ワード線WL）には、高電圧VBBが供給される。
【００２１】
図２は、図１に示した放電回路１２の詳細を示している。
放電回路１２は、高電圧線VBBを接地線VSS（放電線）に接続する第１スイッチ３２と、第１スイッチ３２のオン／オフを制御するスイッチ制御回路３４とを有している。第１スイッチ３２は、ゲートでスイッチ制御回路３４から出力されるスイッチ制御信号DCを受け、ドレインが高電圧線VBBに接続され、ソースが接地線VSSに接続されたnMOSトランジスタで構成されている。第１スイッチ３２を、nMOSトランジスタで構成することで、放電回路１２を簡易に形成できる。
【００２２】
スイッチ制御回路３４は、電源電圧VCCに対応する論理値を示す電圧検出信号VC1、VC2を生成する電圧検出回路３６と、制御信号PGのパルス幅を電圧検出信号VC1、VC2に応じて調整し、調整した信号をスイッチ制御信号DCとして出力するパルス調整回路３８とを有している。
電圧検出回路３６は、電圧検出部４０および２つの検出信号出力部４２、４４を有している。
【００２３】
電圧検出部４０は、電源線VCCと接地線VSSの間に直列に接続された７つのnMOSトランジスタ４０ａ、４０ｂ、４０ｃ、４０ｄ、４０ｅ、４０ｆ、４０ｇを有している。nMOSトランジスタ４０ａ、４０ｂ、４０ｃ、４０ｄ、４０ｅ、４０ｆのゲートは、電源線VCCに接続されている。nMOSトランジスタ４０ｇのゲートは、制御信号PGを受けている。電圧検出部４０は、制御信号PGが高レベルのときに動作し、電源電圧VCCを抵抗分割することで降圧した電圧を、nMOSトランジスタ４０ｂ、４０ｃの接続ノードND1およびnMOSトランジスタ４０ｃ、４０ｄの接続ノードND2に出力する。
【００２４】
検出信号出力部４２は、電源線VCCと接地線VSSの間に直列に接続された２つのnMOSトランジスタ４２ａ、４２ｂと、２つのインバータで構成され、入力がnMOSトランジスタ４２ａ、４２ｂの接続ノードに接続されたバッファ回路４２ｃとを有している。nMOSトランジスタ４２ａのゲートは、電源線VCCに接続されている。nMOSトランジスタ４２ｂのゲートは、接続ノードND1に接続されている。バッファ回路４２ｃは、電源電圧VCCが第１電圧（例えば、３.０Ｖ）より低いときに、高レベルの電圧検出信号VC1を出力する。バッファ回路４２ｃは、電源電圧VCCが第１電圧を超えたときに、低レベルの電圧検出信号VC1を出力する。
【００２５】
検出信号出力部４４は、検出信号出力部４２と同じ回路である。nMOSトランジスタ４４ｂのゲートは、接続ノードND2に接続されている。バッファ回路４４ｃは、電源電圧VCCが第２電圧（例えば、３.３Ｖ）より低いときに、高レベルの電圧検出信号VC2を出力する。バッファ回路４４ｃは、電源電圧VCCが第２電圧を超えたときに、低レベルの電圧検出信号VC2を出力する。なお、第２電圧は、常に第１電圧より高い。
【００２６】
電圧検出回路３６は、電源電圧VCCが第１電圧より低いとき、電圧検出信号VC1、VC2をともに高レベルに変化させ、電源電圧VCCが第１電圧より高く第２電圧より低いとき、電圧検出信号VC1のみを低レベルに変化させ、電源電圧VCCが第２電圧より高いとき、電圧検出信号VC1、VC2をともに低レベルに変化させる。
パルス調整回路３８は、制御信号PGを受けるCMOSインバータ３８ａ、３つの容量C1、C2、C3、容量C2、C3をCMOSインバータ３８ａの出力ノードND3（制御信号PGの伝達経路）にそれぞれ接続するための第２スイッチ３８ｂ、３８ｃ、およびAND回路３８ｄを有している。
【００２７】
CMOSインバータ３８ａは、電源線VCCと接地線VSSの間に、pMOSトランジスタ３８ｅ、抵抗R1、およびnMOSトランジスタ３８ｆを直列に接続して構成されている。
容量C1は、一端を接地線VSSに接続し、他端をCMOSインバータ３８ａの出力に接続している。容量C2、C3は、一端を、接地線VSSに接続し、他端を第２スイッチ３８ｂ、３８ｃにそれぞれ接続している。
【００２８】
第２スイッチ３８ｂ、３８ｃは、ゲートで電圧検出信号VC1、VC2をそれぞれ受け、ソースがCMOSインバータ３８ａの出力に接続され、ドレインが容量C2、C3の他端に接続されたpMOSトランジスタで構成されている。すなわち、第２スイッチ３８ｂ、３８ｃは、容量C2、C3を、電圧検出信号VC1、VC2に応じてノードND3にそれぞれ接続する。
【００２９】
AND回路３８ｄは、CMOSインバータ３８ａの出力ノードND3および制御信号PGのAND論理をスイッチ制御信号DCとして出力する。
第１スイッチ３２は、高レベルのスイッチ制御信号DCを受けたときに、高電圧線VBBを接地線VSSに接続する。すなわち、高電圧線VBBに充電された電荷は、スイッチ制御信号DCが高レベルのときに抜き取られる。
【００３０】
図３は、第１の実施形態における放電回路１２の動作を示している。
フラッシュメモリが搭載するシステムは、フラッシュメモリを動作させるときに、フラッシュメモリにアドレス信号ADを供給する（図３（ａ））。図１に示したアドレスラッチ１８は、アドレス信号ADの遷移エッジを検出し、アドレス遷移信号ATDを出力する（図３（ｂ））。動作制御回路１４は、アドレス遷移信号ATDに同期して制御信号PGを高レベルに変化する（図３（ｃ））。
【００３１】
制御信号PGが低レベルの期間、ノードND3は、pMOSトランジスタ３８ｅを介して充電され、高レベルを保持する（図３（ｄ、ｅ、ｆ））。制御信号PGが高レベルに変化した後、ノードND3の電圧は、ノードND3の持つ時定数に従い徐々に低下する（図３（ｇ、ｈ、ｉ））。そして、制御信号PGとノードND3のAND論理がスイッチ制御信号DCとして出力される（図３（ｊ、ｋ、ｌ））。
【００３２】
スイッチ制御信号DCのパルス幅（＝高レベル期間）は、電源電圧VCCの値に応じて次の（１）〜（３）に設定される。そして、スイッチ制御信号DCが高レベルの期間に第１スイッチ３２がオンし、高電圧線VBBに充電された電荷を接地線VSSに引き抜く。接地線VSSは、他の配線に比べ配線幅が広く、インピーダンスが低い。このため、高電圧線VBBの電荷を確実に放電できる。
【００３３】
（１）電源電圧VCCが第１電圧より低い場合、図２に示したスイッチ制御回路３４の電圧検出回路３６は、制御信号PGの高レベル期間に、高レベルの電圧検出信号VC1、VC2を出力する（図３（ｍ））。スイッチ制御回路３４のパルス調整回路３８は、高レベルの電圧検出信号VC1、VC2を受けて容量C2、C3をノードND3から切り離す。このため、ノードND3の持つ時定数は小さくなり、ノードND3は、低レベルに早く変化する。この結果、スイッチ制御信号DCのパルス幅は最も短いW1に設定される。
【００３４】
（２）電源電圧VCCが第１電圧より高く第２電圧より低い場合、スイッチ制御回路３４の電圧検出回路３６は、制御信号PGの高レベル期間に、低レベルの電圧検出信号VC1および高レベルの電圧検出信号VC2を出力する（図３（ｎ））。スイッチ制御回路３４のパルス調整回路３８は、電圧検出信号VC1、VC2を受けて容量C3のみをノードND3から切り離す。このため、ノードND3の持つ時定数は、標準になり、ノードND3は、上述よりゆっくりと低レベルに変化する。この結果、スイッチ制御信号DCのパルス幅は標準のW2に設定される。
【００３５】
（３）電源電圧VCCが第２電圧より高い場合、スイッチ制御回路３４の電圧検出回路３６は、制御信号PGの高レベル期間に、低レベルの電圧検出信号VC1、VC2を出力する（図３（ｏ））。スイッチ制御回路３４のパルス調整回路３８は、電圧検出信号VC1、VC2を受けて容量C2、C3をノードND3に接続する。このため、ノードND3の持つ時定数は、大きくなり、ノードND3は、ゆっくりと低レベルに変化する。この結果、スイッチ制御信号DCのパルス幅は最大のW3に設定される。
【００３６】
このように、放電回路１２は、電源電圧VCCが高いときにノードND3の時定数を増やしてスイッチ制御信号DCのパルス幅を大きくし、高電圧線VBBからの電荷の放電量を増やす。また、放電回路１２は、電源電圧VCCが低いときにノードND3の時定数を減らしてスイッチ制御信号DCのパルス幅を小さくし、高電圧線VBBからの電荷の放電量を減らす。この結果、簡易な放電回路１２で高電圧VBBの電源電圧VCCの依存性を小さくできる。
【００３７】
なお、高電圧VBBは、ワード線WLの高レベル電圧として使用される。ロウデコーダ２６は、アドレスラッチ１８にラッチされたアドレス信号AD（ロウアドレス信号）をデコードし、アドレス信号ADに応じたワード線WLを選択する。同様に、コラムデコーダ２８は、アドレスラッチ１８にラッチされたアドレス信号AD（コラムアドレス信号）をデコードし、アドレス信号ADに応じたコラム選択線（図示せず）を選択する。そして、ワード線WLにより選択されたメモリセルMCからデータが読み出される。
【００３８】
図４は、第１の実施形態における高電圧VBBの電源電圧依存性を示している。図中の一点鎖線および太線は、放電回路１２が存在しない場合に昇圧回路１０が生成する高電圧VBBおよびワード線WLに実際に供給される高電圧VBBをそれぞれ示している。電源電圧VCCが３.０Ｖより低いとき、スイッチ制御信号DCのパルス幅は、最小値W1になり、高電圧VBBは、昇圧回路１０が生成可能な高電圧VBBよりV1だけ低くなる。電源電圧VCCが３.０〜３.３Ｖのとき、スイッチ制御信号DCのパルス幅は、標準値W2になり、高電圧VBBは、昇圧回路１０が生成可能な高電圧VBBよりV2だけ低くなる。電源電圧VCCが３.３Ｖを超えるとき、スイッチ制御信号DCのパルス幅は、最大値W3になり、高電圧VBBは、昇圧回路１０が生成可能な高電圧VBBよりV3だけ低くなる。
【００３９】
フラッシュメモリを動作させるための電源電圧VCCの仕様（許容範囲）は、例えば、２.７〜３.６Ｖに設定されている。この実施形態では、電源電圧VCCの許容範囲において、高電圧VBBの変動は、４.５〜５.０Ｖに抑えられる。この結果、電源電圧VCCが高いときにワード線WLの電圧が高くなり過ぎることでメモリセルMCの信頼性が低下することが防止される。また、電源電圧VDDが低いときに、ワード線WLの電圧が低くなり、メモリセルMCのアクセス時間が長くなることが防止される。メモリセルMCを高速にアクセスできるため、フラッシュメモリのアクセス時間は短縮される。
【００４０】
また、メモリセルMCを高速にアクセスできるため、アクセス時間を従来と同等にした場合、フラッシュメモリ内の制御回路の動作余裕を向上できる。この結果、回路設計が容易になり、フラッシュメモリの歩留も向上する。
図中の２点差線は、放電回路１２を持たない従来のフラッシュメモリの高電圧VBBを示している。従来は、メモリセルMCの信頼性を確保するため、電源電圧VCCが最大値３.６Ｖのときに、高電圧VBBが最大値５.０Ｖになるように昇圧回路を設計している。昇圧回路が生成する高電圧VBBは、電源電圧VCCに比例するため、電源電圧VCCが最小値２.７Ｖのときに、高電圧VBBは、最小値３.５Ｖまで低下してしまう。この結果、ワード線WLに与えられる高電圧VBBが低くなり、フラッシュメモリのアクセス時間は長くなる。
【００４１】
以上、本実施形態では、高電圧線VBBから放電する電荷量を、電源電圧VCCが高いときに多くし、電源電圧VCCが低いときに少なくすることで、高電圧VBBの電源電圧依存性を小さくできる。したがって、図４に示したように、高電圧VBBを、電源電圧VCCの値にかかわりなく、メモリセルアレイ２４が最適に動作する値（４.５〜５.０Ｖ）に設定できる。この結果、メモリセルMCを高速にアクセスでき、電源電圧VCCが低い場合にもフラッシュメモリのアクセス時間を短縮できる。メモリセルMCを高速にアクセスできるため、制御回路のタイミング余裕を向上できる。換言すれば、回路設計が容易になり、フラッシュメモリの歩留を向上できる。
【００４２】
高電圧線VBBの電荷は、電源電圧VCCに応じて調整されるパルス幅に対応する期間、高電圧線VBBが接地線VSSに接続されることで放電される。パルス幅は、時定数回路の時定数を電源電圧VCCに応じて変更することで調整される。このため、高電圧線VBBから放電される電荷量を細かく調整でき、高電圧VBBの電源電圧依存性をより小さくできる。
【００４３】
高電圧線VBBの電荷は、アドレス信号ADの入力に応答して生成されるアドレス遷移信号ATDおよび制御信号PGに同期して接地線VSSに放電される。換言すれば、メモリセルMCのアクセスする毎に、高電圧線VBBの電荷は、電源電圧VCCに応じて接地線VSSに放電される。高電圧VBBが供給される回路が動作するときのみ放電回路１２を動作させることで、接地線VSSに放電される電荷量を減らすことができる。この結果、フラッシュメモリの消費電力を削減できる。
【００４４】
図５は、本発明の半導体集積回路の第２の実施形態を示している。この実施形態は、請求項１〜請求項５、請求項７〜請求項１０に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態の放電回路１２の代わりに放電回路４６が形成されている。その他の構成は、第１の実施形態と同じである。
【００４５】
図６は、図５に示した放電回路４６の詳細を示している。
放電回路４６は、第１の実施形態と同じ第１スイッチ３２と、第１スイッチ３２のオン／オフを制御するスイッチ制御回路４８とを有している。
スイッチ制御回路４８は、第１の実施形態と同じ電圧検出回路３６と、制御信号PGのパルス幅を電圧検出信号VC1、VC2に応じて調整し、調整した信号をスイッチ制御信号DCとして出力するパルス調整回路５０とを有している。
【００４６】
パルス調整回路５０は、第１の実施形態と同じCMOSインバータ３８ａ、一端がCMOSインバータ３８ａの出力ノードND3（制御信号PGの伝達経路）に接続された抵抗R2、R3、抵抗R2、R3を接地線VSSにそれぞれ接続するための第２スイッチ３８ｇ、３８ｈ、容量C4、容量C4をノードND3に接続するためのpMOSトランジスタ３８ｉ、pMOSトランジスタ３８ｉのオン／オフを制御するNORゲート３８ｊ、およびAND回路３８ｄを有している。NORゲート３８ｊの入力は、アドレス遷移信号ATDおよび制御信号PGを受けている。
【００４７】
第２スイッチ３８ｇ、３８ｈは、ゲートで電圧検出信号VC1、VC2をそれぞれ受け、ソースが接地線VSSに接続され、ドレインが抵抗R2、R3の他端に接続されたnMOSトランジスタで構成されている。すなわち、第２スイッチ３８ｇ、３８ｈは、抵抗R2、R3を、電圧検出信号VC1、VC2に応じて接地線VSSにそれぞれ接続する。
【００４８】
AND回路３８ｄは、第１の実施形態と同様に、CMOSインバータ３８ａの出力ノードND3および制御信号PGのAND論理をスイッチ制御信号DCとして出力する。NORゲート３８ｊは、アドレス遷移信号ATDまたは制御信号PGが高レベルのときに、容量C4をノードND3に接続するためにpMOSトランジスタ３８ｉをオンする。
【００４９】
図７は、第２の実施形態における放電回路４６の動作を示している。
フラッシュメモリにアドレス信号ADを供給されると、アドレス遷移信号ATDおよび制御信号PGが順次高レベルに変化する（図７（ａ、ｂ））。NORゲート３８ｊの出力は、アドレス遷移信号ATDまたは制御信号PGが高レベルの期間、低レベルに変化し、容量C4をノードND3に接続する（図７（ｃ））。このため、容量C4は、アドレス遷移信号ATDが高レベルの期間に充電される。ノードND3は、制御信号PGが低レベルの間、pMOSトランジスタ３８ｅを介して電源線VCCに接続され、高レベルを保持する（図７（ｄ、ｅ、ｆ））。
【００５０】
制御信号PGが高レベルに変化した後、ノードND3の電圧は、第１の実施形態と同様に、ノードND3の持つ時定数に従い徐々に低下する（図７（ｇ、ｈ、ｉ））。そして、制御信号PGとノードND3のAND論理がスイッチ制御信号DCとして出力される（図７（ｊ、ｋ、ｌ））。スイッチ制御信号DCのパルス幅（＝高レベル期間）は、電源電圧VCCの値に応じて次の（４）〜（６）に設定される。そして、スイッチ制御信号DCが高レベルの期間に第１スイッチ３２がオンし、高電圧線VBBに充電された電荷を接地線VSSに引き抜く。
【００５１】
（４）電源電圧VCCが第１電圧（例えば、３.０Ｖ）より低い場合、制御信号PGの高レベル期間に、高レベルの電圧検出信号VC1、VC2が出力される（図７（ｍ））。パルス調整回路５０は、高レベルの電圧検出信号VC1、VC2を受けて、ノードND3を抵抗R2、R3を介して接地線VSSに接続する。このため、ノードND3に充電された電荷は、抵抗R2、R3を介して接地線VSSに素早く放電される。すなわち、ノードND3の持つ時定数が小さいため、スイッチ制御信号DCのパルス幅は最も短いW4に設定される。
【００５２】
（５）電源電圧VCCが第１電圧より高く第２電圧（例えば、３.３Ｖ）より低い場合、制御信号PGの高レベル期間に、低レベルの電圧検出信号VC1および高レベルの電圧検出信号VC2が出力される（図７（ｎ））。パルス調整回路５０は、電圧検出信号VC1、VC2を受けて抵抗R3を接地線VSSに接続する。このため、ノードND3の持つ時定数は、標準になり、ノードND3は、上述に比べてゆっくりと低レベルに変化する。この結果、スイッチ制御信号DCのパルス幅は標準のW5に設定される。
【００５３】
（６）電源電圧VCCが第２電圧より高い場合、制御信号PGの高レベル期間に、低レベルの電圧検出信号VC1、VC2を出力する（図７（ｏ））。パルス調整回路５０は、電圧検出信号VC1、VC2を受けて抵抗R2、R3を接地線VSSから切り離す。このため、ノードND3に充電された電荷は、抵抗R1のみを介して放電される。すなわち、ノードND3の持つ時定数は、大きくなり、ノードND3は、ゆっくりと低レベルに変化する。この結果、スイッチ制御信号DCのパルス幅は最大のW6に設定される。
【００５４】
この結果、スイッチ制御信号DCのパルス幅は、第１の実施形態と同様に、電源電圧VCCが高いときに大きくなり、電源電圧VCCが低いときに小さくなる。高電圧線VBBに充電された電荷を、電源電圧VCCに応じて接地線VSSに放電することで、高電圧VBBの電源電圧VCCの依存性を小さくできる。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
【００５５】
なお、上述した実施形態では、本発明をフラッシュメモリに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、本発明をワード線に与える高電圧を生成する昇圧回路を有するDRAMに適用してもよい。あるいは、本発明をトランジスタのゲートに与える高電圧を生成する昇圧回路を有する半導体集積回路に適用してもよい。
【００５６】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００５７】
【発明の効果】
請求項１および請求項２の半導体集積回路では、高電圧の電源電圧依存性を小さくできる。したがって、高電圧を、電源電圧の値にかかわりなく、回路が最適に動作する値に設定できる。この結果、回路の高速に動作できる。回路を高速に動作できるため、回路のタイミング余裕を向上できる。換言すれば、回路設計が容易になり、半導体集積回路の歩留を向上できる。
請求項３の半導体集積回路では、半導体集積回路に簡易な論理回路を形成するだけで、高電圧の電源電圧依存性を小さくできる。
【００５８】
請求項４および請求項５の半導体集積回路では、高電圧線を、パルス幅の時間だけ放電線に接続することで、高電圧線から放電する電荷量を細かく調整でき、高電圧の電源電圧依存性をより小さくできる。
請求項６および請求項７の半導体集積回路では、パルス調整回路の時定数を電源電圧に応じて変更することで、高電圧の電源電圧依存性を小さくできる。
【００５９】
請求項８の半導体集積回路では、高電圧が供給される回路が動作するときのみ放電回路を動作させることで、放電線に放電される電荷量を減らすことができる。この結果、半導体集積回路の消費電力を削減できる。
請求項９の半導体集積回路では、第１スイッチを、nMOSトランジスタで構成することで、放電回路を簡易に形成できる。
請求項１０の半導体集積回路では、高電圧線の電荷を確実に放電できる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の第１の実施形態を示すブロック図である。
【図２】図１の放電回路の詳細を示す回路図である。
【図３】第１の実施形態における放電回路の動作を示すタイミング図である。
【図４】第１の実施形態における高電圧の電源電圧依存性を示す波形図である。
【図５】本発明の半導体集積回路の第２の実施形態を示すブロック図である。
【図６】図５の放電回路の詳細を示す回路図である。
【図７】第２の実施形態における放電回路の動作を示すタイミング図である。
【符号の説明】
１０ 昇圧回路
１２ 放電回路
１４ 動作制御回路
１４ａ パルス生成回路
１６ コマンドレジスタ
１８ アドレスラッチ
２０ メモリコア
２２ 入出力バッファ
２４ メモリセルアレイ
２６ ロウデコーダ
２８ コラムデコーダ
３０ データラッチ
３２ 第１スイッチ
３４ スイッチ制御回路
３６ 電圧検出回路
３８ パルス調整回路
３８ｂ、３８ｃ 第２スイッチ
４０ 電圧検出部
４２、４４ 検出信号出力部
４６ 放電回路
４８ スイッチ制御回路
５０ パルス調整回路
AD アドレス信号
ATD アドレス遷移信号
C1、C2、C3、C4 容量
CMD コマンド信号
CNT 制御信号
DC スイッチ制御信号
I/O 入出力端子
MC メモリセル
PG 制御信号
R1、R2、R3 抵抗
VBB 高電圧、高電圧線
VC1、VC2 電圧検出信号
VCC 電源電圧、電源線
VSS 接地線
WL ワード線
【発明の属する技術分野】
本発明は、昇圧回路を有する半導体集積回路に関する。特に本発明は、昇圧回路によって生成される高電圧の値を電源電圧に応じて調整する技術に関する。
【０００２】
【従来の技術】
半導体の素子構造の微細化に伴い、トランジスタを構成する絶縁膜は薄くなってきており、トランジスタの信頼性は低下する傾向にある。半導体集積回路に供給される電源電圧は、信頼性の低下を防止するために、年々低くなっている。
一方、電源電圧が低くなり、電源電圧とトランジスタの閾値電圧との差が小さくなると、トランジスタはオンしにくくなり、動作速度が低下する。高速動作が要求されるトランジスタに高電圧を供給するため、電源電圧より高い高電圧を供給する昇圧回路が、半導体集積回路内に形成されている。高電圧は、例えば、オン抵抗を低くする必要のあるトランジスタのゲート、あるいは高速動作が必要なトランジスタのゲートに与えられる。
【０００３】
フラッシュメモリおよびDRAM等の半導体メモリは、メモリセルトランジスタのゲートに接続されるワード線の高レベル電圧を高電圧にするための昇圧回路を備えている。ワード線の高レベル電圧を高電圧にすることで、メモリセルトランジスタのオン抵抗が下がり、データがメモリセルから高速かつ確実に読み出される。
【０００４】
ところで、昇圧回路は、電源電圧を利用して高電圧を生成する。このため、高電圧の値は、電源電圧に比例する。半導体集積回路に供給される電源電圧が、許容される最大値のとき、高電圧も最大になる。昇圧回路は、高電圧の値がトランジスタのゲートに与える許容電圧を超えないように設計される。
一方、半導体集積回路に供給される電源電圧が許容される最小値のとき、高電圧も、電源電圧に比例して低くなる。上述したように、高電圧は、高速動作が要求されるトランジスタに供給される。このため、高電圧が低く、高電圧が供給されるトランジスタの動作速度が低下すると、半導体集積回路の性能が低下してしまう。例えば、半導体メモリでは、高電圧が低くなることで、メモリセルトランジスタのオン抵抗が上がり、アクセス時間が長くなる。
【０００５】
近時、高電圧の電源電圧に対する依存性を軽減する昇圧回路が提案されている。この昇圧回路では、カップリング容量の両端の電圧差を、電源電圧が高いときに小さくし、電源電圧が低いときに大きくしている。また、電源電圧が所定値を超えるときに、昇圧動作を停止し、電源電圧を高電圧として出力する（例えば、特許文献１参照）。
【０００６】
【特許文献１】
特開２０００−１９６０２３号公報（１１ページ、図２、３）
【０００７】
【発明が解決しようとする課題】
上述した昇圧回路では、カップリング容量の両端の電圧差を電源電圧に応じて調整しているため、高電圧は、電源電圧の上昇とともに常に上昇してしまう。さらに、所定の電源電圧が所定値を超えるとき、電源電圧が高電圧として出力される。このため、高電圧の電源電圧依存性を十分に小さくできない。
本発明の目的は、昇圧回路により生成される高電圧の電源電圧依存性を小さくすることにある。
【０００８】
【課題を解決するための手段】
請求項１の半導体集積回路では、昇圧回路は、電源電圧に応じて、電源電圧より高い高電圧を生成し、生成した高電圧を高電圧線に出力する。放電回路は、高電圧線に充電された電荷を、電源電圧の値に応じて抜き取る。高電圧線から放電する電荷量を、電源電圧が高いときに多くし、電源電圧が低いときに少なくすることで、高電圧の電源電圧依存性を小さくできる。したがって、高電圧を、電源電圧の値にかかわりなく回路が最適に動作する値に設定できる。この結果、回路を高速に動作できる。回路を高速に動作できるため、回路のタイミング余裕を向上できる。換言すれば、回路設計が容易になり、半導体集積回路の歩留を向上できる。
【０００９】
請求項２の半導体集積回路では、放電回路は、高電圧線を放電線に接続する第１スイッチおよびスイッチ制御回路を有している。スイッチ制御回路は、第１スイッチを電源電圧に応じてオン／オフするためのスイッチ制御信号を生成する。このように、半導体集積回路に簡易な制御回路を形成することで、高電圧の電源電圧依存性を小さくできる。
【００１０】
請求項３および請求項４の半導体集積回路では、パルス信号を生成するパルス生成回路を有している。スイッチ制御回路は、電圧検出回路およびパルス調整回路を有している。電圧検出回路は、電源電圧に対応する論理値を示す電圧検出信号を生成する。パルス調整回路は、パルス信号のパルス幅を電圧検出信号に応じて調整し、調整した信号をスイッチ制御信号として出力する。第１スイッチは、パルス幅に対応する期間オンする。例えば、パルス幅は、電源電圧が高いほど長くされる。高電圧線は、パルス幅の時間だけ放電線に接続される。パルス幅は、簡易な論理回路により細かく調整可能である。このため、高電圧線から放電する電荷量を細かく調整でき、高電圧の電源電圧依存性をより小さくできる。
【００１１】
請求項５の半導体集積回路では、パルス調整回路は、一端が放電線に接続される少なくとも１つの容量と、容量の他端を電圧検出信号に応じてパルス信号の伝達経路に接続する第２スイッチとを有している。すなわち、パルス調整回路は、時定数回路を含んでいる。時定数回路の時定数を電源電圧に応じて変更することで、高電圧の電源電圧依存性を小さくできる。
【００１２】
請求項６の半導体集積回路では、パルス調整回路は、一端がパルス信号の伝達経路に接続される少なくとも１つの抵抗と、抵抗の他端を電圧検出信号に応じて放電線に接続する第２スイッチとを有している。すなわち、パルス調整回路は、時定数回路を含んでいる。時定数回路の時定数を電源電圧に応じて変更することで、高電圧の電源電圧依存性を小さくできる。
【００１３】
請求項７の半導体集積回路では、半導体集積回路は、複数のメモリセルを有している。各メモリセルは、高電圧をゲートで受けるトランジスタを含んでいる。パルス生成回路は、メモリセルを選択するために供給されるアドレス信号の遷移エッジを検出したときにパルス信号を生成する。このため、高電圧線の電荷は、メモリセルがアクセスされる毎に、電源電圧に応じて放電線に放電される。高電圧が供給される回路が動作するときのみ放電回路を動作させることで、放電線に放電される電荷量を減らすことができる。この結果、半導体集積回路の消費電力を削減できる。
【００１４】
請求項８の半導体集積回路では、第１スイッチは、スイッチ制御信号をゲートで受け、ドレインが高電圧線に接続され、ソースが放電線に接続されたｎＭＯＳトランジスタで構成されている。スイッチ制御回路は、スイッチ制御信号の高レベル期間を、電源電圧が高いほど長くする。第１スイッチを、ｎＭＯＳトランジスタで構成することで、放電回路を簡易に形成できる。
【００１５】
請求項９の半導体集積回路では、放電線は、接地線である。接地線は、他の配線に比べ配線幅が広く、インピーダンスが低い。このため、高電圧線の電荷を確実に放電できる。
【００１６】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数ビットで構成されている。図の二重丸は、外部端子を示している。
図１は、本発明の半導体集積回路の第１の実施形態を示している。この実施形態は、請求項１〜請求項６、請求項８〜請求項１０に対応している。半導体集積回路は、シリコン基板上にCMOSプロセスを使用してフラッシュメモリとして形成されている。
【００１７】
フラッシュメモリは、昇圧回路１０、放電回路１２、動作制御回路１４、コマンドレジスタ１６、アドレスラッチ１８、メモリコア２０、および入出力バッファ２２を有している。メモリコア２０は、メモリセルアレイ２４、ロウデコーダ２６、コラムデコーダ２８、およびデータラッチ３０とを有している。
昇圧回路１０は、動作制御回路１４からの制御信号PGに応答して動作し、電源電圧VCCに応じて電源電圧VCCより高い高電圧VBBを生成し、生成した高電圧VBBを高電圧線（VBB）に出力する。高電圧VBBは、ロウデコーダ２６に供給され、プログラム電圧等に使用される。放電回路１２は、動作制御回路１４からの制御信号PGに応答して動作し、昇圧回路１２が生成する高電圧VBBの値を電源電圧VCCの値に応じて調整する。
【００１８】
動作制御回路１４は、外部から供給される制御信号CNT（チップイネーブル信号、ライトイネーブル信号など）、およびコマンドレジスタ１６からのコマンド信号CMDを受け、これ等制御信号に応じて読み出し動作、書き込み動作（プログラム動作）、および消去動作を実行するためのタイミング信号を生成する。また、動作制御回路１４は、正のパルス信号である制御信号PGを生成するパルス生成回路１４ａを有している。パルス生成回路１４ａは、アドレス信号ADの遷移エッジに同期してアドレスラッチ１８から出力されるアドレス遷移信号ATDに応答して、所定のパルス幅を有する制御信号PGを生成する。
【００１９】
コマンドレジスタ１６は、入出力端子I/Oに供給されるコマンド信号CMDを、入出力バッファ２２を介して受け、受けた信号を動作制御回路１４に出力する。アドレスラッチ１８は、アドレス端子に供給されるアドレス信号ADを、動作制御回路１４からの制御信号に同期してラッチし、ラッチした信号をロウデコーダ２６およびコラムデコーダ２８に出力する。アドレス信号ADは、メモリセルアレイ２４のメモリセルMCを選択するために供給される。また、アドレスラッチ１８は、アドレス信号ADの遷移エッジを検出したときに、アドレス遷移信号ATDを出力する。入出力バッファ２２は、入出力端子I/Oを介してコマンド信号およびデータ信号を受ける。データ信号は、データラッチ３０に入出力される。
【００２０】
メモリセルアレイ２４は、マトリックス状に配置された電気的に書き換え可能な複数の不揮発性のメモリセルMC、ロウデコーダ２６に接続されたワード線WL、およびデータラッチ３０に接続されたビット線（図示せず）を有している。１本のワード線WLには、例えば５１２バイトのメモリセルMCが接続されている。メモリセルMCは、フローティングゲートと、ワード線WLに接続されたコントロールゲートを有するトランジスタで構成されている。選択されるメモリセルMCのコントロールゲート（＝ワード線WL）には、高電圧VBBが供給される。
【００２１】
図２は、図１に示した放電回路１２の詳細を示している。
放電回路１２は、高電圧線VBBを接地線VSS（放電線）に接続する第１スイッチ３２と、第１スイッチ３２のオン／オフを制御するスイッチ制御回路３４とを有している。第１スイッチ３２は、ゲートでスイッチ制御回路３４から出力されるスイッチ制御信号DCを受け、ドレインが高電圧線VBBに接続され、ソースが接地線VSSに接続されたnMOSトランジスタで構成されている。第１スイッチ３２を、nMOSトランジスタで構成することで、放電回路１２を簡易に形成できる。
【００２２】
スイッチ制御回路３４は、電源電圧VCCに対応する論理値を示す電圧検出信号VC1、VC2を生成する電圧検出回路３６と、制御信号PGのパルス幅を電圧検出信号VC1、VC2に応じて調整し、調整した信号をスイッチ制御信号DCとして出力するパルス調整回路３８とを有している。
電圧検出回路３６は、電圧検出部４０および２つの検出信号出力部４２、４４を有している。
【００２３】
電圧検出部４０は、電源線VCCと接地線VSSの間に直列に接続された７つのnMOSトランジスタ４０ａ、４０ｂ、４０ｃ、４０ｄ、４０ｅ、４０ｆ、４０ｇを有している。nMOSトランジスタ４０ａ、４０ｂ、４０ｃ、４０ｄ、４０ｅ、４０ｆのゲートは、電源線VCCに接続されている。nMOSトランジスタ４０ｇのゲートは、制御信号PGを受けている。電圧検出部４０は、制御信号PGが高レベルのときに動作し、電源電圧VCCを抵抗分割することで降圧した電圧を、nMOSトランジスタ４０ｂ、４０ｃの接続ノードND1およびnMOSトランジスタ４０ｃ、４０ｄの接続ノードND2に出力する。
【００２４】
検出信号出力部４２は、電源線VCCと接地線VSSの間に直列に接続された２つのnMOSトランジスタ４２ａ、４２ｂと、２つのインバータで構成され、入力がnMOSトランジスタ４２ａ、４２ｂの接続ノードに接続されたバッファ回路４２ｃとを有している。nMOSトランジスタ４２ａのゲートは、電源線VCCに接続されている。nMOSトランジスタ４２ｂのゲートは、接続ノードND1に接続されている。バッファ回路４２ｃは、電源電圧VCCが第１電圧（例えば、３.０Ｖ）より低いときに、高レベルの電圧検出信号VC1を出力する。バッファ回路４２ｃは、電源電圧VCCが第１電圧を超えたときに、低レベルの電圧検出信号VC1を出力する。
【００２５】
検出信号出力部４４は、検出信号出力部４２と同じ回路である。nMOSトランジスタ４４ｂのゲートは、接続ノードND2に接続されている。バッファ回路４４ｃは、電源電圧VCCが第２電圧（例えば、３.３Ｖ）より低いときに、高レベルの電圧検出信号VC2を出力する。バッファ回路４４ｃは、電源電圧VCCが第２電圧を超えたときに、低レベルの電圧検出信号VC2を出力する。なお、第２電圧は、常に第１電圧より高い。
【００２６】
電圧検出回路３６は、電源電圧VCCが第１電圧より低いとき、電圧検出信号VC1、VC2をともに高レベルに変化させ、電源電圧VCCが第１電圧より高く第２電圧より低いとき、電圧検出信号VC1のみを低レベルに変化させ、電源電圧VCCが第２電圧より高いとき、電圧検出信号VC1、VC2をともに低レベルに変化させる。
パルス調整回路３８は、制御信号PGを受けるCMOSインバータ３８ａ、３つの容量C1、C2、C3、容量C2、C3をCMOSインバータ３８ａの出力ノードND3（制御信号PGの伝達経路）にそれぞれ接続するための第２スイッチ３８ｂ、３８ｃ、およびAND回路３８ｄを有している。
【００２７】
CMOSインバータ３８ａは、電源線VCCと接地線VSSの間に、pMOSトランジスタ３８ｅ、抵抗R1、およびnMOSトランジスタ３８ｆを直列に接続して構成されている。
容量C1は、一端を接地線VSSに接続し、他端をCMOSインバータ３８ａの出力に接続している。容量C2、C3は、一端を、接地線VSSに接続し、他端を第２スイッチ３８ｂ、３８ｃにそれぞれ接続している。
【００２８】
第２スイッチ３８ｂ、３８ｃは、ゲートで電圧検出信号VC1、VC2をそれぞれ受け、ソースがCMOSインバータ３８ａの出力に接続され、ドレインが容量C2、C3の他端に接続されたpMOSトランジスタで構成されている。すなわち、第２スイッチ３８ｂ、３８ｃは、容量C2、C3を、電圧検出信号VC1、VC2に応じてノードND3にそれぞれ接続する。
【００２９】
AND回路３８ｄは、CMOSインバータ３８ａの出力ノードND3および制御信号PGのAND論理をスイッチ制御信号DCとして出力する。
第１スイッチ３２は、高レベルのスイッチ制御信号DCを受けたときに、高電圧線VBBを接地線VSSに接続する。すなわち、高電圧線VBBに充電された電荷は、スイッチ制御信号DCが高レベルのときに抜き取られる。
【００３０】
図３は、第１の実施形態における放電回路１２の動作を示している。
フラッシュメモリが搭載するシステムは、フラッシュメモリを動作させるときに、フラッシュメモリにアドレス信号ADを供給する（図３（ａ））。図１に示したアドレスラッチ１８は、アドレス信号ADの遷移エッジを検出し、アドレス遷移信号ATDを出力する（図３（ｂ））。動作制御回路１４は、アドレス遷移信号ATDに同期して制御信号PGを高レベルに変化する（図３（ｃ））。
【００３１】
制御信号PGが低レベルの期間、ノードND3は、pMOSトランジスタ３８ｅを介して充電され、高レベルを保持する（図３（ｄ、ｅ、ｆ））。制御信号PGが高レベルに変化した後、ノードND3の電圧は、ノードND3の持つ時定数に従い徐々に低下する（図３（ｇ、ｈ、ｉ））。そして、制御信号PGとノードND3のAND論理がスイッチ制御信号DCとして出力される（図３（ｊ、ｋ、ｌ））。
【００３２】
スイッチ制御信号DCのパルス幅（＝高レベル期間）は、電源電圧VCCの値に応じて次の（１）〜（３）に設定される。そして、スイッチ制御信号DCが高レベルの期間に第１スイッチ３２がオンし、高電圧線VBBに充電された電荷を接地線VSSに引き抜く。接地線VSSは、他の配線に比べ配線幅が広く、インピーダンスが低い。このため、高電圧線VBBの電荷を確実に放電できる。
【００３３】
（１）電源電圧VCCが第１電圧より低い場合、図２に示したスイッチ制御回路３４の電圧検出回路３６は、制御信号PGの高レベル期間に、高レベルの電圧検出信号VC1、VC2を出力する（図３（ｍ））。スイッチ制御回路３４のパルス調整回路３８は、高レベルの電圧検出信号VC1、VC2を受けて容量C2、C3をノードND3から切り離す。このため、ノードND3の持つ時定数は小さくなり、ノードND3は、低レベルに早く変化する。この結果、スイッチ制御信号DCのパルス幅は最も短いW1に設定される。
【００３４】
（２）電源電圧VCCが第１電圧より高く第２電圧より低い場合、スイッチ制御回路３４の電圧検出回路３６は、制御信号PGの高レベル期間に、低レベルの電圧検出信号VC1および高レベルの電圧検出信号VC2を出力する（図３（ｎ））。スイッチ制御回路３４のパルス調整回路３８は、電圧検出信号VC1、VC2を受けて容量C3のみをノードND3から切り離す。このため、ノードND3の持つ時定数は、標準になり、ノードND3は、上述よりゆっくりと低レベルに変化する。この結果、スイッチ制御信号DCのパルス幅は標準のW2に設定される。
【００３５】
（３）電源電圧VCCが第２電圧より高い場合、スイッチ制御回路３４の電圧検出回路３６は、制御信号PGの高レベル期間に、低レベルの電圧検出信号VC1、VC2を出力する（図３（ｏ））。スイッチ制御回路３４のパルス調整回路３８は、電圧検出信号VC1、VC2を受けて容量C2、C3をノードND3に接続する。このため、ノードND3の持つ時定数は、大きくなり、ノードND3は、ゆっくりと低レベルに変化する。この結果、スイッチ制御信号DCのパルス幅は最大のW3に設定される。
【００３６】
このように、放電回路１２は、電源電圧VCCが高いときにノードND3の時定数を増やしてスイッチ制御信号DCのパルス幅を大きくし、高電圧線VBBからの電荷の放電量を増やす。また、放電回路１２は、電源電圧VCCが低いときにノードND3の時定数を減らしてスイッチ制御信号DCのパルス幅を小さくし、高電圧線VBBからの電荷の放電量を減らす。この結果、簡易な放電回路１２で高電圧VBBの電源電圧VCCの依存性を小さくできる。
【００３７】
なお、高電圧VBBは、ワード線WLの高レベル電圧として使用される。ロウデコーダ２６は、アドレスラッチ１８にラッチされたアドレス信号AD（ロウアドレス信号）をデコードし、アドレス信号ADに応じたワード線WLを選択する。同様に、コラムデコーダ２８は、アドレスラッチ１８にラッチされたアドレス信号AD（コラムアドレス信号）をデコードし、アドレス信号ADに応じたコラム選択線（図示せず）を選択する。そして、ワード線WLにより選択されたメモリセルMCからデータが読み出される。
【００３８】
図４は、第１の実施形態における高電圧VBBの電源電圧依存性を示している。図中の一点鎖線および太線は、放電回路１２が存在しない場合に昇圧回路１０が生成する高電圧VBBおよびワード線WLに実際に供給される高電圧VBBをそれぞれ示している。電源電圧VCCが３.０Ｖより低いとき、スイッチ制御信号DCのパルス幅は、最小値W1になり、高電圧VBBは、昇圧回路１０が生成可能な高電圧VBBよりV1だけ低くなる。電源電圧VCCが３.０〜３.３Ｖのとき、スイッチ制御信号DCのパルス幅は、標準値W2になり、高電圧VBBは、昇圧回路１０が生成可能な高電圧VBBよりV2だけ低くなる。電源電圧VCCが３.３Ｖを超えるとき、スイッチ制御信号DCのパルス幅は、最大値W3になり、高電圧VBBは、昇圧回路１０が生成可能な高電圧VBBよりV3だけ低くなる。
【００３９】
フラッシュメモリを動作させるための電源電圧VCCの仕様（許容範囲）は、例えば、２.７〜３.６Ｖに設定されている。この実施形態では、電源電圧VCCの許容範囲において、高電圧VBBの変動は、４.５〜５.０Ｖに抑えられる。この結果、電源電圧VCCが高いときにワード線WLの電圧が高くなり過ぎることでメモリセルMCの信頼性が低下することが防止される。また、電源電圧VDDが低いときに、ワード線WLの電圧が低くなり、メモリセルMCのアクセス時間が長くなることが防止される。メモリセルMCを高速にアクセスできるため、フラッシュメモリのアクセス時間は短縮される。
【００４０】
また、メモリセルMCを高速にアクセスできるため、アクセス時間を従来と同等にした場合、フラッシュメモリ内の制御回路の動作余裕を向上できる。この結果、回路設計が容易になり、フラッシュメモリの歩留も向上する。
図中の２点差線は、放電回路１２を持たない従来のフラッシュメモリの高電圧VBBを示している。従来は、メモリセルMCの信頼性を確保するため、電源電圧VCCが最大値３.６Ｖのときに、高電圧VBBが最大値５.０Ｖになるように昇圧回路を設計している。昇圧回路が生成する高電圧VBBは、電源電圧VCCに比例するため、電源電圧VCCが最小値２.７Ｖのときに、高電圧VBBは、最小値３.５Ｖまで低下してしまう。この結果、ワード線WLに与えられる高電圧VBBが低くなり、フラッシュメモリのアクセス時間は長くなる。
【００４１】
以上、本実施形態では、高電圧線VBBから放電する電荷量を、電源電圧VCCが高いときに多くし、電源電圧VCCが低いときに少なくすることで、高電圧VBBの電源電圧依存性を小さくできる。したがって、図４に示したように、高電圧VBBを、電源電圧VCCの値にかかわりなく、メモリセルアレイ２４が最適に動作する値（４.５〜５.０Ｖ）に設定できる。この結果、メモリセルMCを高速にアクセスでき、電源電圧VCCが低い場合にもフラッシュメモリのアクセス時間を短縮できる。メモリセルMCを高速にアクセスできるため、制御回路のタイミング余裕を向上できる。換言すれば、回路設計が容易になり、フラッシュメモリの歩留を向上できる。
【００４２】
高電圧線VBBの電荷は、電源電圧VCCに応じて調整されるパルス幅に対応する期間、高電圧線VBBが接地線VSSに接続されることで放電される。パルス幅は、時定数回路の時定数を電源電圧VCCに応じて変更することで調整される。このため、高電圧線VBBから放電される電荷量を細かく調整でき、高電圧VBBの電源電圧依存性をより小さくできる。
【００４３】
高電圧線VBBの電荷は、アドレス信号ADの入力に応答して生成されるアドレス遷移信号ATDおよび制御信号PGに同期して接地線VSSに放電される。換言すれば、メモリセルMCのアクセスする毎に、高電圧線VBBの電荷は、電源電圧VCCに応じて接地線VSSに放電される。高電圧VBBが供給される回路が動作するときのみ放電回路１２を動作させることで、接地線VSSに放電される電荷量を減らすことができる。この結果、フラッシュメモリの消費電力を削減できる。
【００４４】
図５は、本発明の半導体集積回路の第２の実施形態を示している。この実施形態は、請求項１〜請求項５、請求項７〜請求項１０に対応している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態では、第１の実施形態の放電回路１２の代わりに放電回路４６が形成されている。その他の構成は、第１の実施形態と同じである。
【００４５】
図６は、図５に示した放電回路４６の詳細を示している。
放電回路４６は、第１の実施形態と同じ第１スイッチ３２と、第１スイッチ３２のオン／オフを制御するスイッチ制御回路４８とを有している。
スイッチ制御回路４８は、第１の実施形態と同じ電圧検出回路３６と、制御信号PGのパルス幅を電圧検出信号VC1、VC2に応じて調整し、調整した信号をスイッチ制御信号DCとして出力するパルス調整回路５０とを有している。
【００４６】
パルス調整回路５０は、第１の実施形態と同じCMOSインバータ３８ａ、一端がCMOSインバータ３８ａの出力ノードND3（制御信号PGの伝達経路）に接続された抵抗R2、R3、抵抗R2、R3を接地線VSSにそれぞれ接続するための第２スイッチ３８ｇ、３８ｈ、容量C4、容量C4をノードND3に接続するためのpMOSトランジスタ３８ｉ、pMOSトランジスタ３８ｉのオン／オフを制御するNORゲート３８ｊ、およびAND回路３８ｄを有している。NORゲート３８ｊの入力は、アドレス遷移信号ATDおよび制御信号PGを受けている。
【００４７】
第２スイッチ３８ｇ、３８ｈは、ゲートで電圧検出信号VC1、VC2をそれぞれ受け、ソースが接地線VSSに接続され、ドレインが抵抗R2、R3の他端に接続されたnMOSトランジスタで構成されている。すなわち、第２スイッチ３８ｇ、３８ｈは、抵抗R2、R3を、電圧検出信号VC1、VC2に応じて接地線VSSにそれぞれ接続する。
【００４８】
AND回路３８ｄは、第１の実施形態と同様に、CMOSインバータ３８ａの出力ノードND3および制御信号PGのAND論理をスイッチ制御信号DCとして出力する。NORゲート３８ｊは、アドレス遷移信号ATDまたは制御信号PGが高レベルのときに、容量C4をノードND3に接続するためにpMOSトランジスタ３８ｉをオンする。
【００４９】
図７は、第２の実施形態における放電回路４６の動作を示している。
フラッシュメモリにアドレス信号ADを供給されると、アドレス遷移信号ATDおよび制御信号PGが順次高レベルに変化する（図７（ａ、ｂ））。NORゲート３８ｊの出力は、アドレス遷移信号ATDまたは制御信号PGが高レベルの期間、低レベルに変化し、容量C4をノードND3に接続する（図７（ｃ））。このため、容量C4は、アドレス遷移信号ATDが高レベルの期間に充電される。ノードND3は、制御信号PGが低レベルの間、pMOSトランジスタ３８ｅを介して電源線VCCに接続され、高レベルを保持する（図７（ｄ、ｅ、ｆ））。
【００５０】
制御信号PGが高レベルに変化した後、ノードND3の電圧は、第１の実施形態と同様に、ノードND3の持つ時定数に従い徐々に低下する（図７（ｇ、ｈ、ｉ））。そして、制御信号PGとノードND3のAND論理がスイッチ制御信号DCとして出力される（図７（ｊ、ｋ、ｌ））。スイッチ制御信号DCのパルス幅（＝高レベル期間）は、電源電圧VCCの値に応じて次の（４）〜（６）に設定される。そして、スイッチ制御信号DCが高レベルの期間に第１スイッチ３２がオンし、高電圧線VBBに充電された電荷を接地線VSSに引き抜く。
【００５１】
（４）電源電圧VCCが第１電圧（例えば、３.０Ｖ）より低い場合、制御信号PGの高レベル期間に、高レベルの電圧検出信号VC1、VC2が出力される（図７（ｍ））。パルス調整回路５０は、高レベルの電圧検出信号VC1、VC2を受けて、ノードND3を抵抗R2、R3を介して接地線VSSに接続する。このため、ノードND3に充電された電荷は、抵抗R2、R3を介して接地線VSSに素早く放電される。すなわち、ノードND3の持つ時定数が小さいため、スイッチ制御信号DCのパルス幅は最も短いW4に設定される。
【００５２】
（５）電源電圧VCCが第１電圧より高く第２電圧（例えば、３.３Ｖ）より低い場合、制御信号PGの高レベル期間に、低レベルの電圧検出信号VC1および高レベルの電圧検出信号VC2が出力される（図７（ｎ））。パルス調整回路５０は、電圧検出信号VC1、VC2を受けて抵抗R3を接地線VSSに接続する。このため、ノードND3の持つ時定数は、標準になり、ノードND3は、上述に比べてゆっくりと低レベルに変化する。この結果、スイッチ制御信号DCのパルス幅は標準のW5に設定される。
【００５３】
（６）電源電圧VCCが第２電圧より高い場合、制御信号PGの高レベル期間に、低レベルの電圧検出信号VC1、VC2を出力する（図７（ｏ））。パルス調整回路５０は、電圧検出信号VC1、VC2を受けて抵抗R2、R3を接地線VSSから切り離す。このため、ノードND3に充電された電荷は、抵抗R1のみを介して放電される。すなわち、ノードND3の持つ時定数は、大きくなり、ノードND3は、ゆっくりと低レベルに変化する。この結果、スイッチ制御信号DCのパルス幅は最大のW6に設定される。
【００５４】
この結果、スイッチ制御信号DCのパルス幅は、第１の実施形態と同様に、電源電圧VCCが高いときに大きくなり、電源電圧VCCが低いときに小さくなる。高電圧線VBBに充電された電荷を、電源電圧VCCに応じて接地線VSSに放電することで、高電圧VBBの電源電圧VCCの依存性を小さくできる。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
【００５５】
なお、上述した実施形態では、本発明をフラッシュメモリに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、本発明をワード線に与える高電圧を生成する昇圧回路を有するDRAMに適用してもよい。あるいは、本発明をトランジスタのゲートに与える高電圧を生成する昇圧回路を有する半導体集積回路に適用してもよい。
【００５６】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００５７】
【発明の効果】
請求項１および請求項２の半導体集積回路では、高電圧の電源電圧依存性を小さくできる。したがって、高電圧を、電源電圧の値にかかわりなく、回路が最適に動作する値に設定できる。この結果、回路の高速に動作できる。回路を高速に動作できるため、回路のタイミング余裕を向上できる。換言すれば、回路設計が容易になり、半導体集積回路の歩留を向上できる。
請求項３の半導体集積回路では、半導体集積回路に簡易な論理回路を形成するだけで、高電圧の電源電圧依存性を小さくできる。
【００５８】
請求項４および請求項５の半導体集積回路では、高電圧線を、パルス幅の時間だけ放電線に接続することで、高電圧線から放電する電荷量を細かく調整でき、高電圧の電源電圧依存性をより小さくできる。
請求項６および請求項７の半導体集積回路では、パルス調整回路の時定数を電源電圧に応じて変更することで、高電圧の電源電圧依存性を小さくできる。
【００５９】
請求項８の半導体集積回路では、高電圧が供給される回路が動作するときのみ放電回路を動作させることで、放電線に放電される電荷量を減らすことができる。この結果、半導体集積回路の消費電力を削減できる。
請求項９の半導体集積回路では、第１スイッチを、nMOSトランジスタで構成することで、放電回路を簡易に形成できる。
請求項１０の半導体集積回路では、高電圧線の電荷を確実に放電できる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の第１の実施形態を示すブロック図である。
【図２】図１の放電回路の詳細を示す回路図である。
【図３】第１の実施形態における放電回路の動作を示すタイミング図である。
【図４】第１の実施形態における高電圧の電源電圧依存性を示す波形図である。
【図５】本発明の半導体集積回路の第２の実施形態を示すブロック図である。
【図６】図５の放電回路の詳細を示す回路図である。
【図７】第２の実施形態における放電回路の動作を示すタイミング図である。
【符号の説明】
１０ 昇圧回路
１２ 放電回路
１４ 動作制御回路
１４ａ パルス生成回路
１６ コマンドレジスタ
１８ アドレスラッチ
２０ メモリコア
２２ 入出力バッファ
２４ メモリセルアレイ
２６ ロウデコーダ
２８ コラムデコーダ
３０ データラッチ
３２ 第１スイッチ
３４ スイッチ制御回路
３６ 電圧検出回路
３８ パルス調整回路
３８ｂ、３８ｃ 第２スイッチ
４０ 電圧検出部
４２、４４ 検出信号出力部
４６ 放電回路
４８ スイッチ制御回路
５０ パルス調整回路
AD アドレス信号
ATD アドレス遷移信号
C1、C2、C3、C4 容量
CMD コマンド信号
CNT 制御信号
DC スイッチ制御信号
I/O 入出力端子
MC メモリセル
PG 制御信号
R1、R2、R3 抵抗
VBB 高電圧、高電圧線
VC1、VC2 電圧検出信号
VCC 電源電圧、電源線
VSS 接地線
WL ワード線
Claims (9)
- 電源電圧に応じて、この電源電圧より高い高電圧を生成し、生成した高電圧を高電圧線に出力する昇圧回路と、
前記高電圧線に充電された電荷を、前記電源電圧の値に応じて抜き取る放電回路とを備え、
前記放電回路が前記高電圧線から抜き取る電荷量は、前記電源電圧が高いほど多いことを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記放電回路は、
前記高電圧線を放電線に接続する第１スイッチと、
前記第１スイッチを前記電源電圧に応じてオン／オフするためのスイッチ制御信号を生成するスイッチ制御回路とを備えていることを特徴とする半導体集積回路。 - 請求項２記載の半導体集積回路において、
パルス信号を生成するパルス生成回路を備え、
前記スイッチ制御回路は、
前記電源電圧に対応する論理値を示す電圧検出信号を生成する電圧検出回路と、
前記パルス信号のパルス幅を前記電圧検出信号に応じて調整し、調整した信号を前記スイッチ制御信号として出力するパルス調整回路とを備えていることを特徴とする半導体集積回路。 - 請求項３記載の半導体集積回路において、
前記パルス調整回路は、前記パルス信号の前記パルス幅を、前記電源電圧が高いほど長くし、
前記第１スイッチは、前記パルス幅に対応する期間オンすることを特徴とする半導体集積回路。 - 請求項３記載の半導体集積回路において、
前記パルス調整回路は、
一端が前記放電線に接続される少なくとも１つの容量と、
前記容量の他端を前記電圧検出信号に応じて前記パルス信号の伝達経路に接続する第２スイッチとを備えていることを特徴とする半導体集積回路。 - 請求項３記載の半導体集積回路において、
前記パルス調整回路は、
一端が前記パルス信号の伝達経路に接続される少なくとも１つの抵抗と、
前記抵抗の他端を前記電圧検出信号に応じて前記放電線に接続する第２スイッチとを備えていることを特徴とする半導体集積回路。 - 請求項３記載の半導体集積回路において、
前記高電圧をゲートで受けるトランジスタを含む複数のメモリセルを備え、
前記パルス生成回路は、前記メモリセルを選択するために供給されるアドレス信号の遷移エッジを検出したときに前記パルス信号を生成することを特徴とする半導体集積回路。 - 請求項２記載の半導体集積回路において、
前記第１スイッチは、前記スイッチ制御信号をゲートで受け、ドレインが前記高電圧線に接続され、ソースが前記放電線に接続されたｎＭＯＳトランジスタで構成され、
前記スイッチ制御回路は、前記スイッチ制御信号の高レベル期間を、前記電源電圧が高いほど長くすることを特徴とする半導体集積回路。 - 請求項２記載の半導体集積回路において、
前記放電線は、接地線であることを特徴とする半導体集積回路。
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