JP3636968B2 - 半導体装置及びそのテスト方法 - Google Patents
半導体装置及びそのテスト方法 Download PDFInfo
- Publication number
- JP3636968B2 JP3636968B2 JP2000167195A JP2000167195A JP3636968B2 JP 3636968 B2 JP3636968 B2 JP 3636968B2 JP 2000167195 A JP2000167195 A JP 2000167195A JP 2000167195 A JP2000167195 A JP 2000167195A JP 3636968 B2 JP3636968 B2 JP 3636968B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- switch
- reference potential
- operation mode
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
Landscapes
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、複数の動作モードへの適用に好適な半導体装置及びそのテスト方法に関し、特に、パッド数の低減による小型化を図った半導体装置及びそのテスト方法に関する。
【０００２】
【従来の技術】
一般に、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の製造工程では、拡散とよばれるウェハへの所定の拡散層、絶縁膜及び配線層等の形成が終了した後、ウェハテストが行われる。このウェハテストでは、メモリセルアレイ中の不良セル、即ちリダンダンシセルで置換すべきセルを特定するリダンダンシテスト及び内部基準電位が所定の値となっているか否かのテスト等が行われる。次いで、ウェハテストの結果に基づいて、メモリセルの置換及び内部基準電位の調整のため、内部に作り込んであるヒューズの切断が行われる。その後、ヒューズの切断により、所定の動作が正常に行われるかのテストとして再度ウェハテストが行われ、組立工程及び選別工程を経て良品のＤＲＡＭが出荷される。
【０００３】
一般に、ＤＲＡＭにおける入力インターフェイスの仕様では、ＬＶＴＴＬ（Low Voltage Transistor Transistor Logic）モード及びＳＳＴＬ（Stub Series Terminated Logic）モードが主流となっている。
【０００４】
ＬＶＴＴＬモードでは、２．０Ｖ以上がハイレベル、０．８Ｖ以下がロウレベルと規定されており、パーソナルコンピュータ等で主に採用されている。また、ＬＶＴＴＬモードでの周波数は、例えば１００ＭＨｚであり、基準クロック信号のパルス幅は１０ｎ秒である。
【０００５】
一方、ＳＳＴＬモードでは、動作精度が要求されるため、入力信号がハイレベルであるかロウレベルであるかを判定する基準電圧が外部から指定される。例えば基準電圧より０．３Ｖ以上高い電圧をハイレベル、基準電圧より０．３Ｖ低い電圧以下の電圧をロウレベルと規定されており、サーバ及びワークステーション等で主に採用されている。また、ＳＳＴＬモードでの周波数は、例えば１３３ＭＨｚであり、基準クロック信号のパルス幅は７．５ｎ秒である。
【０００６】
そして、ＤＲＡＭの製造工程では、製造を容易なものとするため、例えばボンディングオプションにより入力インターフェイスを切替えてＬＶＴＴＬモードで使用されるものとＳＳＴＬモードで使用されるものとを区別している。即ち、ＤＲＡＭ内に設けられた専用のパッドに所定の電圧を供給するワイヤを接続するか否かでこれらのモードの切り替えを行っている。
【０００７】
図１２及び図１３は従来の半導体装置の構造を示すブロック図である。また、図１４はアドレスバッファ１０８、コマンド・クロックバッファ１０９及びデータ入出力バッファのデータ入力部の各入力初段部分に設けられる入力バッファの構成を示す回路図である。
【０００８】
従来の半導体装置には、図１２に示すように、基準電位を発生する基準電位発生回路１０１及びウェハテストに使用する電圧が供給されるパッドＰＡＤ１１が設けられている。基準電位発生回路１０１には、ＮチャネルトランジスタＮ１０１及びＰチャネルトランジスタＰ１０１からなるトランスファゲートＧ１０１が接続され、パッドＰＡＤ１１には、ＮチャネルトランジスタＮ１０２及びＰチャネルトランジスタＰ１０２からなるトランスファゲートＧ１０２が接続されている。また、パッドＰＡＤ１１に入力された信号を反転しトランジスタＰ１０２及びＮ１０１の各ゲートに印加するインバータＩＶ１０１が設けられている。また、トランジスタＮ１０２及びＰ１０１の各ゲートにはパッドＰＡＤ１１に入力された信号がそのまま印加される。従って、トランスファゲートＧ１０１とトランスファゲートＧ１０２とは互いに異なるタイミングで導通状態となる。なお、ウェハテストに使用する電圧値は、設計から決定された値であり、例えば２．１Ｖであるが、これに限定されるものではない。
【０００９】
また、トランスファゲートＧ１０１及びＧ１０２間の接続点と接地との間に抵抗素子Ｒ１０１及びＲ１０２がこの順で接続されている。抵抗素子Ｒ１０１及びＲ１０２間の接続点にＮチャネルトランジスタＮ１０３からなるスイッチが接続され、その他端にＳＳＴＬモードの通常動作時に使用する電圧が印加されるパッドＰＡＤ１２が接続されている。トランジスタＮ１０３のゲートには、ボンディングオプション等により電位レベルが固定された制御信号Ｃ１が印加される。なお、ＳＳＴＬモードの通常動作時に使用する電圧値は、規格に基づいた値であり例えば１．５Ｖであるが、これに限定されるものではない。
【００１０】
トランスファゲートＧ１０１及びＧ１０２間の接続点から基準電位ＶＲＥＦ０が出力され、トランジスタＮ１０３のパッドＰＡＤ１２側から基準電位ＶＲＥＦが出力される。なお、基準電位ＶＲＥＦ０が前述のＳＳＴＬモードにおいて外部から指定される基準電位である。
【００１１】
更に、従来の半導体装置には、図１３に示すように、基準電位ＶＲＥＦ０（例えば、２．１Ｖ）を判定基準として外部から供給される電源電位を降圧して所定の電圧ＶＩＮＴＳを出力する降圧回路１０２及び基準電位ＶＲＥＦ０を判定基準として外部から供給される電源電位を昇圧して所定の電圧ＶＢＯＯＴを出力する昇圧回路１０３が設けられている。降圧回路１０２及び昇圧回路１０３は、例えば２．１Ｖの基準電位ＶＲＥＦ０に対してしきい値分だけ低い電圧又は高い電圧を発生する回路である。また、電圧ＶＩＮＴＳにより動作するメモリセル１０４、リダンダンシセル１０５及びセンスアンプ１０６並びに電圧ＶＢＯＯＴにより動作するロウデコーダ１０７が設けられている。
【００１２】
また、アドレス信号ＡＤＤを入力しロウデコーダ１０７を駆動するアドレスバッファ１０８並びにロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、チップセレクト信号ＣＳ及びクロック信号ＣＬＫを入力し、メモリセル１０４でのデータの読み書きを制御するコマンド・クロックバッファ１０９が設けられている。更に、予め行われたリダンダンシテストによりヒューズ１１０ａの切断が行われアドレスバッファ１０８の出力に応じてロウデコーダ１０７及びリダンダンシセル１０５を駆動するリダンダンシ判定回路１１０が設けられている。そして、センスアンプ１０６と入出力端子ＤＱとの間にデータ入出力バッファ１１１が設けられている。
【００１３】
アドレスバッファ１０８、コマンド・クロックバッファ１０９及びデータ入出力バッファ１１１のデータ入力部には、図１４に示すような入力バッファがその入力初段部分に設けられている。この入力バッファには、基準電位ＶＲＥＦがゲートに入力されるＮチャネルトランジスタＮ１１及び外部からの入力信号ＩＮがゲートに入力されるＮチャネルトランジスタＮ１２が設けられている。トランジスタＮ１１及びＮ１２のソースはいずれも接地に接続されている。また、電源電圧ＶＤＤがソースに供給され互いのゲートが共通接続されたＰチャネルトランジスタＰ１１及びＰ１２が設けられている。トランジスタＰ１１のドレイン及びゲートはトランジスタＮ１１のドレインに接続されている。一方、トランジスタＰ１２のゲートはトランジスタＮ１１のドレインに接続され、ドレインはトランジスタＮ１２のドレインに接続されている。そして、トランジスタＰ１２及びＮ１２の各ドレインの共通接続点から出力信号ＯＵＴが出力される。
【００１４】
このように構成された従来の半導体装置においては、ウェハテストを行う際には、パッドＰＡＤ１１に２．１Ｖのテスト用電圧を供給すると共に、制御信号Ｃ１のレベルをハイとしてトランジスタＮ１０３を導通させる。この結果、トランスファゲートＧ１０２が導通状態となるので、基準電位ＶＲＥＦ０は２．１Ｖ、基準電位ＶＲＥＦは２．１Ｖを抵抗素子Ｒ１０１及びＲ１０２で抵抗分割した電位となる。このようにテスト用の電圧を外部から供給するのは、ウェハテストを行う際には基準電位発生回路１０１が発生する基準電位が製造ばらつきに起因してずれていることがあり、そのテスト自体もウェハテストで行われるからである。
【００１５】
また、ウェハテスト後には、ＬＶＴＴＬモード用であれば、制御信号Ｃ１のレベルをハイとしてトランジスタＮ１０３を導通させると共に、パッドＰＡＤ１１及びＰＡＤ１２をオープン状態とする。この結果、通常動作時に、基準電位ＶＲＥＦ０は基準電位発生回路１０１が発生した基準電位となり、基準電位ＶＲＥＦはその基準電位を抵抗分割した電位となる。一方、ＳＳＴＬモード用であれば、制御信号Ｃ１のレベルをロウとしてトランジスタＮ１０３を非導通とすると共に、パッドＰＡＤ１１をオープン状態とし、パッドＰＡＤ１２には１．５Ｖの動作用電圧を供給する。この結果、通常動作時に、基準電位ＶＲＥＦ０は基準電位発生回路１０１が発生した基準電位となり、基準電位ＶＲＥＦはパッドＰＡＤ１２に供給された１．５Ｖとなる。
【００１６】
なお、図１４に示す入力バッファにおいては、入力信号ＩＮのレベルが基準電位ＶＲＥＦよりも高い場合には、トランジスタＮ１２が導通して出力信号ＯＵＴのレベルはロウとなる。一方、入力信号ＩＮのレベルが基準電位ＶＲＥＦよりも低い場合には、トランジスタＰ１２が導通して出力信号ＯＵＴのレベルはハイとなる。入力信号ＩＮは、アドレスバッファ１０８ではアドレス信号、コマンド・クロックバッファ１０９ではコマンド（制御）入力信号、データ入出力バッファ１１１のデータ入力部ではデータ入力信号である。従って、基準電位ＶＲＥＦは、これらの信号がハイレベルであるかロウレベルであるかを判別するための基準信号となる。
【００１７】
この出力信号ＯＵＴの反応は、基準電位ＶＲＥＦと入力信号ＩＮとのレベル差が大きいほどよいものとなる。ＬＶＴＴＬモードで動作する場合には、前述のように、入力信号ＩＮのハイ／ロウ間の差が比較的大きいので、基準電位ＶＲＥＦが入力信号ＩＮとは関係なく多少変動したとしても、入力信号ＩＮのハイ／ロウで反応速度の相違はほとんど生じない。一方、ＳＳＴＬモードで動作する場合には、前述のように、基準電位ＶＲＥＦのハイ／ロウ間の差が小さいので、即ち基準電位ＶＲＥＦの振幅が小さいので、基準電位ＶＲＥＦが入力信号とは関係なく変動したときの反応速度の変化の影響が大きくなる。このため、ＳＳＴＬモードで動作する場合には、基準電位ＶＲＥＦは入力信号ＩＮのハイ／ロウ間の中間値に設定している。このように基準電位ＶＲＥＦを設定すれば、基準電位ＶＲＥＦは入力信号ＩＮに付随するので、反応速度の変化の影響はほとんどなくなる。
【００１８】
【発明が解決しようとする課題】
しかしながら、半導体装置の小型化が進められている近年において、サイズの縮小が困難なパッドに対しては、その数の低減の要請があるが、上述の従来の構造では、少なくともテスト専用のパッド及びＳＳＴＬモード専用のパッドが必要であり、更にトランジスタＮ１０３のゲートの電位レベルを固定するパッドも必要とされる場合がある。このため、小型化が困難であるという問題点がある。
【００１９】
また、ウェハテスト時に供給される基準電位ＶＲＥＦ０にずれがある場合等には、回路内部の各節点におけるレベルが設計値からずれて正確な動作が行われなくなる。例えば、読み出し速度、書き込み速度及びホールド時間等のセル特性並びに回路特性が正確には測定されなくなる。更に、ＣＭＯＳトランジスタから構成されるトランスファゲートＧ１０１及びＧ１０２にはバイポーラトランジスタが寄生しているので、この寄生バイポーラトランジスタに発生する過大電流によってラッチアップが発生し、装置自体が破壊される虞もある。
【００２０】
更に、従来の半導体装置でＳＳＴＬモードにおけるウェハテストと通常動作との動作切替を動作切替用端子に供給される電圧値、即ち入力レベルの差で行おうとしても、入力レベル間の差が小さいときにはモード切替を行うことができないという問題点がある。
【００２１】
本発明はかかる問題点に鑑みてなされたものであって、パッドの少数化により小型化を可能とすることができる半導体装置及びそのテスト方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明に係る半導体装置は、ロウレベル及びハイレベルの電位が印加されて駆動し第１及び第２の基準電位を使用して第１の動作モードで動作し第３及び第４の基準電位を使用して第２の動作モードで動作し第５及び第６の基準電位を使用してウェハテストが行われる半導体装置において、前記第１及び第３の基準電位を発生する基準電位発生回路と、ウェハテスト時に外部から前記第５の基準電位が印加され、前記第１の動作モードのときに外部から前記第２の基準電位が印加され、前記第２の動作モードのときに浮遊状態となるパッドと、第１の端子と、第２の端子と、その一端がロウレベルの電位に接続され前記第１の動作モードでは切断され前記第２の動作モードでは切断されないヒューズと、その一端が前記ヒューズの他端に接続された抵抗素子と、前記第１の動作モードのときに前記抵抗素子の他端をハイレベルの電位に接続し前記第２の動作モードのときに非導通とする第１のスイッチと、前記第１の動作モードのときに前記ヒューズと前記抵抗素子との接続点の電位を出力し前記第２の動作モードのときにロウレベルの電位を出力する第２のスイッチと、この第２のスイッチの出力電位がロウレベルであるときに前記パッドの電位を出力し前記第２のスイッチの出力電位がハイレベルであるときにロウレベルの電位を出力する第３のスイッチと、この第３のスイッチの出力電位がロウレベル又は浮遊状態であるときに前記パッドを第１のノードに接続し前記第３のスイッチの出力電位が前記第５の基準電位であるときに前記パッドを前記第１の端子に接続する第４のスイッチと、前記第３のスイッチの出力電位がロウレベル又は浮遊状態であるときに前記基準電位発生回路を前記第１の端子に接続し前記第３のスイッチの出力電位が前記第５の基準電位であるときに非導通となる第５のスイッチと、前記第１の動作モードのときに前記第４のスイッチの第１のノードを前記第２の端子に接続し前記第２の動作モードのときに非導通となる第６のスイッチと、前記第１の動作モードのときに前記第３のスイッチの出力電位を出力し前記第２の動作モードのときにハイレベルの電位を出力する第７のスイッチと、前記第１の端子に接続され前記第４の基準電位を前記第３の基準電位から生成し前記第６の基準電位を前記第５の基準電位から生成する電位調整手段と、前記第７のスイッチの出力電位が前記第５の基準電位又はハイレベルであるときに前記電位調整手段の出力を前記第２の端子に接続し前記第７のスイッチの出力電位がロウレベル又は浮遊状態であるときに非導通となる第８のスイッチと、を有することを特徴とする。
【００２３】
本発明においては、第４の基準電位を第３の基準電位から生成しウェハテストにおける第６の基準電位を第５の基準電位から生成する電位調整手段が設けられているので、第１の端子に出力される第１及び第３の基準電位は、いずれの動作モードにおいても基準電位発生回路により生成させ、第２の端子に出力される第２及び第４の基準電位は、第１の動作モードではパッドに第２の基準電位を供給すると共にヒューズを切断し、第２の動作モードでは電位調整手段により第３の基準電位から生成させることができる。また、ウェハテストを行う際には、パッドに第５の基準電位を供給し、電位調整手段により第５の基準電位から第６の基準電位を生成させることができる。従って、ウェハテスト並びに通常動作の第１及び第２の動作モードに対し１個のパッドのみで必要な電位を外部から供給することが可能となり、パッド数を低減することができる。
【００２４】
なお、前記第３のスイッチは、前記ヒューズが切断される前において前記パッドに前記第５の基準電位が供給されるとその信号を前記第１の端子に出力し前記パッドが浮遊状態となると前記第５のスイッチに前記基準電位発生回路が発生する前記第３の基準電位を前記第１の端子に出力させ、ヒューズが切断された後においては前記パッドに供給された信号のレベルに依存することなく前記第５のスイッチに前記基準電位発生回路が発生する前記第１の基準電位を前記第１の端子に出力させるものであってもよい。これにより、各動作モードでの動作がより確実なものとなる。
【００２５】
また、動作モードが前記第２の動作モードである場合には、前記第８のスイッチは、前記電位調整手段の出力を前記第２の端子に接続し前記電位調整手段が生成した前記第４の基準電位を前記第２の端子に出力するものであってもよい。これにより、動作モードの切替えが確実になる。
【００２６】
前記第１の基準電位を昇圧する昇圧回路及び／又は前記第１の基準電位を降圧する降圧回路を有してもよく、前記降圧回路から出力された電圧により動作する複数のメモリセル及びリダンダンシセルと、前記複数のメモリセルのうち不良のメモリセルを前記リダンダンシセルに置換するトリミング手段と、を設けることにより、ＤＲＡＭへの適用が可能となる。
【００２７】
なお、前記第１の動作モードをＳＳＴＬモードとし、前記第２の動作モードをＬＶＴＴＬモードとしてもよい。
【００２８】
また、前記第３のスイッチを、前記第１の動作モードにおいて電源投入によりレベルが切替わるワンショット信号を入力して前記電源投入に応答させることにより、電源投入から瞬時に適切な動作モードの判断を行うことが可能となる。
【００３０】
本発明においては、パッドに従来から具備されている製品状態での動作確認テストにおける基準電位及びウェハテストにおける基準電位の供給端子という機能だけでなく、第１の動作モードにおける基準電位の供給端子という機能が追加されるので、全体的なパッド数が低減される。
【００３１】
本発明に係る半導体装置のテスト方法は、ロウレベル及びハイレベルの電位が印加されて駆動し第１及び第２の基準電位を使用して第１の動作モードで動作し第３及び第４の基準電位を使用して第２の動作モードで動作し第５及び第６の基準電位を使用してウェハテストが行われる半導体装置であって、前記第１及び第３の基準電位を発生する基準電位発生回路と、前記第２及び第５の基準電位が外部から印加されるパッドと、第１の端子と、第２の端子と、その一端がロウレベルの電位に接続され前記第１の動作モードでは切断され前記第２の動作モードでは切断されないヒューズと、その一端が前記ヒューズの他端に接続された抵抗素子と、前記第１の動作モードのときに前記抵抗素子の他端をハイレベルの電位に接続し前記第２の動作モードのときに非導通とする第１のスイッチと、前記第１の動作モードのときに前記ヒューズと前記抵抗素子との接続点の電位を出力し前記第２の動作モードのときにロウレベルの電位を出力する第２のスイッチと、この第２のスイッチの出力電位がロウレベルであるときに前記パッドの電位を出力し前記第２のスイッチの出力電位がハイレベルであるときにロウレベルの電位を出力する第３のスイッチと、この第３のスイッチの出力電位がロウレベル又は浮遊状態であるときに前記パッドを第１のノードに接続し前記第３のスイッチの出力電位が前記第５の基準電位であるときに前記パッドを前記第１の端子に接続する第４のスイッチと、前記第３のスイッチの出力電位がロウレベル又は浮遊状態であるときに前記基準電位発生回路を前記第１の端子に接続し前記第３のスイッチの出力電位が前記第５の基準電位であるときに非導通となる第５のスイッチと、前記第１の動作モードのときに前記第４のスイッチの第１のノードを前記第２の端子に接続し前記第２の動作モードのときに非導通となる第６のスイッチと、前記第１の動作モードのときに前記第３のスイッチの出力電位を出力し前記第２の動作モードのときにハイレベルの電位を出力する第７のスイッチと、前記第１の端子に接続され前記第４の基準電位を前記第３の基準電位から生成し前記第６の基準電位を前記第５の基準電位から生成する電位調整手段と、前記第７のスイッチの出力電位が前記第５の基準電位又はハイレベルであるときに前記電位調整手段の出力を前記第２の端子に接続し前記第７のスイッチの出力電位がロウレベル又は浮遊状態であるときに非導通となる第８のスイッチと、前記第１の端子から出力された基準電位から生成された電圧により動作する複数のメモリセル及びリダンダンシセル並びに切断により前記複数のメモリセルのうち不良のメモリセルを前記リダンダンシセルに置換するリダンダンシ選択用ヒューズを備えた半導体装置のテスト方法において、前記パッドに前記第５の基準電位を供給し前記電位調整手段に前記第５の基準電位からウェハテスト用の第６の基準電位を生成させてウェハテストを行う工程と、前記モード切替用ヒューズ及び前記ウェハテストの結果不良と判定されたメモリセルについての前記リダンダンシ選択用ヒューズを切断する工程と、を有し、前記ウェハテストを行う工程は、動作モードが前記第１の動作モードであるときは、前記ヒューズを切断せずに、前記パッドに前記第５の基準電位を印加し、前記第１のスイッチがハイレベルの電位を前記抵抗素子の他端に接続し、前記第２のスイッチが前記ヒューズと前記抵抗素子との接続点の電位を出力し、前記第３のスイッチが前記パッドに印加された前記第５の基準電位を出力し、前記第４のスイッチが前記パッドを前記第１の端子に接続し、前記第５のスイッチが非導通となり、前記第６のスイッチが前記第４のスイッチの第１のノードを前記第２の端子に接続し、前記第７のスイッチが前記第３のスイッチの出力電位を出力し、前記電位調整手段が前記第５の基準電位から前記第６の基準電位を生成し、前記第８のスイッチが前記電位調整手段の出力を前記第２の端子に接続する工程であり、動作モードが前記第２の動作モードであるときは、前記ヒューズを切断せずに、前記パッドに前記第５の基準電位を印加し、前記第１のスイッチが非導通となり、前記第２のスイッチがロウレベルの電位を出力し、前記第３のスイッチが前記パッドに印加された前記第５の基準電位を出力し、前記第４のスイッチが前記パッドを前記第１の端子に接続し、前記第５のスイッチが非導通となり、前記第６のスイッチが非導通となり、前記第７のスイッチがハイレベルの電位を出力し、前記電位調整手段が前記第５の基準電位から前記第６の基準電位を生成し、前記第８のスイッチが前記電位調整手段の出力を前記第２の端子に接続する工程であ ることを特徴とする。
【００３２】
【発明の実施の形態】
以下、本発明の実施例に係る半導体装置について、添付の図面を参照して具体的に説明する。図１及び図２は本発明の第１の実施例に係る半導体装置の構造を示すブロック図である。
【００３３】
第１の実施例には、図１に示すように、一端が接地に接続されたヒューズＦ１が設けられている。ヒューズＦ１の他端には、抵抗素子Ｒ１が接続されている。更に、抵抗素子Ｒ１の他端をＳＳＴＬモード用では電源に接続し、ＬＶＴＴＬモード用では非導通となるスイッチＳＷ１が設けられている。
【００３４】
また、ＳＳＴＬモード（第１の動作モード）用ではヒューズＦ１と抵抗素子Ｒ１との接続点の電位を出力し、ＬＶＴＴＬモード（第２の動作モード）用では接地電位を出力するスイッチＳＷ２が設けられている。更に、テスト用の電圧及びＬＶＴＴＬモード用の電圧を入力するパッドＰＡＤ１が設けられている。更にまた、スイッチＳＷ２の出力レベルがハイの時に接地電位を出力し、ロウの時にパッドＰＡＤ１の電位を出力するスイッチＳＷ３が設けられている。また、スイッチＳＷ３の出力レベルがハイの時にパッドＰＡＤ１の電位を基準電位ＶＲＥＦ０（第１、第３又は第５の基準電位）として出力し、ロウの時に後段に設けられたスイッチＳＷ６に出力するスイッチＳＷ４が設けられている。更に、基準電位を発生する基準電位発生回路１が設けられ、この基準電位発生回路１が発生した基準電位をスイッチＳＷ３の出力レベルがロウの時にのみ基準電位ＶＲＥＦ０として出力するスイッチＳＷ５が設けられている。スイッチＳＷ５は、スイッチＳＷ３の出力レベルがハイの時には非導通となる。スイッチＳＷ６は、ＳＳＴＬモード用でのみスイッチＳＷ４から出力されたパッドＰＡＤ１の電位を基準電位ＶＲＥＦとして出力するものであり、ＬＶＴＴＬモード用では非導通となる。
【００３５】
また、ＳＳＴＬモード用ではスイッチＳＷ３の出力信号の電位を出力し、ＬＶＴＴＬモード用では電源電位を出力するスイッチＳＷ７が設けられている。更に、基準電位ＶＲＥＦ０用の配線と接地との間に抵抗素子Ｒ２及びＲ３が互いに直列に接続されている。そして、スイッチＳＷ７の出力がハイの時にのみ抵抗素子Ｒ２及びＲ３の接続点の電位、即ち基準電位ＶＲＥＦ０を抵抗分割した電位を基準電位ＶＲＥＦ（第２、第４又は第６の基準電位）として出力し、ロウの時には非導通となるスイッチＳＷ８が設けられている。更に、基準電位ＶＲＥＦ０が出力される第１の端子（図示せず）及び基準電位ＶＲＥＦが出力される第２の端子（図示せず）が設けられている。
【００３６】
なお、スイッチＳＷ１、ＳＷ２、ＳＷ６及びＳＷ７は、ＳＳＴＬモードで使用されるかＬＶＴＴＬモードで使用されるかに基づいて、例えば製造工程において接続先が決定されるものであり、アルミオプションとよばれることがある。
【００３７】
更に、第１の実施例には、図２に示すように、基準電位ＶＲＥＦ０（例えば、２．１Ｖ）を判定基準として外部から供給される電源電位を降圧して所定の電圧ＶＩＮＴＳを出力する降圧回路２及び基準電位ＶＲＥＦ０を判定基準として外部から供給される電源電位を昇圧して所定の電圧ＶＢＯＯＴを出力する昇圧回路３が設けられている。降圧回路２及び昇圧回路３は、例えば２．１Ｖの基準電位ＶＲＥＦ０に対してしきい値分だけ低い電圧又は高い電圧を発生する回路である。また、電圧ＶＩＮＴＳにより動作するメモリセル４、リダンダンシセル５及びセンスアンプ６並びに電圧ＶＢＯＯＴにより動作するロウデコーダ７が設けられている。なお、電圧ＶＢＯＯＴは、後述のようにスイッチＳＷ４にも供給される。
【００３８】
また、アドレス信号ＡＤＤを入力しロウデコーダ７を駆動するアドレスバッファ８並びにロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、チップセレクト信号ＣＳ及びクロック信号ＣＬＫを入力し、メモリセル４でのデータの読み書きを制御するコマンド・クロックバッファ９が設けられている。更に、予め行われたリダンダンシテストによりヒューズ１０ａの切断が行われアドレスバッファ８の出力に応じてロウデコーダ７及びリダンダンシセル５を駆動するリダンダンシ判定回路１０が設けられている。そして、センスアンプ６と入出力端子ＤＱとの間にデータ入出力バッファ１１が設けられている。なお、アドレスバッファ８、コマンド・クロックバッファ９及びデータ入出力バッファ１１には、入力信号のハイ／ロウを判断するための基準として基準電位ＶＲＥＦが入力される。
【００３９】
図３はスイッチＳＷ４の構造を示す回路図、図４はスイッチＳＷ３の構造を示す回路図である。
【００４０】
スイッチＳＷ４には、ソースに電圧ＶＢＯＯＴが入力されるＰチャネルトランジスタＰ１及びＰ２並びにソースが接地に接続されたＮチャネルトランジスタＮ３及びＮ４が設けられている。トランジスタＰ１のドレイン、トランジスタＮ３のドレイン及びトランジスタＰ２のゲートがノードＮＤ２で共通接続され、トランジスタＰ２のドレイン、トランジスタＮ４のドレイン及びトランジスタＰ１のゲートがノードＮＤ１で共通接続されている。スイッチＳＷ３の出力信号を反転するインバータＩＶ１が設けられており、スイッチＳＷ３の出力信号は、トランジスタＮ３のゲートにそのまま入力されると共に、トランジスタＮ４のゲートにインバータＩＶ１により反転されて入力される。また、ノードＮＤ１及びＮＤ２の電位が、夫々ゲートに入力されるＮチャネルトランジスタＮ１及びＮ２が設けられている。トランジスタＮ１及びＮ２の一端には、パッドＰＡＤ１の電位が入力される。トランジスタＮ１の他端は基準電位ＶＲＥＦ０用の配線に接続され、トランジスタＮ２の他端はスイッチＳＷ６に接続されている。
【００４１】
一方、スイッチＳＷ３には、パッドＰＡＤ１に入力された信号を反転するインバータＩＶ２が設けられている。また、インバータＩＶ２の出力信号とスイッチＳＷ２の出力信号との否定論理和をとる論理ゲートＮＯＲ１が設けられている。
【００４２】
図５は基準電位発生回路１の構造を示す回路図である。
【００４３】
基準電位発生回路１には、ソースに電源電圧Ｖｃｃが印加されるＰチャネルトランジスタＰ１１が設けられている。そして、このトランジスタＰ１１と接地との間に抵抗素子Ｒ１１、Ｒ１２、Ｒ１５、Ｒ１６、Ｒ１３及びＲ１４がこの順で直列に接続されている。また、ヒューズＦ１１、Ｆ１２、Ｆ１３及びＦ１４が、夫々抵抗素子Ｒ１１、Ｒ１２、Ｒ１３及びＲ１４と並列に接続されている。更に、トランジスタＲ１５及びＲ１６間の接続点の電位レベルを正側に入力し、参照電圧ＶＲを負側に入力する比較器１２が設けられている。この比較器１２の出力信号はトランジスタＰ１１のゲートに印加される。基準電位ＶＲＥＦ０はトランジスタＰ１１と抵抗素子Ｒ１１との接続点から出力される。
【００４４】
次に、上述のように構成された半導体装置の動作について、ＳＳＴＬモードにおけるテスト動作及び通常動作、ＬＶＴＴＬモードにおけるテスト動作及び通常動作の順で説明する。
【００４５】
図６は第１の実施例のＳＳＴＬモードにおけるテスト動作を示すブロック図である。ＳＳＴＬモードにおけるテスト動作時には、ヒューズＦ１を切断することなく、例えばパッドＰＡＤ１に規格に基づいて定められた２．１Ｖの電圧を供給する。また、スイッチＳＷ１、ＳＷ２、ＳＷ６及びＳＷ７はＳＳ側に予め固定されている。
【００４６】
このような状態とすると、スイッチＳＷ２からはヒューズＦ１を介してロウが出力されるので、スイッチＳＷ３はパッドＰＡＤ１の電位レベル（ハイ）を出力する。従って、スイッチＳＷ４はパッドＰＡＤ１の電圧（２．１Ｖ）を基準電位ＶＲＥＦ０として出力する。一方、スイッチＳＷ５は、スイッチＳＷ３の出力がハイであるので、非導通状態となる。また、スイッチＳＷ８は、スイッチＳＷ３の出力がハイであるので、抵抗素子Ｒ２及びＲ３の接続点の電位を基準電位ＶＲＥＦとして出力する。
【００４７】
従って、ＳＳＴＬモードにおけるテスト動作では、基準電位ＶＲＥＦ０（第５の基準電位）はパッドＰＡＤ１に供給された２．１Ｖ、基準電位ＶＲＥＦ（第６の基準電位）はそれを抵抗分割した電圧となる。
【００４８】
図７は第１の実施例のＳＳＴＬモードにおける通常動作を示すブロック図である。ＳＳＴＬモードにおける通常動作を行うためには、ウェハテスト終了後にヒューズＦ１を切断する。また、通常動作では、パッドＰＡＤ１には、例えば規格に基づいて定められた１．５Ｖの電圧を供給する。なお、スイッチＳＷ１、ＳＷ２、ＳＷ６及びＳＷ７はＳＳ側に予め固定されたままである。
【００４９】
このような状態とすると、スイッチＳＷ２からはスイッチＳＷ１及び抵抗素子Ｒ１を介してハイが出力されるので、スイッチＳＷ３は接地電位（ロウ）を出力する。従って、スイッチＳＷ４はパッドＰＡＤ１の電圧（１．５Ｖ）をスイッチＳＷ６に出力する。このとき、スイッチＳＷ６はＳＳ側に固定されているので、スイッチＳＷ６からパッドＰＡＤ１の電圧が基準電位ＶＲＥＦとして出力される。一方、スイッチＳＷ５は、スイッチＳＷ３の出力がロウであるので、導通状態となり、基準電位発生回路１が発生した電圧が基準電位ＶＲＥＦ０として出力される。また、スイッチＳＷ８は、スイッチＳＷ３の出力がロウであるので、非導通状態となる。
【００５０】
従って、ＳＳＴＬモードにおける通常動作では、基準電位ＶＲＥＦ０（第１の基準電位）は基準電位発生回路が発生した電圧、基準電位ＶＲＥＦ（第２の基準電位）はパッドＰＡＤ１に供給された１．５Ｖとなる。
【００５１】
図８は第１の実施例のＬＶＴＴＬモードにおけるテスト動作を示すブロック図である。ＬＶＴＴＬモードにおけるテスト動作時には、ヒューズＦ１を切断することなく、例えばパッドＰＡＤ１に規格に基づいて定められた２．１Ｖの電圧を供給する。また、スイッチＳＷ１、ＳＷ２、ＳＷ６及びＳＷ７はＬＶ側に予め固定されている。
【００５２】
このような状態とすると、スイッチＳＷ２がＬＶ側に固定されているため、スイッチＳＷ２からロウが出力されるので、スイッチＳＷ３はパッドＰＡＤ１の電位レベル（ハイ）を出力する。従って、スイッチＳＷ４はパッドＰＡＤ１の電圧（２．１Ｖ）を基準電位ＶＲＥＦ０として出力する。一方、スイッチＳＷ５は、スイッチＳＷ３の出力がハイであるので、非導通状態となる。また、スイッチＳＷ７がＬＶ側に固定されているので、スイッチＳＷ８は、抵抗素子Ｒ２及びＲ３の接続点の電位を基準電位ＶＲＥＦとして出力する。
【００５３】
従って、ＬＶＴＴＬモードにおけるテスト動作では、基準電位ＶＲＥＦ０（第５の基準電位）はパッドＰＡＤ１に供給された２．１Ｖ、基準電位ＶＲＥＦ（第６の基準電位）はそれを抵抗分割した電圧となる。
【００５４】
図９は第１の実施例のＬＶＴＴＬモードにおける通常動作を示すブロック図である。ＬＶＴＴＬモードにおける通常動作時には、ヒューズＦ１を切断することなく、パッドＰＡＤ１をオープン状態（ロウ）とする。また、スイッチＳＷ１、ＳＷ２、ＳＷ６及びＳＷ７はＬＶ側に固定されたままである。
【００５５】
このような状態とすると、スイッチＳＷ２がＬＶ側に固定されているため、スイッチＳＷ２からロウが出力されるので、スイッチＳＷ３はパッドＰＡＤ１の電位レベル（ロウ）を出力する。従って、スイッチＳＷ４はパッドＰＡＤ１の電位レベル（ロウ）をスイッチＳＷ６に出力する。一方、スイッチＳＷ５は、スイッチＳＷ３の出力がロウであるので、導通状態となり、基準電位発生回路１が発生した電圧が基準電位ＶＲＥＦ０として出力される。また、スイッチＳＷ７がＬＶ側に固定されているので、スイッチＳＷ８は、抵抗素子Ｒ２及びＲ３の接続点の電位を基準電位ＶＲＥＦとして出力する。
【００５６】
従って、ＬＶＴＴＬモードにおける通常動作では、基準電位ＶＲＥＦ０（第３の基準電位）は基準電位発生回路が発生した電圧、基準電位ＶＲＥＦ（第４の基準電位）はそれを抵抗分割した電圧となる。
【００５７】
このように、第１の実施例によれば、外部から電圧を供給するためのパッドとして１個のパッドＰＡＤ１のみを使用することで、ＬＶＴＴＬモードにおけるテスト動作及び通常動作並びにＳＳＴＬモードにおけるテスト動作及び通常動作を行うことができる。つまり、図１２及び図１３に示す従来の半導体装置では、パッドＰＡＤ１１に供給される電圧は、ウェハテスト時にデバイス内部に供給される電圧及びウェハテスト以外のテストモード時にデバイス内部に供給される電圧のみであるが、本実施例では、更にＳＳＴＬモードにおける基準電圧ＶＲＥＦもがパッドＰＡＤ１に供給されることになる。
【００５８】
また、ヒューズＦ１の切断によりＳＳＴＬモードにおけるテスト動作と通常動作とを切替えているので、テスト動作時にパッドＰＡＤ１に供給される電圧２．１ＶとＳＳＴＬモードの通常動作時にパッドＰＡＤ１に供給される電圧１．５Ｖとが比較的近似したものであっても、これらの差を確実に識別して正確な動作を行うことが可能である。
【００５９】
更に、図３に示すように、スイッチＳＷ４におけるパッドＰＡＤ１に接続されたスイッチ素子を、トランスファゲートではなくＮチャネルトランジスタＮ１及びＮ２のみから構成しているので、ＣＭＯＳトランジスタに寄生するバイポーラトランジスタに流れる大きな順方向電流による破壊が未然に防止される。但し、このような構成とすると、トランジスタＮ１及びＮ２が確実にオンせず、正確な動作が確保されない虞があるが、本実施例では、ＰチャネルトランジスタＰ１及びＰ２のソースに昇圧回路３により昇圧された電圧ＶＢＯＯＴを供給しているので、トランジスタＮ１及びＮ２のゲートにしきい値を越える十分な電圧を印加することが可能である。
【００６０】
次に、本発明の第２の実施例について説明する。図１に示す第１の実施例において、抵抗素子Ｒ１は、例えばトランジスタから構成される。この場合、トランジスタの応答に時間がかかるので、その後段に設けられている回路における電圧の確定は、電源投入から瞬時に行われないことがある。この結果、ＳＳＴＬモードにおける通常動作時における電源電圧ＶＲＥＦ０が不確実なものとなる。そこで、第２の実施例では、第１の実施例におけるスイッチＳＷ３を改良したスイッチＳＷ３ａを設け、このスイッチＳＷ３ａに向けて電源投入時にワンショット信号を発信する。図１０は本発明の第２の実施例におけるスイッチＳＷ３ａの構造を示す回路図である。
【００６１】
第２の実施例におけるスイッチＳＷ３ａには、スイッチＳＷ２の出力信号を反転するインバータＩＶ３が設けられている。また、スイッチＳＷ３ａの外部には、ワンショット信号ＰＯＮを反転するインバータＩＶ４が設けられている。そして、スイッチＳＷ３ａには、インバータＩＶ３及びＩＶ４の各出力信号の否定論理積をとる論理ゲートＮＡＮＤ１が設けられている。ワンショット信号ＰＯＮは、電源投入と同時に一度だけハイレベルとなる信号である。図１１はワンショット信号ＰＯＮを示すグラフ図である。
【００６２】
このように構成された第２の実施例では、ヒューズＦ１の切断後の通常動作時に電源投入からの抵抗素子Ｒ１の応答に時間がかかったとしても、論理ゲートＮＡＮＤ１の少なくとも一方の入力端にはロウレベルの信号が入力されるので、スイッチＳＷ３ａからは電源投入直後からロウレベルの信号が出力される。従って、第２の実施例によれば、電源電圧ＶＲＥＦ０を確実なものとすることができる。
【００６３】
なお、第１及び第２の実施例においても、基準電位発生回路１の動作不具合又はウェハテストによる電位調整の誤り等により、デバイス内部で基準電圧ＶＲＥＦ０を所定レベルのものとすることができない場合であっても、外部から所定レベルの基準電圧ＶＲＥＦ０を供給できるので、ヒューズＦ１の切断前にパッドＰＡＤ１に所定の電圧を供給することにより、ウェハテスト以外の種々の動作テストを行うこともできる。例えば、ロウデコーダ７等の周辺回路及びメモリセル４に供給される電圧は基準電圧ＶＲＥＦ０から生成されるので、この基準電圧ＶＲＥＦ０を調整することにより、メモリセル４等の動作テストを行うことができる。なお、このようなテストはヒューズＦ１の切断前に行われるものであるので、ＳＳＴＬモードでは行うことができない。
【００６４】
【発明の効果】
以上詳述したように、本発明によれば、ウェハテスト並びに通常動作の第１及び第２の動作モードに対し１個のパッドのみで必要な電位を外部から供給することができ、これにより、パッド数を低減することができる。
【００６５】
また、ヒューズの切断により、第１の動作モードにおけるウェハテストと通常動作とを切替えることができるので、モードを切替える制御信号を回路内部で生成する必要がなく、基準電圧のトリミング前であっても、リダンダンシテスト等を確実に行うことができる。これに対し、従来のようなテスト用の基準電位のレベルがずれているときに半導体装置の内部回路で生成させた制御信号でモードを切替える方法では、前記制御信号を発生する内部回路自体が正しく動作しないので、前記制御信号の生成が保証されていない。
【００６６】
更に、従来の半導体装置で第１の動作モードにおけるウェハテストと通常動作との動作切替を動作切替用端子に供給される電圧値、即ち入力レベルの差で行おうとしても、入力レベル間の差が小さいときにはモード切替を行うことができなかった。これに対し、本発明では、ヒューズの切断の有無で動作を切替える構成を採用しているので、動作切替用端子への入力レベルが極めて近似している場合であっても、確実に動作を切替えることができる。
【００６７】
このように、本発明では、ヒューズの切替えを採用することによって、正確な動作切替を保証することができる。
【００６８】
更にまた、請求項２におけるスイッチのうちパッドに直接接続されるスイッチを、ＣＭＯＳトランジスタではなくＮチャネルトランジスタのみから構成すれば、ＣＭＯＳトランジスタに寄生するバイポーラトランジスタに流れる大きな順方向電流による破壊が未然に防止される。この際、請求項４における昇圧回路により昇圧された電圧を前記Ｎチャネルトランジスタのゲートに供給するようにすれば、そのしきい値を越える電圧として十分である。
【００６９】
また、第１のスイッチを、第１の動作モードにおいて電源投入によりレベルが切替わるワンショット信号を入力して電源投入に応答させることにより、電源投入から瞬時に動作モードが第１の動作モードであることの判断を行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体装置の構造を示すブロック図である。
【図２】同じく、本発明の第１の実施例に係る半導体装置の構造を示すブロック図である。
【図３】スイッチＳＷ４の構造を示す回路図である。
【図４】スイッチＳＷ３の構造を示す回路図である。
【図５】基準電位発生回路１の構造を示す回路図である。
【図６】第１の実施例のＳＳＴＬモードにおけるテスト動作を示すブロック図である。
【図７】第１の実施例のＳＳＴＬモードにおける通常動作を示すブロック図である。
【図８】第１の実施例のＬＶＴＴＬモードにおけるテスト動作を示すブロック図である。
【図９】第１の実施例のＬＶＴＴＬモードにおける通常動作を示すブロック図である。
【図１０】スイッチＳＷ３ａの構造を示す回路図である。
【図１１】ワンショット信号ＰＯＮを示すグラフ図である。
【図１２】従来の半導体装置の構造を示すブロック図である。
【図１３】同じく、従来の半導体装置の構造を示すブロック図である。
【図１４】アドレスバッファ１０８、コマンド・クロックバッファ１０９及びデータ入出力バッファのデータ入力部の各入力初段部分に設けられる入力バッファの構成を示す回路図である。
【符号の説明】
１、１０１；基準電位発生回路
２、１０２；降圧回路
３、１０３；昇圧回路
４、１０４；メモリセル
５、１０５；リダンダンシセル
６、１０６；センスアンプ
７、１０７；ロウデコーダ
８、１０８；アドレスバッファ
９、１０９：コマンド・クロックバッファ
１０、１１０；リダンダンシ判定回路
１１、１１１；データ入出力バッファ
１２；比較器
ＳＷ１〜ＳＷ８；スイッチ
ＰＡＤ１、ＰＡＤ１１、ＰＡＤ１２；パッド
Ｆ１、Ｆ１１〜Ｆ１４、１０ａ、１１０ａ；ヒューズ
Ｒ１〜Ｒ３、Ｒ１１〜Ｒ１６、Ｒ１０１、Ｒ１０２；抵抗素子
【発明の属する技術分野】
本発明は、複数の動作モードへの適用に好適な半導体装置及びそのテスト方法に関し、特に、パッド数の低減による小型化を図った半導体装置及びそのテスト方法に関する。
【０００２】
【従来の技術】
一般に、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の製造工程では、拡散とよばれるウェハへの所定の拡散層、絶縁膜及び配線層等の形成が終了した後、ウェハテストが行われる。このウェハテストでは、メモリセルアレイ中の不良セル、即ちリダンダンシセルで置換すべきセルを特定するリダンダンシテスト及び内部基準電位が所定の値となっているか否かのテスト等が行われる。次いで、ウェハテストの結果に基づいて、メモリセルの置換及び内部基準電位の調整のため、内部に作り込んであるヒューズの切断が行われる。その後、ヒューズの切断により、所定の動作が正常に行われるかのテストとして再度ウェハテストが行われ、組立工程及び選別工程を経て良品のＤＲＡＭが出荷される。
【０００３】
一般に、ＤＲＡＭにおける入力インターフェイスの仕様では、ＬＶＴＴＬ（Low Voltage Transistor Transistor Logic）モード及びＳＳＴＬ（Stub Series Terminated Logic）モードが主流となっている。
【０００４】
ＬＶＴＴＬモードでは、２．０Ｖ以上がハイレベル、０．８Ｖ以下がロウレベルと規定されており、パーソナルコンピュータ等で主に採用されている。また、ＬＶＴＴＬモードでの周波数は、例えば１００ＭＨｚであり、基準クロック信号のパルス幅は１０ｎ秒である。
【０００５】
一方、ＳＳＴＬモードでは、動作精度が要求されるため、入力信号がハイレベルであるかロウレベルであるかを判定する基準電圧が外部から指定される。例えば基準電圧より０．３Ｖ以上高い電圧をハイレベル、基準電圧より０．３Ｖ低い電圧以下の電圧をロウレベルと規定されており、サーバ及びワークステーション等で主に採用されている。また、ＳＳＴＬモードでの周波数は、例えば１３３ＭＨｚであり、基準クロック信号のパルス幅は７．５ｎ秒である。
【０００６】
そして、ＤＲＡＭの製造工程では、製造を容易なものとするため、例えばボンディングオプションにより入力インターフェイスを切替えてＬＶＴＴＬモードで使用されるものとＳＳＴＬモードで使用されるものとを区別している。即ち、ＤＲＡＭ内に設けられた専用のパッドに所定の電圧を供給するワイヤを接続するか否かでこれらのモードの切り替えを行っている。
【０００７】
図１２及び図１３は従来の半導体装置の構造を示すブロック図である。また、図１４はアドレスバッファ１０８、コマンド・クロックバッファ１０９及びデータ入出力バッファのデータ入力部の各入力初段部分に設けられる入力バッファの構成を示す回路図である。
【０００８】
従来の半導体装置には、図１２に示すように、基準電位を発生する基準電位発生回路１０１及びウェハテストに使用する電圧が供給されるパッドＰＡＤ１１が設けられている。基準電位発生回路１０１には、ＮチャネルトランジスタＮ１０１及びＰチャネルトランジスタＰ１０１からなるトランスファゲートＧ１０１が接続され、パッドＰＡＤ１１には、ＮチャネルトランジスタＮ１０２及びＰチャネルトランジスタＰ１０２からなるトランスファゲートＧ１０２が接続されている。また、パッドＰＡＤ１１に入力された信号を反転しトランジスタＰ１０２及びＮ１０１の各ゲートに印加するインバータＩＶ１０１が設けられている。また、トランジスタＮ１０２及びＰ１０１の各ゲートにはパッドＰＡＤ１１に入力された信号がそのまま印加される。従って、トランスファゲートＧ１０１とトランスファゲートＧ１０２とは互いに異なるタイミングで導通状態となる。なお、ウェハテストに使用する電圧値は、設計から決定された値であり、例えば２．１Ｖであるが、これに限定されるものではない。
【０００９】
また、トランスファゲートＧ１０１及びＧ１０２間の接続点と接地との間に抵抗素子Ｒ１０１及びＲ１０２がこの順で接続されている。抵抗素子Ｒ１０１及びＲ１０２間の接続点にＮチャネルトランジスタＮ１０３からなるスイッチが接続され、その他端にＳＳＴＬモードの通常動作時に使用する電圧が印加されるパッドＰＡＤ１２が接続されている。トランジスタＮ１０３のゲートには、ボンディングオプション等により電位レベルが固定された制御信号Ｃ１が印加される。なお、ＳＳＴＬモードの通常動作時に使用する電圧値は、規格に基づいた値であり例えば１．５Ｖであるが、これに限定されるものではない。
【００１０】
トランスファゲートＧ１０１及びＧ１０２間の接続点から基準電位ＶＲＥＦ０が出力され、トランジスタＮ１０３のパッドＰＡＤ１２側から基準電位ＶＲＥＦが出力される。なお、基準電位ＶＲＥＦ０が前述のＳＳＴＬモードにおいて外部から指定される基準電位である。
【００１１】
更に、従来の半導体装置には、図１３に示すように、基準電位ＶＲＥＦ０（例えば、２．１Ｖ）を判定基準として外部から供給される電源電位を降圧して所定の電圧ＶＩＮＴＳを出力する降圧回路１０２及び基準電位ＶＲＥＦ０を判定基準として外部から供給される電源電位を昇圧して所定の電圧ＶＢＯＯＴを出力する昇圧回路１０３が設けられている。降圧回路１０２及び昇圧回路１０３は、例えば２．１Ｖの基準電位ＶＲＥＦ０に対してしきい値分だけ低い電圧又は高い電圧を発生する回路である。また、電圧ＶＩＮＴＳにより動作するメモリセル１０４、リダンダンシセル１０５及びセンスアンプ１０６並びに電圧ＶＢＯＯＴにより動作するロウデコーダ１０７が設けられている。
【００１２】
また、アドレス信号ＡＤＤを入力しロウデコーダ１０７を駆動するアドレスバッファ１０８並びにロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、チップセレクト信号ＣＳ及びクロック信号ＣＬＫを入力し、メモリセル１０４でのデータの読み書きを制御するコマンド・クロックバッファ１０９が設けられている。更に、予め行われたリダンダンシテストによりヒューズ１１０ａの切断が行われアドレスバッファ１０８の出力に応じてロウデコーダ１０７及びリダンダンシセル１０５を駆動するリダンダンシ判定回路１１０が設けられている。そして、センスアンプ１０６と入出力端子ＤＱとの間にデータ入出力バッファ１１１が設けられている。
【００１３】
アドレスバッファ１０８、コマンド・クロックバッファ１０９及びデータ入出力バッファ１１１のデータ入力部には、図１４に示すような入力バッファがその入力初段部分に設けられている。この入力バッファには、基準電位ＶＲＥＦがゲートに入力されるＮチャネルトランジスタＮ１１及び外部からの入力信号ＩＮがゲートに入力されるＮチャネルトランジスタＮ１２が設けられている。トランジスタＮ１１及びＮ１２のソースはいずれも接地に接続されている。また、電源電圧ＶＤＤがソースに供給され互いのゲートが共通接続されたＰチャネルトランジスタＰ１１及びＰ１２が設けられている。トランジスタＰ１１のドレイン及びゲートはトランジスタＮ１１のドレインに接続されている。一方、トランジスタＰ１２のゲートはトランジスタＮ１１のドレインに接続され、ドレインはトランジスタＮ１２のドレインに接続されている。そして、トランジスタＰ１２及びＮ１２の各ドレインの共通接続点から出力信号ＯＵＴが出力される。
【００１４】
このように構成された従来の半導体装置においては、ウェハテストを行う際には、パッドＰＡＤ１１に２．１Ｖのテスト用電圧を供給すると共に、制御信号Ｃ１のレベルをハイとしてトランジスタＮ１０３を導通させる。この結果、トランスファゲートＧ１０２が導通状態となるので、基準電位ＶＲＥＦ０は２．１Ｖ、基準電位ＶＲＥＦは２．１Ｖを抵抗素子Ｒ１０１及びＲ１０２で抵抗分割した電位となる。このようにテスト用の電圧を外部から供給するのは、ウェハテストを行う際には基準電位発生回路１０１が発生する基準電位が製造ばらつきに起因してずれていることがあり、そのテスト自体もウェハテストで行われるからである。
【００１５】
また、ウェハテスト後には、ＬＶＴＴＬモード用であれば、制御信号Ｃ１のレベルをハイとしてトランジスタＮ１０３を導通させると共に、パッドＰＡＤ１１及びＰＡＤ１２をオープン状態とする。この結果、通常動作時に、基準電位ＶＲＥＦ０は基準電位発生回路１０１が発生した基準電位となり、基準電位ＶＲＥＦはその基準電位を抵抗分割した電位となる。一方、ＳＳＴＬモード用であれば、制御信号Ｃ１のレベルをロウとしてトランジスタＮ１０３を非導通とすると共に、パッドＰＡＤ１１をオープン状態とし、パッドＰＡＤ１２には１．５Ｖの動作用電圧を供給する。この結果、通常動作時に、基準電位ＶＲＥＦ０は基準電位発生回路１０１が発生した基準電位となり、基準電位ＶＲＥＦはパッドＰＡＤ１２に供給された１．５Ｖとなる。
【００１６】
なお、図１４に示す入力バッファにおいては、入力信号ＩＮのレベルが基準電位ＶＲＥＦよりも高い場合には、トランジスタＮ１２が導通して出力信号ＯＵＴのレベルはロウとなる。一方、入力信号ＩＮのレベルが基準電位ＶＲＥＦよりも低い場合には、トランジスタＰ１２が導通して出力信号ＯＵＴのレベルはハイとなる。入力信号ＩＮは、アドレスバッファ１０８ではアドレス信号、コマンド・クロックバッファ１０９ではコマンド（制御）入力信号、データ入出力バッファ１１１のデータ入力部ではデータ入力信号である。従って、基準電位ＶＲＥＦは、これらの信号がハイレベルであるかロウレベルであるかを判別するための基準信号となる。
【００１７】
この出力信号ＯＵＴの反応は、基準電位ＶＲＥＦと入力信号ＩＮとのレベル差が大きいほどよいものとなる。ＬＶＴＴＬモードで動作する場合には、前述のように、入力信号ＩＮのハイ／ロウ間の差が比較的大きいので、基準電位ＶＲＥＦが入力信号ＩＮとは関係なく多少変動したとしても、入力信号ＩＮのハイ／ロウで反応速度の相違はほとんど生じない。一方、ＳＳＴＬモードで動作する場合には、前述のように、基準電位ＶＲＥＦのハイ／ロウ間の差が小さいので、即ち基準電位ＶＲＥＦの振幅が小さいので、基準電位ＶＲＥＦが入力信号とは関係なく変動したときの反応速度の変化の影響が大きくなる。このため、ＳＳＴＬモードで動作する場合には、基準電位ＶＲＥＦは入力信号ＩＮのハイ／ロウ間の中間値に設定している。このように基準電位ＶＲＥＦを設定すれば、基準電位ＶＲＥＦは入力信号ＩＮに付随するので、反応速度の変化の影響はほとんどなくなる。
【００１８】
【発明が解決しようとする課題】
しかしながら、半導体装置の小型化が進められている近年において、サイズの縮小が困難なパッドに対しては、その数の低減の要請があるが、上述の従来の構造では、少なくともテスト専用のパッド及びＳＳＴＬモード専用のパッドが必要であり、更にトランジスタＮ１０３のゲートの電位レベルを固定するパッドも必要とされる場合がある。このため、小型化が困難であるという問題点がある。
【００１９】
また、ウェハテスト時に供給される基準電位ＶＲＥＦ０にずれがある場合等には、回路内部の各節点におけるレベルが設計値からずれて正確な動作が行われなくなる。例えば、読み出し速度、書き込み速度及びホールド時間等のセル特性並びに回路特性が正確には測定されなくなる。更に、ＣＭＯＳトランジスタから構成されるトランスファゲートＧ１０１及びＧ１０２にはバイポーラトランジスタが寄生しているので、この寄生バイポーラトランジスタに発生する過大電流によってラッチアップが発生し、装置自体が破壊される虞もある。
【００２０】
更に、従来の半導体装置でＳＳＴＬモードにおけるウェハテストと通常動作との動作切替を動作切替用端子に供給される電圧値、即ち入力レベルの差で行おうとしても、入力レベル間の差が小さいときにはモード切替を行うことができないという問題点がある。
【００２１】
本発明はかかる問題点に鑑みてなされたものであって、パッドの少数化により小型化を可能とすることができる半導体装置及びそのテスト方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明に係る半導体装置は、ロウレベル及びハイレベルの電位が印加されて駆動し第１及び第２の基準電位を使用して第１の動作モードで動作し第３及び第４の基準電位を使用して第２の動作モードで動作し第５及び第６の基準電位を使用してウェハテストが行われる半導体装置において、前記第１及び第３の基準電位を発生する基準電位発生回路と、ウェハテスト時に外部から前記第５の基準電位が印加され、前記第１の動作モードのときに外部から前記第２の基準電位が印加され、前記第２の動作モードのときに浮遊状態となるパッドと、第１の端子と、第２の端子と、その一端がロウレベルの電位に接続され前記第１の動作モードでは切断され前記第２の動作モードでは切断されないヒューズと、その一端が前記ヒューズの他端に接続された抵抗素子と、前記第１の動作モードのときに前記抵抗素子の他端をハイレベルの電位に接続し前記第２の動作モードのときに非導通とする第１のスイッチと、前記第１の動作モードのときに前記ヒューズと前記抵抗素子との接続点の電位を出力し前記第２の動作モードのときにロウレベルの電位を出力する第２のスイッチと、この第２のスイッチの出力電位がロウレベルであるときに前記パッドの電位を出力し前記第２のスイッチの出力電位がハイレベルであるときにロウレベルの電位を出力する第３のスイッチと、この第３のスイッチの出力電位がロウレベル又は浮遊状態であるときに前記パッドを第１のノードに接続し前記第３のスイッチの出力電位が前記第５の基準電位であるときに前記パッドを前記第１の端子に接続する第４のスイッチと、前記第３のスイッチの出力電位がロウレベル又は浮遊状態であるときに前記基準電位発生回路を前記第１の端子に接続し前記第３のスイッチの出力電位が前記第５の基準電位であるときに非導通となる第５のスイッチと、前記第１の動作モードのときに前記第４のスイッチの第１のノードを前記第２の端子に接続し前記第２の動作モードのときに非導通となる第６のスイッチと、前記第１の動作モードのときに前記第３のスイッチの出力電位を出力し前記第２の動作モードのときにハイレベルの電位を出力する第７のスイッチと、前記第１の端子に接続され前記第４の基準電位を前記第３の基準電位から生成し前記第６の基準電位を前記第５の基準電位から生成する電位調整手段と、前記第７のスイッチの出力電位が前記第５の基準電位又はハイレベルであるときに前記電位調整手段の出力を前記第２の端子に接続し前記第７のスイッチの出力電位がロウレベル又は浮遊状態であるときに非導通となる第８のスイッチと、を有することを特徴とする。
【００２３】
本発明においては、第４の基準電位を第３の基準電位から生成しウェハテストにおける第６の基準電位を第５の基準電位から生成する電位調整手段が設けられているので、第１の端子に出力される第１及び第３の基準電位は、いずれの動作モードにおいても基準電位発生回路により生成させ、第２の端子に出力される第２及び第４の基準電位は、第１の動作モードではパッドに第２の基準電位を供給すると共にヒューズを切断し、第２の動作モードでは電位調整手段により第３の基準電位から生成させることができる。また、ウェハテストを行う際には、パッドに第５の基準電位を供給し、電位調整手段により第５の基準電位から第６の基準電位を生成させることができる。従って、ウェハテスト並びに通常動作の第１及び第２の動作モードに対し１個のパッドのみで必要な電位を外部から供給することが可能となり、パッド数を低減することができる。
【００２４】
なお、前記第３のスイッチは、前記ヒューズが切断される前において前記パッドに前記第５の基準電位が供給されるとその信号を前記第１の端子に出力し前記パッドが浮遊状態となると前記第５のスイッチに前記基準電位発生回路が発生する前記第３の基準電位を前記第１の端子に出力させ、ヒューズが切断された後においては前記パッドに供給された信号のレベルに依存することなく前記第５のスイッチに前記基準電位発生回路が発生する前記第１の基準電位を前記第１の端子に出力させるものであってもよい。これにより、各動作モードでの動作がより確実なものとなる。
【００２５】
また、動作モードが前記第２の動作モードである場合には、前記第８のスイッチは、前記電位調整手段の出力を前記第２の端子に接続し前記電位調整手段が生成した前記第４の基準電位を前記第２の端子に出力するものであってもよい。これにより、動作モードの切替えが確実になる。
【００２６】
前記第１の基準電位を昇圧する昇圧回路及び／又は前記第１の基準電位を降圧する降圧回路を有してもよく、前記降圧回路から出力された電圧により動作する複数のメモリセル及びリダンダンシセルと、前記複数のメモリセルのうち不良のメモリセルを前記リダンダンシセルに置換するトリミング手段と、を設けることにより、ＤＲＡＭへの適用が可能となる。
【００２７】
なお、前記第１の動作モードをＳＳＴＬモードとし、前記第２の動作モードをＬＶＴＴＬモードとしてもよい。
【００２８】
また、前記第３のスイッチを、前記第１の動作モードにおいて電源投入によりレベルが切替わるワンショット信号を入力して前記電源投入に応答させることにより、電源投入から瞬時に適切な動作モードの判断を行うことが可能となる。
【００３０】
本発明においては、パッドに従来から具備されている製品状態での動作確認テストにおける基準電位及びウェハテストにおける基準電位の供給端子という機能だけでなく、第１の動作モードにおける基準電位の供給端子という機能が追加されるので、全体的なパッド数が低減される。
【００３１】
本発明に係る半導体装置のテスト方法は、ロウレベル及びハイレベルの電位が印加されて駆動し第１及び第２の基準電位を使用して第１の動作モードで動作し第３及び第４の基準電位を使用して第２の動作モードで動作し第５及び第６の基準電位を使用してウェハテストが行われる半導体装置であって、前記第１及び第３の基準電位を発生する基準電位発生回路と、前記第２及び第５の基準電位が外部から印加されるパッドと、第１の端子と、第２の端子と、その一端がロウレベルの電位に接続され前記第１の動作モードでは切断され前記第２の動作モードでは切断されないヒューズと、その一端が前記ヒューズの他端に接続された抵抗素子と、前記第１の動作モードのときに前記抵抗素子の他端をハイレベルの電位に接続し前記第２の動作モードのときに非導通とする第１のスイッチと、前記第１の動作モードのときに前記ヒューズと前記抵抗素子との接続点の電位を出力し前記第２の動作モードのときにロウレベルの電位を出力する第２のスイッチと、この第２のスイッチの出力電位がロウレベルであるときに前記パッドの電位を出力し前記第２のスイッチの出力電位がハイレベルであるときにロウレベルの電位を出力する第３のスイッチと、この第３のスイッチの出力電位がロウレベル又は浮遊状態であるときに前記パッドを第１のノードに接続し前記第３のスイッチの出力電位が前記第５の基準電位であるときに前記パッドを前記第１の端子に接続する第４のスイッチと、前記第３のスイッチの出力電位がロウレベル又は浮遊状態であるときに前記基準電位発生回路を前記第１の端子に接続し前記第３のスイッチの出力電位が前記第５の基準電位であるときに非導通となる第５のスイッチと、前記第１の動作モードのときに前記第４のスイッチの第１のノードを前記第２の端子に接続し前記第２の動作モードのときに非導通となる第６のスイッチと、前記第１の動作モードのときに前記第３のスイッチの出力電位を出力し前記第２の動作モードのときにハイレベルの電位を出力する第７のスイッチと、前記第１の端子に接続され前記第４の基準電位を前記第３の基準電位から生成し前記第６の基準電位を前記第５の基準電位から生成する電位調整手段と、前記第７のスイッチの出力電位が前記第５の基準電位又はハイレベルであるときに前記電位調整手段の出力を前記第２の端子に接続し前記第７のスイッチの出力電位がロウレベル又は浮遊状態であるときに非導通となる第８のスイッチと、前記第１の端子から出力された基準電位から生成された電圧により動作する複数のメモリセル及びリダンダンシセル並びに切断により前記複数のメモリセルのうち不良のメモリセルを前記リダンダンシセルに置換するリダンダンシ選択用ヒューズを備えた半導体装置のテスト方法において、前記パッドに前記第５の基準電位を供給し前記電位調整手段に前記第５の基準電位からウェハテスト用の第６の基準電位を生成させてウェハテストを行う工程と、前記モード切替用ヒューズ及び前記ウェハテストの結果不良と判定されたメモリセルについての前記リダンダンシ選択用ヒューズを切断する工程と、を有し、前記ウェハテストを行う工程は、動作モードが前記第１の動作モードであるときは、前記ヒューズを切断せずに、前記パッドに前記第５の基準電位を印加し、前記第１のスイッチがハイレベルの電位を前記抵抗素子の他端に接続し、前記第２のスイッチが前記ヒューズと前記抵抗素子との接続点の電位を出力し、前記第３のスイッチが前記パッドに印加された前記第５の基準電位を出力し、前記第４のスイッチが前記パッドを前記第１の端子に接続し、前記第５のスイッチが非導通となり、前記第６のスイッチが前記第４のスイッチの第１のノードを前記第２の端子に接続し、前記第７のスイッチが前記第３のスイッチの出力電位を出力し、前記電位調整手段が前記第５の基準電位から前記第６の基準電位を生成し、前記第８のスイッチが前記電位調整手段の出力を前記第２の端子に接続する工程であり、動作モードが前記第２の動作モードであるときは、前記ヒューズを切断せずに、前記パッドに前記第５の基準電位を印加し、前記第１のスイッチが非導通となり、前記第２のスイッチがロウレベルの電位を出力し、前記第３のスイッチが前記パッドに印加された前記第５の基準電位を出力し、前記第４のスイッチが前記パッドを前記第１の端子に接続し、前記第５のスイッチが非導通となり、前記第６のスイッチが非導通となり、前記第７のスイッチがハイレベルの電位を出力し、前記電位調整手段が前記第５の基準電位から前記第６の基準電位を生成し、前記第８のスイッチが前記電位調整手段の出力を前記第２の端子に接続する工程であ ることを特徴とする。
【００３２】
【発明の実施の形態】
以下、本発明の実施例に係る半導体装置について、添付の図面を参照して具体的に説明する。図１及び図２は本発明の第１の実施例に係る半導体装置の構造を示すブロック図である。
【００３３】
第１の実施例には、図１に示すように、一端が接地に接続されたヒューズＦ１が設けられている。ヒューズＦ１の他端には、抵抗素子Ｒ１が接続されている。更に、抵抗素子Ｒ１の他端をＳＳＴＬモード用では電源に接続し、ＬＶＴＴＬモード用では非導通となるスイッチＳＷ１が設けられている。
【００３４】
また、ＳＳＴＬモード（第１の動作モード）用ではヒューズＦ１と抵抗素子Ｒ１との接続点の電位を出力し、ＬＶＴＴＬモード（第２の動作モード）用では接地電位を出力するスイッチＳＷ２が設けられている。更に、テスト用の電圧及びＬＶＴＴＬモード用の電圧を入力するパッドＰＡＤ１が設けられている。更にまた、スイッチＳＷ２の出力レベルがハイの時に接地電位を出力し、ロウの時にパッドＰＡＤ１の電位を出力するスイッチＳＷ３が設けられている。また、スイッチＳＷ３の出力レベルがハイの時にパッドＰＡＤ１の電位を基準電位ＶＲＥＦ０（第１、第３又は第５の基準電位）として出力し、ロウの時に後段に設けられたスイッチＳＷ６に出力するスイッチＳＷ４が設けられている。更に、基準電位を発生する基準電位発生回路１が設けられ、この基準電位発生回路１が発生した基準電位をスイッチＳＷ３の出力レベルがロウの時にのみ基準電位ＶＲＥＦ０として出力するスイッチＳＷ５が設けられている。スイッチＳＷ５は、スイッチＳＷ３の出力レベルがハイの時には非導通となる。スイッチＳＷ６は、ＳＳＴＬモード用でのみスイッチＳＷ４から出力されたパッドＰＡＤ１の電位を基準電位ＶＲＥＦとして出力するものであり、ＬＶＴＴＬモード用では非導通となる。
【００３５】
また、ＳＳＴＬモード用ではスイッチＳＷ３の出力信号の電位を出力し、ＬＶＴＴＬモード用では電源電位を出力するスイッチＳＷ７が設けられている。更に、基準電位ＶＲＥＦ０用の配線と接地との間に抵抗素子Ｒ２及びＲ３が互いに直列に接続されている。そして、スイッチＳＷ７の出力がハイの時にのみ抵抗素子Ｒ２及びＲ３の接続点の電位、即ち基準電位ＶＲＥＦ０を抵抗分割した電位を基準電位ＶＲＥＦ（第２、第４又は第６の基準電位）として出力し、ロウの時には非導通となるスイッチＳＷ８が設けられている。更に、基準電位ＶＲＥＦ０が出力される第１の端子（図示せず）及び基準電位ＶＲＥＦが出力される第２の端子（図示せず）が設けられている。
【００３６】
なお、スイッチＳＷ１、ＳＷ２、ＳＷ６及びＳＷ７は、ＳＳＴＬモードで使用されるかＬＶＴＴＬモードで使用されるかに基づいて、例えば製造工程において接続先が決定されるものであり、アルミオプションとよばれることがある。
【００３７】
更に、第１の実施例には、図２に示すように、基準電位ＶＲＥＦ０（例えば、２．１Ｖ）を判定基準として外部から供給される電源電位を降圧して所定の電圧ＶＩＮＴＳを出力する降圧回路２及び基準電位ＶＲＥＦ０を判定基準として外部から供給される電源電位を昇圧して所定の電圧ＶＢＯＯＴを出力する昇圧回路３が設けられている。降圧回路２及び昇圧回路３は、例えば２．１Ｖの基準電位ＶＲＥＦ０に対してしきい値分だけ低い電圧又は高い電圧を発生する回路である。また、電圧ＶＩＮＴＳにより動作するメモリセル４、リダンダンシセル５及びセンスアンプ６並びに電圧ＶＢＯＯＴにより動作するロウデコーダ７が設けられている。なお、電圧ＶＢＯＯＴは、後述のようにスイッチＳＷ４にも供給される。
【００３８】
また、アドレス信号ＡＤＤを入力しロウデコーダ７を駆動するアドレスバッファ８並びにロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、チップセレクト信号ＣＳ及びクロック信号ＣＬＫを入力し、メモリセル４でのデータの読み書きを制御するコマンド・クロックバッファ９が設けられている。更に、予め行われたリダンダンシテストによりヒューズ１０ａの切断が行われアドレスバッファ８の出力に応じてロウデコーダ７及びリダンダンシセル５を駆動するリダンダンシ判定回路１０が設けられている。そして、センスアンプ６と入出力端子ＤＱとの間にデータ入出力バッファ１１が設けられている。なお、アドレスバッファ８、コマンド・クロックバッファ９及びデータ入出力バッファ１１には、入力信号のハイ／ロウを判断するための基準として基準電位ＶＲＥＦが入力される。
【００３９】
図３はスイッチＳＷ４の構造を示す回路図、図４はスイッチＳＷ３の構造を示す回路図である。
【００４０】
スイッチＳＷ４には、ソースに電圧ＶＢＯＯＴが入力されるＰチャネルトランジスタＰ１及びＰ２並びにソースが接地に接続されたＮチャネルトランジスタＮ３及びＮ４が設けられている。トランジスタＰ１のドレイン、トランジスタＮ３のドレイン及びトランジスタＰ２のゲートがノードＮＤ２で共通接続され、トランジスタＰ２のドレイン、トランジスタＮ４のドレイン及びトランジスタＰ１のゲートがノードＮＤ１で共通接続されている。スイッチＳＷ３の出力信号を反転するインバータＩＶ１が設けられており、スイッチＳＷ３の出力信号は、トランジスタＮ３のゲートにそのまま入力されると共に、トランジスタＮ４のゲートにインバータＩＶ１により反転されて入力される。また、ノードＮＤ１及びＮＤ２の電位が、夫々ゲートに入力されるＮチャネルトランジスタＮ１及びＮ２が設けられている。トランジスタＮ１及びＮ２の一端には、パッドＰＡＤ１の電位が入力される。トランジスタＮ１の他端は基準電位ＶＲＥＦ０用の配線に接続され、トランジスタＮ２の他端はスイッチＳＷ６に接続されている。
【００４１】
一方、スイッチＳＷ３には、パッドＰＡＤ１に入力された信号を反転するインバータＩＶ２が設けられている。また、インバータＩＶ２の出力信号とスイッチＳＷ２の出力信号との否定論理和をとる論理ゲートＮＯＲ１が設けられている。
【００４２】
図５は基準電位発生回路１の構造を示す回路図である。
【００４３】
基準電位発生回路１には、ソースに電源電圧Ｖｃｃが印加されるＰチャネルトランジスタＰ１１が設けられている。そして、このトランジスタＰ１１と接地との間に抵抗素子Ｒ１１、Ｒ１２、Ｒ１５、Ｒ１６、Ｒ１３及びＲ１４がこの順で直列に接続されている。また、ヒューズＦ１１、Ｆ１２、Ｆ１３及びＦ１４が、夫々抵抗素子Ｒ１１、Ｒ１２、Ｒ１３及びＲ１４と並列に接続されている。更に、トランジスタＲ１５及びＲ１６間の接続点の電位レベルを正側に入力し、参照電圧ＶＲを負側に入力する比較器１２が設けられている。この比較器１２の出力信号はトランジスタＰ１１のゲートに印加される。基準電位ＶＲＥＦ０はトランジスタＰ１１と抵抗素子Ｒ１１との接続点から出力される。
【００４４】
次に、上述のように構成された半導体装置の動作について、ＳＳＴＬモードにおけるテスト動作及び通常動作、ＬＶＴＴＬモードにおけるテスト動作及び通常動作の順で説明する。
【００４５】
図６は第１の実施例のＳＳＴＬモードにおけるテスト動作を示すブロック図である。ＳＳＴＬモードにおけるテスト動作時には、ヒューズＦ１を切断することなく、例えばパッドＰＡＤ１に規格に基づいて定められた２．１Ｖの電圧を供給する。また、スイッチＳＷ１、ＳＷ２、ＳＷ６及びＳＷ７はＳＳ側に予め固定されている。
【００４６】
このような状態とすると、スイッチＳＷ２からはヒューズＦ１を介してロウが出力されるので、スイッチＳＷ３はパッドＰＡＤ１の電位レベル（ハイ）を出力する。従って、スイッチＳＷ４はパッドＰＡＤ１の電圧（２．１Ｖ）を基準電位ＶＲＥＦ０として出力する。一方、スイッチＳＷ５は、スイッチＳＷ３の出力がハイであるので、非導通状態となる。また、スイッチＳＷ８は、スイッチＳＷ３の出力がハイであるので、抵抗素子Ｒ２及びＲ３の接続点の電位を基準電位ＶＲＥＦとして出力する。
【００４７】
従って、ＳＳＴＬモードにおけるテスト動作では、基準電位ＶＲＥＦ０（第５の基準電位）はパッドＰＡＤ１に供給された２．１Ｖ、基準電位ＶＲＥＦ（第６の基準電位）はそれを抵抗分割した電圧となる。
【００４８】
図７は第１の実施例のＳＳＴＬモードにおける通常動作を示すブロック図である。ＳＳＴＬモードにおける通常動作を行うためには、ウェハテスト終了後にヒューズＦ１を切断する。また、通常動作では、パッドＰＡＤ１には、例えば規格に基づいて定められた１．５Ｖの電圧を供給する。なお、スイッチＳＷ１、ＳＷ２、ＳＷ６及びＳＷ７はＳＳ側に予め固定されたままである。
【００４９】
このような状態とすると、スイッチＳＷ２からはスイッチＳＷ１及び抵抗素子Ｒ１を介してハイが出力されるので、スイッチＳＷ３は接地電位（ロウ）を出力する。従って、スイッチＳＷ４はパッドＰＡＤ１の電圧（１．５Ｖ）をスイッチＳＷ６に出力する。このとき、スイッチＳＷ６はＳＳ側に固定されているので、スイッチＳＷ６からパッドＰＡＤ１の電圧が基準電位ＶＲＥＦとして出力される。一方、スイッチＳＷ５は、スイッチＳＷ３の出力がロウであるので、導通状態となり、基準電位発生回路１が発生した電圧が基準電位ＶＲＥＦ０として出力される。また、スイッチＳＷ８は、スイッチＳＷ３の出力がロウであるので、非導通状態となる。
【００５０】
従って、ＳＳＴＬモードにおける通常動作では、基準電位ＶＲＥＦ０（第１の基準電位）は基準電位発生回路が発生した電圧、基準電位ＶＲＥＦ（第２の基準電位）はパッドＰＡＤ１に供給された１．５Ｖとなる。
【００５１】
図８は第１の実施例のＬＶＴＴＬモードにおけるテスト動作を示すブロック図である。ＬＶＴＴＬモードにおけるテスト動作時には、ヒューズＦ１を切断することなく、例えばパッドＰＡＤ１に規格に基づいて定められた２．１Ｖの電圧を供給する。また、スイッチＳＷ１、ＳＷ２、ＳＷ６及びＳＷ７はＬＶ側に予め固定されている。
【００５２】
このような状態とすると、スイッチＳＷ２がＬＶ側に固定されているため、スイッチＳＷ２からロウが出力されるので、スイッチＳＷ３はパッドＰＡＤ１の電位レベル（ハイ）を出力する。従って、スイッチＳＷ４はパッドＰＡＤ１の電圧（２．１Ｖ）を基準電位ＶＲＥＦ０として出力する。一方、スイッチＳＷ５は、スイッチＳＷ３の出力がハイであるので、非導通状態となる。また、スイッチＳＷ７がＬＶ側に固定されているので、スイッチＳＷ８は、抵抗素子Ｒ２及びＲ３の接続点の電位を基準電位ＶＲＥＦとして出力する。
【００５３】
従って、ＬＶＴＴＬモードにおけるテスト動作では、基準電位ＶＲＥＦ０（第５の基準電位）はパッドＰＡＤ１に供給された２．１Ｖ、基準電位ＶＲＥＦ（第６の基準電位）はそれを抵抗分割した電圧となる。
【００５４】
図９は第１の実施例のＬＶＴＴＬモードにおける通常動作を示すブロック図である。ＬＶＴＴＬモードにおける通常動作時には、ヒューズＦ１を切断することなく、パッドＰＡＤ１をオープン状態（ロウ）とする。また、スイッチＳＷ１、ＳＷ２、ＳＷ６及びＳＷ７はＬＶ側に固定されたままである。
【００５５】
このような状態とすると、スイッチＳＷ２がＬＶ側に固定されているため、スイッチＳＷ２からロウが出力されるので、スイッチＳＷ３はパッドＰＡＤ１の電位レベル（ロウ）を出力する。従って、スイッチＳＷ４はパッドＰＡＤ１の電位レベル（ロウ）をスイッチＳＷ６に出力する。一方、スイッチＳＷ５は、スイッチＳＷ３の出力がロウであるので、導通状態となり、基準電位発生回路１が発生した電圧が基準電位ＶＲＥＦ０として出力される。また、スイッチＳＷ７がＬＶ側に固定されているので、スイッチＳＷ８は、抵抗素子Ｒ２及びＲ３の接続点の電位を基準電位ＶＲＥＦとして出力する。
【００５６】
従って、ＬＶＴＴＬモードにおける通常動作では、基準電位ＶＲＥＦ０（第３の基準電位）は基準電位発生回路が発生した電圧、基準電位ＶＲＥＦ（第４の基準電位）はそれを抵抗分割した電圧となる。
【００５７】
このように、第１の実施例によれば、外部から電圧を供給するためのパッドとして１個のパッドＰＡＤ１のみを使用することで、ＬＶＴＴＬモードにおけるテスト動作及び通常動作並びにＳＳＴＬモードにおけるテスト動作及び通常動作を行うことができる。つまり、図１２及び図１３に示す従来の半導体装置では、パッドＰＡＤ１１に供給される電圧は、ウェハテスト時にデバイス内部に供給される電圧及びウェハテスト以外のテストモード時にデバイス内部に供給される電圧のみであるが、本実施例では、更にＳＳＴＬモードにおける基準電圧ＶＲＥＦもがパッドＰＡＤ１に供給されることになる。
【００５８】
また、ヒューズＦ１の切断によりＳＳＴＬモードにおけるテスト動作と通常動作とを切替えているので、テスト動作時にパッドＰＡＤ１に供給される電圧２．１ＶとＳＳＴＬモードの通常動作時にパッドＰＡＤ１に供給される電圧１．５Ｖとが比較的近似したものであっても、これらの差を確実に識別して正確な動作を行うことが可能である。
【００５９】
更に、図３に示すように、スイッチＳＷ４におけるパッドＰＡＤ１に接続されたスイッチ素子を、トランスファゲートではなくＮチャネルトランジスタＮ１及びＮ２のみから構成しているので、ＣＭＯＳトランジスタに寄生するバイポーラトランジスタに流れる大きな順方向電流による破壊が未然に防止される。但し、このような構成とすると、トランジスタＮ１及びＮ２が確実にオンせず、正確な動作が確保されない虞があるが、本実施例では、ＰチャネルトランジスタＰ１及びＰ２のソースに昇圧回路３により昇圧された電圧ＶＢＯＯＴを供給しているので、トランジスタＮ１及びＮ２のゲートにしきい値を越える十分な電圧を印加することが可能である。
【００６０】
次に、本発明の第２の実施例について説明する。図１に示す第１の実施例において、抵抗素子Ｒ１は、例えばトランジスタから構成される。この場合、トランジスタの応答に時間がかかるので、その後段に設けられている回路における電圧の確定は、電源投入から瞬時に行われないことがある。この結果、ＳＳＴＬモードにおける通常動作時における電源電圧ＶＲＥＦ０が不確実なものとなる。そこで、第２の実施例では、第１の実施例におけるスイッチＳＷ３を改良したスイッチＳＷ３ａを設け、このスイッチＳＷ３ａに向けて電源投入時にワンショット信号を発信する。図１０は本発明の第２の実施例におけるスイッチＳＷ３ａの構造を示す回路図である。
【００６１】
第２の実施例におけるスイッチＳＷ３ａには、スイッチＳＷ２の出力信号を反転するインバータＩＶ３が設けられている。また、スイッチＳＷ３ａの外部には、ワンショット信号ＰＯＮを反転するインバータＩＶ４が設けられている。そして、スイッチＳＷ３ａには、インバータＩＶ３及びＩＶ４の各出力信号の否定論理積をとる論理ゲートＮＡＮＤ１が設けられている。ワンショット信号ＰＯＮは、電源投入と同時に一度だけハイレベルとなる信号である。図１１はワンショット信号ＰＯＮを示すグラフ図である。
【００６２】
このように構成された第２の実施例では、ヒューズＦ１の切断後の通常動作時に電源投入からの抵抗素子Ｒ１の応答に時間がかかったとしても、論理ゲートＮＡＮＤ１の少なくとも一方の入力端にはロウレベルの信号が入力されるので、スイッチＳＷ３ａからは電源投入直後からロウレベルの信号が出力される。従って、第２の実施例によれば、電源電圧ＶＲＥＦ０を確実なものとすることができる。
【００６３】
なお、第１及び第２の実施例においても、基準電位発生回路１の動作不具合又はウェハテストによる電位調整の誤り等により、デバイス内部で基準電圧ＶＲＥＦ０を所定レベルのものとすることができない場合であっても、外部から所定レベルの基準電圧ＶＲＥＦ０を供給できるので、ヒューズＦ１の切断前にパッドＰＡＤ１に所定の電圧を供給することにより、ウェハテスト以外の種々の動作テストを行うこともできる。例えば、ロウデコーダ７等の周辺回路及びメモリセル４に供給される電圧は基準電圧ＶＲＥＦ０から生成されるので、この基準電圧ＶＲＥＦ０を調整することにより、メモリセル４等の動作テストを行うことができる。なお、このようなテストはヒューズＦ１の切断前に行われるものであるので、ＳＳＴＬモードでは行うことができない。
【００６４】
【発明の効果】
以上詳述したように、本発明によれば、ウェハテスト並びに通常動作の第１及び第２の動作モードに対し１個のパッドのみで必要な電位を外部から供給することができ、これにより、パッド数を低減することができる。
【００６５】
また、ヒューズの切断により、第１の動作モードにおけるウェハテストと通常動作とを切替えることができるので、モードを切替える制御信号を回路内部で生成する必要がなく、基準電圧のトリミング前であっても、リダンダンシテスト等を確実に行うことができる。これに対し、従来のようなテスト用の基準電位のレベルがずれているときに半導体装置の内部回路で生成させた制御信号でモードを切替える方法では、前記制御信号を発生する内部回路自体が正しく動作しないので、前記制御信号の生成が保証されていない。
【００６６】
更に、従来の半導体装置で第１の動作モードにおけるウェハテストと通常動作との動作切替を動作切替用端子に供給される電圧値、即ち入力レベルの差で行おうとしても、入力レベル間の差が小さいときにはモード切替を行うことができなかった。これに対し、本発明では、ヒューズの切断の有無で動作を切替える構成を採用しているので、動作切替用端子への入力レベルが極めて近似している場合であっても、確実に動作を切替えることができる。
【００６７】
このように、本発明では、ヒューズの切替えを採用することによって、正確な動作切替を保証することができる。
【００６８】
更にまた、請求項２におけるスイッチのうちパッドに直接接続されるスイッチを、ＣＭＯＳトランジスタではなくＮチャネルトランジスタのみから構成すれば、ＣＭＯＳトランジスタに寄生するバイポーラトランジスタに流れる大きな順方向電流による破壊が未然に防止される。この際、請求項４における昇圧回路により昇圧された電圧を前記Ｎチャネルトランジスタのゲートに供給するようにすれば、そのしきい値を越える電圧として十分である。
【００６９】
また、第１のスイッチを、第１の動作モードにおいて電源投入によりレベルが切替わるワンショット信号を入力して電源投入に応答させることにより、電源投入から瞬時に動作モードが第１の動作モードであることの判断を行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体装置の構造を示すブロック図である。
【図２】同じく、本発明の第１の実施例に係る半導体装置の構造を示すブロック図である。
【図３】スイッチＳＷ４の構造を示す回路図である。
【図４】スイッチＳＷ３の構造を示す回路図である。
【図５】基準電位発生回路１の構造を示す回路図である。
【図６】第１の実施例のＳＳＴＬモードにおけるテスト動作を示すブロック図である。
【図７】第１の実施例のＳＳＴＬモードにおける通常動作を示すブロック図である。
【図８】第１の実施例のＬＶＴＴＬモードにおけるテスト動作を示すブロック図である。
【図９】第１の実施例のＬＶＴＴＬモードにおける通常動作を示すブロック図である。
【図１０】スイッチＳＷ３ａの構造を示す回路図である。
【図１１】ワンショット信号ＰＯＮを示すグラフ図である。
【図１２】従来の半導体装置の構造を示すブロック図である。
【図１３】同じく、従来の半導体装置の構造を示すブロック図である。
【図１４】アドレスバッファ１０８、コマンド・クロックバッファ１０９及びデータ入出力バッファのデータ入力部の各入力初段部分に設けられる入力バッファの構成を示す回路図である。
【符号の説明】
１、１０１；基準電位発生回路
２、１０２；降圧回路
３、１０３；昇圧回路
４、１０４；メモリセル
５、１０５；リダンダンシセル
６、１０６；センスアンプ
７、１０７；ロウデコーダ
８、１０８；アドレスバッファ
９、１０９：コマンド・クロックバッファ
１０、１１０；リダンダンシ判定回路
１１、１１１；データ入出力バッファ
１２；比較器
ＳＷ１〜ＳＷ８；スイッチ
ＰＡＤ１、ＰＡＤ１１、ＰＡＤ１２；パッド
Ｆ１、Ｆ１１〜Ｆ１４、１０ａ、１１０ａ；ヒューズ
Ｒ１〜Ｒ３、Ｒ１１〜Ｒ１６、Ｒ１０１、Ｒ１０２；抵抗素子
Claims (10)
- ロウレベル及びハイレベルの電位が印加されて駆動し第１及び第２の基準電位を使用して第１の動作モードで動作し第３及び第４の基準電位を使用して第２の動作モードで動作し第５及び第６の基準電位を使用してウェハテストが行われる半導体装置において、前記第１及び第３の基準電位を発生する基準電位発生回路と、ウェハテスト時に外部から前記第５の基準電位が印加され、前記第１の動作モードのときに外部から前記第２の基準電位が印加され、前記第２の動作モードのときに浮遊状態となるパッドと、第１の端子と、第２の端子と、その一端がロウレベルの電位に接続され前記第１の動作モードでは切断され前記第２の動作モードでは切断されないヒューズと、その一端が前記ヒューズの他端に接続された抵抗素子と、前記第１の動作モードのときに前記抵抗素子の他端をハイレベルの電位に接続し前記第２の動作モードのときに非導通とする第１のスイッチと、前記第１の動作モードのときに前記ヒューズと前記抵抗素子との接続点の電位を出力し前記第２の動作モードのときにロウレベルの電位を出力する第２のスイッチと、この第２のスイッチの出力電位がロウレベルであるときに前記パッドの電位を出力し前記第２のスイッチの出力電位がハイレベルであるときにロウレベルの電位を出力する第３のスイッチと、この第３のスイッチの出力電位がロウレベル又は浮遊状態であるときに前記パッドを第１のノードに接続し前記第３のスイッチの出力電位が前記第５の基準電位であるときに前記パッドを前記第１の端子に接続する第４のスイッチと、前記第３のスイッチの出力電位がロウレベル又は浮遊状態であるときに前記基準電位発生回路を前記第１の端子に接続し前記第３のスイッチの出力電位が前記第５の基準電位であるときに非導通となる第５のスイッチと、前記第１の動作モードのときに前記第４のスイッチの第１のノードを前記第２の端子に接続し前記第２の動作モードのときに非導通となる第６のスイッチと、前記第１の動作モードのときに前記第３のスイッチの出力電位を出力し前記第２の動作モードのときにハイレベルの電位を出力する第７のスイッチと、前記第１の端子に接続され前記第４の基準電位を前記第３の基準電位から生成し前記第６の基準電位を前記第５の基準電位から生成する電位調整手段と、前記第７のスイッチの出力電位が前記第５の基準電位又はハイレベルであるときに前記電位調整手段の出力を前記第２の端子に接続し前記第７のスイッチの出力電位がロウレベル又は浮遊状態であるときに非導通となる第８のスイッチと、を有することを特徴とする半導体装置。
- 前記第３のスイッチは、前記ヒューズが切断される前において前記パッドに前記第５の基準電位が供給されるとその信号を前記第１の端子に出力し前記パッドが浮遊状態となると前記第５のスイッチに前記基準電位発生回路が発生する前記第３の基準電位を前記第１の端子に出力させ、ヒューズが切断された後においては前記パッドに供給された信号のレベルに依存することなく前記第５のスイッチに前記基準電位発生回路が発生する前記第１の基準電位を前記第１の端子に出力させるものであることを特徴とする請求項１に記載の半導体装置。
- 動作モードが前記第２の動作モードである場合には、前記第８のスイッチは、前記電位調整手段の出力を前記第２の端子に接続し前記電位調整手段が生成した前記第４の基準電位を前記第２の端子に出力するものであることを特徴とする請求項１又は２に記載の半導体装置。
- 前記第１、第３及び第５の基準電位を昇圧する昇圧回路を有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
- 前記第１、第３及び第５の基準電位を降圧する降圧回路を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
- 前記降圧回路から出力された電圧により動作する複数のメモリセル及びリダンダンシセルと、前記複数のメモリセルのうち不良のメモリセルを前記リダンダンシセルに置換するトリミング手段と、を有することを特徴とする請求項５に記載の半導体装置。
- 前記第１の動作モードは、ＳＳＴＬモードであり、前記第２の動作モードは、ＬＶＴＴＬモードであることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
- 前記第３のスイッチは、前記第１の動作モードにおいて電源投入によりレベルが切替わるワンショット信号を入力して前記電源投入に応答することを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
- 前記ロウレベルの電位が接地電位であり前記ハイレベルの電位が電源電位であることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
- ロウレベル及びハイレベルの電位が印加されて駆動し第１及び第２の基準電位を使用して第１の動作モードで動作し第３及び第４の基準電位を使用して第２の動作モードで動作し第５及び第６の基準電位を使用してウェハテストが行われる半導体装置であって、前記第１及び第３の基準電位を発生する基準電位発生回路と、前記第２及び第５の基準電位が外部から印加されるパッドと、第１の端子と、第２の端子と、その一端がロウレベルの電位に接続され前記第１の動作モードでは切断され前記第２の動作モードでは切断されないヒューズと、その一端が前記ヒューズの他端に接続された抵抗素子と、前記第１の動作モードのときに前記抵抗素子の他端をハイレベルの電位に接続し前記第２の動作モードのときに非導通とする第１のスイッチと、前記第１の動作モードのときに前記ヒューズと前記抵抗素子との接続点の電位を出力し前記第２の動作モードのときにロウレベルの電位を出力する第２のスイッチと、この第２のスイッチの出力電位がロウレベルであるときに前記パッドの電位を出力し前記第２のスイッチの出力電位がハイレベルであるときにロウレベルの電位を出力する第３のスイッチと、この第３のスイッチの出力電位がロウレベル又は浮遊状態であるときに前記パッドを第１のノードに接続し前記第３のスイッチの出力電位が前記第５の基準電位であるときに前記パッドを前記第１の端子に接続する第４のスイッチと、前記第３のスイッチの出力電位がロウレベル又は浮遊状態であるときに前記基準電位発生回路を前記第１の端子に接続し前記第３のスイッチの出力電位が前記第５の基準電位であるときに非導通となる第５のスイッチと、前記第１の動作モードのときに前記第４のスイッチの第１のノードを前記第２の端子に接続し前記第２の動作モードのときに非導通となる第６のスイッチと、前記第１の動作モードのときに前記第３のスイッチの出力電位を出力し前記第２の動作モードのときにハイレベルの電位を出力する第７のスイッチと、前記第１の端子に接続され前記第４の基準電位を前記第３の基準電位から生成し前記第６の基準電位を前記第５の基準電位から生成する電位調整手段と、前記第７のスイッチの出力電位が前記第５の基準電位又はハイレベルであるときに前記電位調整手段の出力を前記第２の端子に接続し前記第７のスイッチの出力電位がロウレベル又は浮遊状態であるときに非導通となる第８のスイッチと、前記第１の端子から出力された基準電位から生成された電圧により動作する複数のメモリセル及びリダンダンシセル並びに切断により前記複数のメモリセルのうち不良のメモリセルを前記リダンダンシセルに置換するリダンダンシ選択用ヒューズを備えた半導体装置のテスト方法において、前記パッドに前記第５の基準電位を供給し前記電位調整手段に前記第５の基準電位からウェハテスト用の第６の基準電位を生成させてウェハテストを行う工程と、前記モード切替用ヒューズ及び前記ウェハテストの結果不良と判定されたメモリセルについての前記リダンダンシ選択用ヒューズを切断する工程と、を有し、前記ウェハテストを行う工程は、動作モードが前記第１の動作モードであるときは、前記ヒューズを切断せずに、前記パッドに前記第５の基準電位を印加し、前記第１のスイッチがハイレベルの電位を前記抵抗素子の他端に接続し、前記第２のスイッチが前記ヒューズと前記抵抗素子との接続点の電位を出力し、前記第３のスイッチが前記パッドに印加された前記第５の基準電位を出力し、前記第４のスイッチが前記パッドを前記第１の端子に接続し、前記第５のスイッチが非導通となり、前記第６のスイッチが前記第４のスイッチの第１のノードを前記第２の端子に接続し、前記第７のスイッチが前記第３のスイッチの出力電位を出力し、前記電位調整手段が前記第５の基準電位から前記第６の基準電位を生成し、前記第８のスイッチが前記電位調整手段の出力を前記第２の端子に接続する工程であり、動作モードが前記第２の動作モードであるときは、前記ヒューズを切断せずに、前記パッドに前記第５の基準電位を印加し、前記第１のスイッチが非導通となり、前記第２のスイッチがロウレベルの電位を出力し、前記 第３のスイッチが前記パッドに印加された前記第５の基準電位を出力し、前記第４のスイッチが前記パッドを前記第１の端子に接続し、前記第５のスイッチが非導通となり、前記第６のスイッチが非導通となり、前記第７のスイッチがハイレベルの電位を出力し、前記電位調整手段が前記第５の基準電位から前記第６の基準電位を生成し、前記第８のスイッチが前記電位調整手段の出力を前記第２の端子に接続する工程であることを特徴とする半導体装置のテスト方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000167195A JP3636968B2 (ja) | 2000-06-05 | 2000-06-05 | 半導体装置及びそのテスト方法 |
| DE10126878A DE10126878B4 (de) | 2000-06-05 | 2001-06-01 | Halbleitervorrichtung |
| TW090113327A TW483248B (en) | 2000-06-05 | 2001-06-01 | Semiconductor apparatus and its testing method |
| US09/873,470 US6859067B2 (en) | 2000-06-05 | 2001-06-04 | Semiconductor apparatus |
| KR10-2001-0031405A KR100429919B1 (ko) | 2000-06-05 | 2001-06-05 | 반도체 장치 및 그 테스트 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000167195A JP3636968B2 (ja) | 2000-06-05 | 2000-06-05 | 半導体装置及びそのテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001344997A JP2001344997A (ja) | 2001-12-14 |
| JP3636968B2 true JP3636968B2 (ja) | 2005-04-06 |
Family
ID=18670382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000167195A Expired - Fee Related JP3636968B2 (ja) | 2000-06-05 | 2000-06-05 | 半導体装置及びそのテスト方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6859067B2 (ja) |
| JP (1) | JP3636968B2 (ja) |
| KR (1) | KR100429919B1 (ja) |
| DE (1) | DE10126878B4 (ja) |
| TW (1) | TW483248B (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414739B1 (ko) * | 2002-03-25 | 2004-01-13 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 내부전압 발생 장치 |
| KR100452334B1 (ko) * | 2002-10-30 | 2004-10-12 | 삼성전자주식회사 | 반도체 메모리 장치의 모드진입 제어회로 및 모드진입 방법 |
| KR100502664B1 (ko) * | 2003-04-29 | 2005-07-20 | 주식회사 하이닉스반도체 | 온 다이 터미네이션 모드 전환 회로 및 그방법 |
| JPWO2006008796A1 (ja) * | 2004-07-16 | 2008-05-01 | 富士通株式会社 | 半導体記憶装置 |
| US7442583B2 (en) * | 2004-12-17 | 2008-10-28 | International Business Machines Corporation | Using electrically programmable fuses to hide architecture, prevent reverse engineering, and make a device inoperable |
| US20060136858A1 (en) * | 2004-12-17 | 2006-06-22 | International Business Machines Corporation | Utilizing fuses to store control parameters for external system components |
| US20080061817A1 (en) * | 2004-12-17 | 2008-03-13 | International Business Machines Corporation | Changing Chip Function Based on Fuse States |
| KR100757411B1 (ko) * | 2006-02-03 | 2007-09-11 | 삼성전자주식회사 | 옵션 퓨즈 회로를 이용한 반도체 메모리 장치의 전압재설정 회로 및 그 방법 |
| US7443231B2 (en) * | 2006-08-09 | 2008-10-28 | Elite Semiconductor Memory Technology Inc. | Low power reference voltage circuit |
| KR100878298B1 (ko) | 2007-01-11 | 2009-01-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 입출력 모드 선택 회로 |
| US8068357B2 (en) * | 2007-09-05 | 2011-11-29 | Rambus Inc. | Memory controller with multi-modal reference pad |
| CN102213967A (zh) * | 2010-04-12 | 2011-10-12 | 辉达公司 | 具有电压调节功能的gpu芯片及其制作方法 |
| US9711500B1 (en) | 2016-02-16 | 2017-07-18 | Darryl G. Walker | Package including a plurality of stacked semiconductor devices having area efficient ESD protection |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3143973B2 (ja) | 1991-08-27 | 2001-03-07 | 株式会社デンソー | 半導体ウェハ |
| FR2688952B1 (fr) * | 1992-03-18 | 1994-04-29 | Sgs Thomson Microelectronics | Dispositif de generation de tension de reference. |
| KR0120606B1 (ko) | 1994-12-31 | 1997-10-30 | 김주용 | 반도체 기억소자의 자동모드 선택 회로 |
| US6052321A (en) * | 1997-04-16 | 2000-04-18 | Micron Technology, Inc. | Circuit and method for performing test on memory array cells using external sense amplifier reference current |
| KR19980056121A (ko) * | 1996-12-28 | 1998-09-25 | 김광호 | 반도체 메모리 장치의 입력 버퍼 |
| JPH1116342A (ja) | 1997-06-23 | 1999-01-22 | Fujitsu Ltd | 品種切り替え可能な半導体装置及びその動作試験方法 |
| JPH1166890A (ja) * | 1997-08-12 | 1999-03-09 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH1166862A (ja) * | 1997-08-14 | 1999-03-09 | Nec Corp | 半導体メモリ |
| JPH1188146A (ja) | 1997-09-04 | 1999-03-30 | Fujitsu Ltd | レベルインターフェース回路 |
| KR100297707B1 (ko) * | 1997-10-13 | 2001-08-07 | 윤종용 | 반도체메모리장치의입력버퍼 |
| JP3829054B2 (ja) * | 1999-12-10 | 2006-10-04 | 株式会社東芝 | 半導体集積回路 |
-
2000
- 2000-06-05 JP JP2000167195A patent/JP3636968B2/ja not_active Expired - Fee Related
-
2001
- 2001-06-01 TW TW090113327A patent/TW483248B/zh not_active IP Right Cessation
- 2001-06-01 DE DE10126878A patent/DE10126878B4/de not_active Expired - Fee Related
- 2001-06-04 US US09/873,470 patent/US6859067B2/en not_active Expired - Lifetime
- 2001-06-05 KR KR10-2001-0031405A patent/KR100429919B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW483248B (en) | 2002-04-11 |
| KR20010110211A (ko) | 2001-12-12 |
| KR100429919B1 (ko) | 2004-05-04 |
| DE10126878A1 (de) | 2002-04-25 |
| US6859067B2 (en) | 2005-02-22 |
| JP2001344997A (ja) | 2001-12-14 |
| DE10126878B4 (de) | 2011-06-09 |
| US20010050578A1 (en) | 2001-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6549480B2 (en) | Semiconductor integrated circuit allowing internal voltage to be measured and controlled externally | |
| US8766664B2 (en) | Semiconductor device including output circuit constituted of plural unit buffer circuits in which impedance thereof are adjustable | |
| JP2870277B2 (ja) | ダイナミック型ランダムアクセスメモリ装置 | |
| JP3636968B2 (ja) | 半導体装置及びそのテスト方法 | |
| KR100452322B1 (ko) | 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로 | |
| JP4280060B2 (ja) | ワードライン駆動回路 | |
| US8134882B2 (en) | Semiconductor device including an anti-fuse element | |
| US7586788B2 (en) | Nonvolatile semiconductor memory having voltage adjusting circuit | |
| JPH0667740A (ja) | 半導体装置 | |
| JP2008053259A (ja) | 半導体集積回路及びその試験方法 | |
| US8565032B2 (en) | Semiconductor device | |
| US20080298156A1 (en) | Semiconductor device undergoing defect detection test | |
| JP2000206197A (ja) | 半導体装置およびその試験方法、および半導体集積回路 | |
| JP2007004887A (ja) | 半導体記憶装置 | |
| JP3738070B2 (ja) | 半導体装置 | |
| JP2010086642A (ja) | 半導体装置および半導体装置の内部電源供給方法 | |
| JP2004199778A (ja) | 半導体記憶装置 | |
| JPH08298722A (ja) | 半導体装置および半導体装置の内部電源電位の調整方法 | |
| KR100426489B1 (ko) | 반도체 메모리 소자의 초기화 제어 회로 | |
| EP0470498A2 (en) | Improvements in or relating to integrated circuits | |
| JP2002184178A (ja) | 半導体装置 | |
| US6344763B1 (en) | Semiconductor integrated circuit device that can suppress generation of signal skew between data input/output terminals | |
| JP2001153924A (ja) | 半導体記憶装置 | |
| JP2002245795A (ja) | 半導体装置 | |
| JP4197923B2 (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20040517 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040709 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040817 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041018 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041228 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050106 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080114 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110114 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110114 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120114 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120114 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130114 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130114 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140114 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |