JP2000206197A - 半導体装置およびその試験方法、および半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 ボード等に実装された半導体装置の端子のコ
ンタクト試験等を安価に行う機能を備えた試験回路およ
びその試験方法、および半導体集積回路に関し、専用の
端子を必要とせずに簡単な起動シーケンスで起動し、か
つ、通常の使用状態では容易に起動しないようにするこ
とを目的とする。 【解決手段】 外部端子のコンタクト状態を試験するた
めの端子試験回路と、電源を印加すると第１の動作モー
ドを示す信号を出力し、第１の動作モードにおいて、チ
ップ選択用端子等の特定の端子に入力される制御信号に
応答して端子試験回路に試験モード信号を出力し、特定
の端子に入力される信号のレベル変化の回数に応答して
第２の動作モードを示す信号を出力する試験モード制御
回路部とを有する。好ましくは、第１の動作モードは、
端子試験モードであり、第２の動作モードは、通常動作
モードである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ボード等に実装さ
れた半導体装置の端子のコンタクトを確認するためのコ
ンタクト試験等を安価に行う機能を備えた半導体装置お
よびその試験方法、および半導体集積回路に関する。Ｄ
ＲＡＭ（dynamic random access memory：ダイナミック
ランダムアクセスメモリ）等のメモリデバイスからなる
半導体装置をボード等に実装する工程では、メモリデバ
イスの端子とボードの端子とが半田付け等により確実に
接続されていることを確認すること、すなわち、実装後
のメモリデバイスの端子のコンタクトチェックを行うこ
とが重要である。

【０００２】一般に、ＤＲＡＭ等のメモリデバイスは、
ＴＳＯＰ（thin small out-line package ）等の薄型の
表面実装タイプのパッケージに搭載されている。これら
のパッケージでは、ボードに実装した状態で端子の半田
付けの状態を目視で確認することができるため、実装後
のメモリデバイスの端子のコンタクトチェックを目視で
行っていた。

【０００３】しかしながら、パーソナルコンピュータが
年々小型化されるに伴って、メモリデバイスの実装面積
も年々縮小される傾向にある。このようなメモリデバイ
スの実装面積の縮小化の傾向に対応するために、近年
は、チップ（例えば、１ｃｍ角）とほぼ同じ外径寸法を
有するＣＳＰ（chip size package ：チップサイズパッ
ケージ）等のさらに実装面積が少ないパッケージが登場
してきた。この種のパッケージでは、多数の電極がパッ
ケージの底面にマトリクス状に配置されており、上記パ
ッケージをボードに実装してしまうと、メモリデバイス
の端子の接続状況を目視でチェックすることはもはや困
難である。

【０００４】

【従来の技術】上記のように、ＤＲＡＭ等のメモリデバ
イスをＣＳＰ等のパッケージに搭載し、このパッケージ
をボードに実装してから同メモリデバイスの端子のコン
タクトチェックを行う場合、同メモリデバイスの端子の
コンタクトチェックを目視でチェックすることは困難な
ので、実際にＤＲＡＭ等を動作させてコンタクトチェッ
クを行う必要がある。このために、従来は、高精度でタ
イミング設定をすることによりコンタクトチェックを行
えるような試験回路を用意していたが、どうしても試験
コストが高くなってしまうという不都合が生じてきた。

【０００５】ゲートアレイ等のロジックデバイスについ
ては、このような不都合な事態に対処するために、業界
標準となっているバウンダリスキャン（boundary scan
）等によりロジックデバイスの端子のコンタクトチェ
ックを行うための簡単な試験回路を搭載するようにして
いる。このタイプの試験回路は、複雑なタイミング設定
を必要としないので、ロジックデバイスの端子のコンタ
クトチェックを容易に遂行することができる。

【０００６】ただし、上記のバウンダリスキャン等によ
りコンタクトチェックを行う場合、通常は、コンタクト
チェック用の試験回路を起動させるための余分な端子を
必要とする。ロジックデバイスでは端子数が多く（例え
ば、２００〜２５６ピン）、かつ、ユーザ特定の仕様に
よるカスタム品が多いので、コンタクトチェック用の試
験回路を起動させるための端子を専用に設けることがで
きる。

【０００７】

【発明が解決しようとする課題】しかしながら、上記の
ようなロジックデバイスに使用されているコンタクトチ
ェック用の試験回路をＤＲＡＭ等のメモリデバイスに適
用する場合、この試験回路を起動する方法に関して次の
ような問題が生じてくる。メモリデバイスは汎用品とし
て製造される場合が多く、このような汎用品は、通常、
端子数が最小になるように設計されている。したがっ
て、ＤＲＡＭ等のメモリデバイスでは、試験回路専用の
余分な外部端子を設けることが難しい。

【０００８】さらに、メモリデバイスをボードに実装し
た状態で試験することが必要なために、ある特定の端子
に特殊な電圧を印加して試験回路を起動させることも難
しい。よって、ＤＲＡＭ等のメモリデバイスからなる半
導体装置において端子のコンタクトチェックを行う場
合、既存の端子を利用して、通常印加される電圧の範囲
内で、簡単なタイミング設定により起動することができ
る試験回路が必要となる。また一方で、このような試験
回路は、メモリデバイスの通常の動作に影響を及ぼさな
いようにするために、端子のコンタクトチェック以外の
通常の使用状態では容易に起動しないようにすることも
必要となる。

【０００９】本発明は上記問題点に鑑みてなされたもの
であり、専用の端子を必要とせずに簡単な起動シーケン
スで起動し、なおかつ、通常の使用状態においては容易
に起動しないような試験回路を有する半導体装置、およ
び同試験回路等を利用した端子試験方法、および上記試
験回路を有する半導体集積回路を提供することを目的と
するものである。

【００１０】

【課題を解決するための手段】上記問題点を解決するた
めに、本発明の半導体装置は、外部端子のコンタクト状
態を試験するための端子試験回路と、電源を印加すると
第１の動作モードを示す信号を出力し、該第１の動作モ
ードにおいて、特定の端子に入力される制御信号に応答
して前記端子試験回路に試験モード信号を出力し、前記
特定の端子に入力される信号のレベル変化の回数に応答
して第２の動作モードを示す信号を出力する試験モード
制御回路部とを有する。

【００１１】また一方で、本発明の半導体装置の端子試
験方法は、前記半導体装置の電源端子に電源を印加し、
前記半導体装置内のチップ選択用端子に活性化レベルの
チップ選択用信号を供給して前記チップ選択用端子、お
よび、前記電源端子のコンタクトを確認するための第１
の試験を行い、前記チップ選択用信号を一旦非活性レベ
ルに戻したあと再度活性化レベルにし、前記チップ選択
用端子以外の入力端子のコンタクト良否を確認するため
の試験回路を活性化して、前記入力端子のコンタクトを
確認するための第２の試験を行い、さらに、前記チップ
選択用信号を一旦非活性レベルに戻したあと再度活性化
レベルにし、データ入出力端子のコンタクト良否を確認
するための試験回路を活性化して、前記データ入出力端
子のコンタクトを確認するための第３の試験を行う。

【００１２】また一方で、本発明の半導体集積回路は、
内部回路に接続された第１の外部端子および第２の外部
端子と、電源の印加に応答して活性化され、前記第１の
外部端子に印加された制御信号に応答して試験モード信
号を出力し、前記制御信号の論理レベル変化の回数が設
定値になると非活性状態となる試験モード制御回路部
と、前記第２の外部端子に接続され、前記試験モード信
号に応答して、該第２の外部端子のコンタクト状態を判
定する端子試験回路部とを有する。

【００１３】さらに詳しく説明すると、本発明の半導体
装置およびその試験方法においては、電源投入、およ
び、チップ選択用端子等の特定の端子にチップ選択用信
号を供給することによって、クロック非同期で試験回路
を起動し、上記チップ選択用信号を所定の回数供給した
ときに自動的に試験回路が停止するようにしている。こ
こで、チップ選択用端子からのチップ選択用信号により
試験回路を制御する理由として、次の点が挙げられる。

【００１４】すなわち、複数のメモリデバイスが実装さ
れたボード上でデータバス線を共有している複数のメモ
リデバイスから１個のメモリデバイスを選択するのがチ
ップ選択用信号であり、したがって、チップ選択用信号
により１個のメモリデバイスを選択し、選択したメモリ
デバイスのデータ出力端子からデータバス線へ試験結果
を出力するようにすれば、個々のメモリデバイスについ
て別々に試験を行うことができるからである。

【００１５】より具体的には、次のようなシーケンス
(1) 〜(4) に従って、ボードに実装されたメモリデバイ
スの試験を行う。 (1) 電源を印加するとメモリデバイス内でスタータ信号
等が発生し、これでメモリデバイスは試験モードに入
る。 (2) メモリデバイス内のチップ選択用端子を第１のレベ
ル（例えば、“Ｈ（high）”レベル）にし、メモリデバ
イスを非選択状態にする。

【００１６】(3) チップ選択用端子にチップ選択用信号
を供給して同チップ選択用端子を第２のレベル（例え
ば、“Ｌ（low ）”レベル）にすると、メモリデバイス
内の試験回路が起動して試験を行う。 (4) チップ選択用端子を再び第１のレベルにすると、試
験回路が停止して通常動作モードになり、これ以降は試
験モードには入らない。

【００１７】すなわち、この場合は、電源印加で試験モ
ードに入り、チップ選択用端子が第１のレベルになった
ことを２度検出すると、通常動作モードになるような試
験回路をメモリデバイスに搭載しておく。また一方で、
メモリデバイスの端子を複数のグループに分けて試験す
る場合は、次のようなシーケンス〜に従って試験を
行う。ここでは、例えば、第１のグループの端子（チッ
プ選択用端子、および、電源端子）、第２のグループの
端子（チップ選択用端子以外の入力端子）、および第３
のグループの端子（データ入出力端子）からなる３つの
グループに分けて試験を行う場合を想定する。

【００１８】 電源を印加するとスタータ信号等が発
生し、これでメモリデバイスは試験モードに入る。 チップ選択用端子を第１のレベル（例えば、“Ｈ”
レベル）にし、メモリデバイスを非選択状態にする。 チップ選択用端子にチップ選択用信号を供給して同
チップ選択用端子を第２のレベル（例えば、“Ｌ”レベ
ル）にすると、試験回路が起動して第１のグループの端
子の試験を行う。

【００１９】 チップ選択用端子を第１のレベル（例
えば、“Ｈ”レベル）にすると、試験回路が停止する。 再度、チップ選択用端子を第２のレベル（例えば、
“Ｌ”レベル）にすると、試験回路が起動して第２のグ
ループの端子の試験を行う。 チップ選択用端子を第１のレベル（例えば、“Ｈ”
レベル）にすると、試験回路が停止する。

【００２０】 再度、チップ選択用端子を第２のレベ
ル（例えば、“Ｌ”レベル）にすると、試験回路が起動
して第３のグループの端子の試験を行う。 チップ選択用端子を第１のレベル（例えば、“Ｈ”
レベル）にすると、試験回路が停止して通常動作モード
になり、これ以降は試験モードには入らない。すなわ
ち、この場合は、電源印加で試験モードに入り、チップ
選択用端子が第１のレベルになったことを４度検出する
と、通常動作モードになるような試験回路をメモリデバ
イスに搭載しておく。

【００２１】パーソナルコンピュータ等において端子の
コンタクトチェックを行いたい場合は、上記のシーケン
スに従って複数のグループの端子のコンタクトを確認す
るための試験を順次行えばよい。また一方で、通常の使
用時においては、パーソナルコンピュータ等を起動した
後に、所定のレベルの信号を所定の回数だけチップ選択
用端子に入力して通常動作モードにしてしまえば、その
後、誤って試験モードに入ることはない。

【００２２】かくして、本発明によれば、チップ選択用
端子等の既存の端子を利用して、通常印加される電圧の
範囲内で、簡単な起動シーケンスで試験回路を起動さ
せ、し、なおかつ、通常の使用状態では容易に試験回路
を起動させないようにしているので、通常の使用状態に
影響を及ぼすことなく、従来よりも簡易な方法で端子の
コンタクトチェック等の試験を遂行することが可能にな
る。

【００２３】

【発明の実施の形態】以下、添付図面（図１〜図１１）
を参照しながら、本発明の好ましい実施の形態を説明す
る。図１は、本発明の一実施例の構成を示すブロック図
である。ここでは、メモリデバイスにおいて端子のコン
タクトチェックの試験を行うための試験回路の主要部を
示すこととする。

【００２４】図１に示す試験回路の実施例は、メモリデ
バイスの複数の端子を３つのグループに分けて試験を行
う構成になっている。第１のグループは、試験回路を動
作させるための必須の端子であり、チップ選択用信号／
ＣＳ（ここで、記号ＣＳの前の／はアクティブローの信
号を表す）を入力するためのチップ選択用端子や、メモ
リデバイス内の各種の回路に電源電圧を供給するための
電源端子が含まれる。この電源端子は、データ出力回路
部（図９および図１１にて後述する）専用の高電圧側の
電源電圧ＶＣＣＱおよび低電圧側の電源電圧ＶＳＳＱ
と、その他の内部回路用の高電圧側の電源電圧ＶＣＣお
よび低電圧側の電源電圧ＶＳＳとを供給するために使用
される。

【００２５】第２のグループは入力端子であり、クロッ
クＣＬＫおよびクロックイネーブル信号ＣＫＥを入力す
るための端子や、チップ選択用信号／ＣＳ以外の各種の
コマンド信号（メモリデバイスの動作モードを選択する
ためのローアドレスストローブ信号／ＲＡＳ、コラムア
ドレスストローブ信号／ＣＡＳ、およびライトイネーブ
ル信号／ＷＥ）を入力するための端子や、一部のデータ
をマスクして書き換えないようにするデータマスク信号
ＤＱＭを入力するためのＤＱＭ端子や、アドレスＡ０〜
Ａｍ（ｍは任意の正の整数）を入力するためのアドレス
入力端子が含まれる。ここで、記号ＲＡＳ、ＣＡＳおよ
びＷＥの前の／はアクティブローの信号を表している。

【００２６】第３のグループはデータ入出力端子（Ｉ／
Ｏ端子と略記することもある）であり、データＤＱ０〜
ＤＱｎ（ｎは任意の正の整数）を入力するための端子が
含まれる。図１に示す実施例は、第１および第２のグル
ープの端子のコンタクトを確認するための試験を行う入
力端子試験回路部１が設けられている。試験モード制御
回路部２は、上記の３つのグループに分類された端子の
コンタクトを確認するための試験のシーケンスを制御す
る機能を有する。

【００２７】図１において、クロックＣＬＫおよびクロ
ックイネーブル信号ＣＫＥは、入力端子試験回路部１に
供給されると共に、クロック入力バッファ１１を経由し
てメモリデバイス内部に供給される。ローアドレススト
ローブ信号／ＲＡＳ、コラムアドレスストローブ信号／
ＣＡＳ、およびライトイネーブル信号／ＷＥは、入力端
子試験回路部１に供給されると共に、コマンド入力バッ
ファ１３を経由してメモリデバイス内部に供給される。
アドレスＡ０〜Ａｍは、入力端子試験回路部１に供給さ
れると共にアドレス入力バッファ１２を経由してメモリ
デバイスに供給される。

【００２８】さらに、図１に示す実施例は、電源端子を
介して電源が印加されたことを検出してスタータ信号を
生成するスタータ３と、このスタータ信号およびチップ
選択用信号／ＣＳによってメモリデバイスをどの種類の
試験モードにするかまたは通常動作モードにするかを決
定し、さらに試験モードの場合、どのグループの端子の
試験を行うのかを決定する試験モード制御回路部２とを
設けている。なお、スタータ３の電源は、データ出力回
路部（図９および図１１にて後述する）専用の電源電圧
ＶＣＣＱ、ＶＳＳＱを供給するための電源端子に接続す
るのが好ましい。その理由としては、後述するように、
本実施例では試験結果を、電源電圧ＶＣＣＱ、ＶＳＳＱ
が供給されるデータ出力回路部から出力するため、端子
接続試験時に、電源電圧ＶＣＣＱ、ＶＳＳＱがデータ出
力回路部に確実に供給されていることが必須条件になっ
ていることが挙げられる。

【００２９】上記の電源端子を介してスタータ３に電源
が印加されると、スタータ３は、スタータ信号を生成
し、このスタータ信号が試験モード制御回路部２に入力
されると、試験モード制御回路部２は活性化される。つ
いで、チップ選択用信号／ＣＳが“Ｌ”レベルになるこ
とによって、試験モード制御回路部２は試験モード信号
Ｓｍを出力する。この試験モード制御回路部２から出力
される試験モード信号Ｓｍによってメモリデバイスを試
験モードにする。さらに、試験モード制御回路部２は、
チップ選択用信号／ＣＳに従って端子接続試験用の回路
を制御し、“Ｈ”レベルのチップ選択用信号／ＣＳを所
定の回数だけ検出したときに試験を終了してメモリデバ
イスを通常動作モードにする。

【００３０】チップ選択用信号／ＣＳを入力するための
チップ選択用端子と、高電圧側の電源電圧ＶＣＣを供給
するための電源線との間に挿入されている抵抗は、チッ
プ選択用端子が接続不良であった場合でも“Ｈ”レベル
のチップ選択用信号／ＣＳを試験モード制御回路部２に
供給できるようにすると共に（／ＣＳ＝“Ｈ”）、これ
によってデータ入出力端子ＤＱ０〜ＤＱｎ（一つのデー
タ入出力端子を代表してＤＱと表すこともある）をハイ
インピーダンスの状態に保持し（ＤＱ＝“Ｈｉｇｈ−
Ｚ”）、他のメモリデバイスの試験に影響を与えないよ
うにする機能を有する。

【００３１】さらに、図１に示す実施例は、データ（Ｄ
Ｑ０〜ＤＱｎ）を入力する試験データ切り替え回路部５
を設けている。この試験データ切り替え回路部５は、第
１のグループ〜第３グループの端子の試験結果を試験モ
ード信号Ｓｍにより切り替えてデータ入出力バッファ６
に送信する回路である。データ入出力バッファ６は、デ
ータバスとの間でデータ（ＤＱ０〜ＤＱｎ）のやり取り
を行う機能を有し、データ切り替え部１６を備えてい
る。メモリデバイスが端子接続試験モードになっている
ときは、端子の試験結果を示す信号が、クロックＣＬＫ
とは非同期で出力される。これに対し、メモリデバイス
が通常動作モードになっているときは、データバスから
の信号が、クロックＣＬＫに同期して出力される。

【００３２】図２および図３は、本発明の半導体装置の
試験方法を説明するためのフローチャートのその１およ
びその２であり、図４は、入力端子試験用テーブルの一
例を示す図であり、図５は、Ｉ／Ｏ端子（データ入出力
端子）試験用テーブルの一例を示す図である。ただし、
ここでは、図１の実施例にて説明したように、３つのグ
ループの端子のコンタクトを確認するための試験を行う
方法を説明する。なお、これ以降、前述した構成要素と
同様のものについては、同一の参照番号を付して表すこ
ととする。

【００３３】図２のフローチャートにおいて、電源を印
加すると、スタータにてスタータ信号が生成され、メモ
リデバイスが試験モードに入る。このときに、ステップ
Ｓ１に示すように、チップ選択用端子に“Ｈ”レベルの
チップ選択用信号／ＣＳを入力し、メモリデバイスを非
選択状態にする。これによって、ステップＳ２に示すよ
うに、データ入出力端子ＤＱ０〜ＤＱｎをハイインピー
ダンスの状態に保持する（ＤＱ＝“Ｈｉｇｈ−Ｚ”）。

【００３４】つぎに、ステップＳ３に示すように、チッ
プ選択用端子に“Ｌ”レベルのチップ選択用信号／ＣＳ
を入力する（１回目の／ＣＳ＝“Ｌ”）。この“Ｌ”レ
ベルのチップ選択用信号／ＣＳによって端子接続試験用
の回路が起動し、第１のグループの端子の試験を行う。
もし、第１のグループの端子のコンタクトが全て良好で
あれば（ステップＳ４）、特定のデータ入出力端子ＤＱ
から出力されるデータは全て“Ｌ”レベルになる（ＤＱ
＝“Ｌ”）。

【００３５】第１のグループの端子の試験は、１回目の
“Ｌ”レベルのチップ選択用信号／ＣＳが入力されたと
きに、ＤＱ＝“Ｌ”になると合格である。換言すれば、
次のような試験結果が得られたときに、第１のグループ
の端子の試験に合格したことになる。すなわち、 スタータ信号が生成されたということは、電源電圧
ＶＣＣＱ、ＶＳＳＱを供給するための電源端子の接続は
良好であることを意味する。または、 端子接続試験を行う回路が動作したということは、
電源電圧ＶＣＣ、ＶＳＳを供給するための電源端子の接
続は良好であることを意味する。さらに、 データ（ＤＱ）が全て“Ｌ”レベルとなったという
ことは、チップ選択用信号／ＣＳを入力するためのチッ
プ選択用端子の接続は良好であることを意味する。

【００３６】また一方で、上記の試験の結果として（ス
テップＳ４）、出力されるデータ（ＤＱ）が“Ｈ”レベ
ルになっていることが確認されたときは、第１のグルー
プのいずれかの端子のコンタクトが不良になっていると
判定される（ステップＳ５）。つぎに、ステップＳ６に
示すように、チップ選択用端子に“Ｈ”レベルのチップ
選択用信号／ＣＳを入力すると（／ＣＳ＝“Ｈ”）、ス
テップＳ７に示すように、データ入出力端子ＤＱ０〜Ｄ
Ｑｎはハイインピーダンスの状態になる（ＤＱ＝“Ｈｉ
ｇｈ−Ｚ”）。

【００３７】さらに、ステップＳ８に示すように、チッ
プ選択用端子に“Ｌ”レベルのチップ選択用信号／ＣＳ
を再び入力する（２回目の／ＣＳ＝“Ｌ”）。この
“Ｌ”レベルのチップ選択用信号／ＣＳによって第２の
グループの端子の試験が開始される。第２のグループの
端子の試験は、２回目の／ＣＳ＝“Ｌ”のときに、図４
のテーブルＮｏ．１の入力端子試験用テーブルに従って
遂行される。

【００３８】図４の入力端子試験用テーブルは、アドレ
スＡ０〜Ａ６、データマスク信号ＤＱＭ、ライトイネー
ブル信号／ＷＥ、コラムアドレスストローブ信号／ＣＡ
Ｓ、ローアドレスストローブ信号／ＲＡＳ、クロックイ
ネーブル信号ＣＫＥ、およびクロックＣＬＫを入力する
ための複数の入力端子のいずれか一つに“Ｈ”レベル
（“１”のレベル）の信号が入力されたときに、試験結
果を出力するデータ入出力端子ＤＱ（ＤＱ０〜ＤＱ７の
いずれか一つ。ただし、同一の試験結果を複数のデータ
入出力端子ＤＱから同時出力可能な構成にしてもよい）
が“Ｈ”レベル（“１”のレベル）になるか否かを試験
するようになっている（図２のステップＳ９）。

【００３９】さらに、図２のフローチャートのステップ
Ｓ１０において、複数の入力端子のいずれか一つに
“Ｈ”レベル（“１”のレベル）の信号を入力したとき
にデータＤＱが“Ｈ”レベルになっている場合は、上記
の入力端子のコンタクトが良好であると判定する。さら
に、入力端子試験用テーブルに従って、“Ｈ”レベル
（“１”のレベル）の信号を入力する入力端子の位置を
順次変化させることにより、全ての入力端子のコンタク
トが良好であるか否かを試験する。いずれの入力端子を
試験してもデータＤＱが“Ｈ”レベルになっていること
が確認された場合、第２のグループの端子の試験に合格
したことになる（ステップＳ１２）。

【００４０】また一方で、０本または２本以上の入力端
子が“Ｈ”レベルであることを入力端子試験回路部が検
出した場合、“Ｌ”レベル（“０”のレベル）のデータ
が出力され、入力端子のコンタクトが不良と判定される
（ステップＳ１１）。つぎに、ステップＳ１３に示すよ
うに、チップ選択用端子に“Ｈ”レベルのチップ選択用
信号／ＣＳを入力し（／ＣＳ＝“Ｈ”）、ステップＳ１
４に示すように、データ入出力端子ＤＱ０〜ＤＱｎをハ
イインピーダンスの状態にする（ＤＱ＝“Ｈｉｇｈ−
Ｚ”）。

【００４１】さらに、図３のフローチャートにおいて、
ステップＳ１５に示すように、チップ選択用端子に
“Ｌ”レベルのチップ選択用信号／ＣＳを再び入力する
（３回目の／ＣＳ＝“Ｌ”）。この“Ｌ”レベルのチッ
プ選択用信号／ＣＳに応答してステップＳ１６からステ
ップＳ２１までの第３のグループの端子の試験を行う。
第３のグループの端子の試験は、３回目の／ＣＳ＝
“Ｌ”のときに、図５のテーブルＮｏ．２のＩ／Ｏ端子
試験用テーブルに従って遂行される。

【００４２】図５のＩ／Ｏ端子試験用テーブルは、８ビ
ットのデータ（ＤＱ０〜ＤＱ７）をそれぞれ入力するた
めの８つのＩ／Ｏ端子のうち、特定のＩ／Ｏ端子に
“Ｈ”レベル（“１”のレベル）のデータをその他のＩ
／Ｏ端子に“Ｌ”レベル（“０”のレベル）のデータを
同時に入力するようにしたものである。ここでは、特定
のＩ／Ｏ端子の位置を変えることにより、入力されるデ
ータ（ＤＱ０〜ＤＱ７）について、５通りの“Ｈ”レベ
ル（“１”のレベル）およびＬ”レベル（“０”のレベ
ル）の組み合わせを作成している。このような組み合わ
せにより、各々のＩ／Ｏ端子のコンタクトの試験だけで
なく、隣り同士のＩ／Ｏ端子間のショート等も試験する
ことができる。この場合、Ｉ／Ｏ端子に不良がないとき
は、Ｉ／Ｏ端子に入力された信号（データ）は、そのま
まＩ／Ｏ端子から出力される。

【００４３】このステップＳ１６からＳ２１までの工程
を具体的に説明すると、図３のフローチャートのＳ１６
において、ライトイネーブル信号／ＷＥを入力するため
の端子を利用して、データ（ＤＱ０〜ＤＱ７）の入力と
出力との切り替えを行う。すなわち、ライトイネーブル
信号／ＷＥを“Ｈ”レベルにしデータ入力状態とした上
で、Ｉ／Ｏ端子試験用テーブルに従って各Ｉ／Ｏ端子に
データＤＱ０〜ＤＱ７を同時に入力し（ステップＳ１
７）、ついでライトイネーブル信号／ＷＥを“Ｌ”レベ
ルに変えデータ出力状態に切り替えて（ステップＳ１
８）、入力したデータ（ＤＱ０〜ＤＱ７）を再び各Ｉ／
Ｏ端子より出力する。

【００４４】図３のステップＳ１９において、入力した
データＤＱ０〜ＤＱ７がそのまま出力された場合、Ｉ／
Ｏ端子のコンタクトに不良がないと判定される。さら
に、Ｉ／Ｏ端子試験用テーブルに従ってデータ（ＤＱ０
〜ＤＱ７）の“１”および“０”の組み合わせを変える
ことにより、全ての組み合わせに対しＩ／Ｏ端子のコン
タクトが良好であるか否かを試験する（ステップＳ２
１）。この結果、どの組み合わせに対してもデータ（Ｄ
Ｑ０〜ＤＱ７）がそのまま出力されることが確認された
場合、第３のグループの端子の試験にも合格したことに
なる。このときに、全ての端子のコンタクトの試験結果
が良好である、すなわち、試験対象のメモリデバイスが
良品であると判定される（ステップＳ２２）。

【００４５】つぎに、ステップＳ２３に示すように、チ
ップ選択用端子に“Ｈ”レベルのチップ選択用信号／Ｃ
Ｓを入力すると（／ＣＳ＝“Ｈ”）、ステップＳ２４に
示すように、データ入出力端子ＤＱ０〜ＤＱｎがハイイ
ンピーダンスの状態になる（ＤＱ＝“Ｈｉｇｈ−
Ｚ”）。このときに、メモリデバイスが通常動作モード
になり、これ以降は試験モードには入らない。すなわ
ち、図２および図３のフローチャートによる試験方法で
は、チップ選択用端子が“Ｈ”レベルになったことを４
度検出すると、通常動作モードになる。

【００４６】以上、一つのメモリデバイスの端子接続良
否判定試験を行うためのフローを説明したが、このメモ
リデバイスとデータパスを共有する他のメモリデバイス
の端子接続良否を判定する場合は、他のメモリデバイス
に対し活性化レベルのチップ選択用信号／ＣＳを繰り返
し投入し、図２および図３で示したフローと同様の試験
を行えばよい。

【００４７】図６は、図１の試験モード制御回路部の具
体的な構成例を示す回路図であり、図７は、図１の試験
モード制御回路部の動作を説明するためのタイミングチ
ャートである。図６に示す試験モード制御回路部２は、
ｐチャネル型ＭＯＳトランジスタ（以下、ｐＭＯＳトラ
ンジスタと略記する）およびｎチャネル型ＭＯＳトラン
ジスタ（以下、ｎＭＯＳトランジスタと略記する）から
なるトランスファスイッチ（例えば、トランスファスイ
ッチ２６）と、一対のインバータ（例えば、インバータ
２７、２８）とを組み合わせたラッチ回路で構成される
回路要素を複数段（図６では、７段）縦続形式で接続す
ることにより構成される。

【００４８】より詳しくいえば、１段目の回路要素は、
チップ選択用信号／ＣＳに応答して開閉動作するトラン
スファスイッチ２６と、一対のインバータ２７、２８か
らなるラッチ回路部とを有する。ここで、トランスファ
スイッチ２６を構成するｐＭＯＳトランジスタとｎＭＯ
Ｓトランジスタとは、互いに並列に接続されている。ｐ
ＭＯＳトランジスタのゲートには、ＮＯＲゲート２４の
出力がインバータ２５を介して接続されるが、ｎＭＯＳ
トランジスタのゲートには、ＮＯＲゲート２４の出力が
そのまま入力される。さらに、ｐＭＯＳトランジスタの
ソースおよびｎＭＯＳトランジスタのドレインは、デー
タ出力回路部（図９および図１１にて後述する）専用の
電源電圧ＶＣＣＱを供給するための電源端子（ノード
Ａ）に接続される。また一方で、ｐＭＯＳトランジスタ
のドレインおよびｎＭＯＳトランジスタのソースは、１
段目の回路要素内のラッチ回路部の入力端に接続され
る。

【００４９】１段目のラッチ回路部の入力端は、ｎＭＯ
Ｓトランジスタ２０ａのドレインに接続される。このｎ
ＭＯＳトランジスタ２０ａのゲートには、スタータ３か
らのスタータ信号（ＳＴＡＲＴＱ）が入力される。ｎＭ
ＯＳトランジスタ２０ａは、スタータからのスタータ信
号に応じてオン・オフ（ＯＮ／ＯＦＦ）動作を行うこと
により、１段目のラッチ回路部の状態を制御する。すな
わち、“Ｈ”レベルのパルスのスタータ信号に応答し
て、ｎＭＯＳトランジスタ２０ａはオンし、ラッチ回路
部の入力端は“Ｌ”レベルにリセットされる。

【００５０】さらに、２段目の回路要素は、１段目の回
路要素と同じように、チップ選択用信号／ＣＳに応答し
て開閉動作するトランスファスイッチ２９と、一対のイ
ンバータ３０、３１からなるラッチ回路部とを有する。
ここで、１段目のラッチ回路部の出力端（ノードＢ）
は、２段目のトランスファスイッチ２９のｐＭＯＳトラ
ンジスタのソースおよびｎＭＯＳトランジスタのドレイ
ンに接続される。

【００５１】さらに、３段目の回路要素は、前段部の回
路要素と同じように、チップ選択用信号／ＣＳに応答し
て開閉動作するトランスファスイッチ３２と、一対のイ
ンバータ３３、３４からなるラッチ回路部とを有する。
ここで、２段目のラッチ回路部の出力端（ノードＣ）
は、３段目のトランスファスイッチ３２のｐＭＯＳトラ
ンジスタのソースおよびｎＭＯＳトランジスタのドレイ
ンに接続される。３段目のラッチ回路部の入力端は、ｎ
ＭＯＳトランジスタ２０ｂのドレインに接続される。こ
のｎＭＯＳトランジスタ２０ｂのゲートには、スタータ
３からのスタータ信号（ＳＴＡＲＴＱ）が入力される。
ｎＭＯＳトランジスタ２０ｂは、スタータからのスター
タ信号に応じてオン・オフ動作を行うことにより、３段
目のラッチ回路部の状態を制御する。

【００５２】さらに、４段目の回路要素は、前段部の回
路要素と同じように、チップ選択用信号／ＣＳに応答し
て開閉動作するトランスファスイッチ３５と、一対のイ
ンバータ３６、３７からなるラッチ回路部とを有する。
ここで、３段目のラッチ回路部の出力端（ノードＤ）
は、４段目のトランスファスイッチ３５のｐＭＯＳトラ
ンジスタのソースおよびｎＭＯＳトランジスタのドレイ
ンに接続される。

【００５３】さらに、５段目の回路要素は、前段部の回
路要素と同じように、チップ選択用信号／ＣＳに応答し
て開閉動作するトランスファスイッチ３８と、一対のイ
ンバータ３９、４０からなるラッチ回路部とを有する。
ここで、４段目のラッチ回路部の出力端（ノードＥ）
は、５段目のトランスファスイッチ３８のｐＭＯＳトラ
ンジスタのソースおよびｎＭＯＳトランジスタのドレイ
ンに接続される。５段目のラッチ回路部の入力端は、ｎ
ＭＯＳトランジスタ２０ｃのドレインに接続される。こ
のｎＭＯＳトランジスタ２０ｃのゲートには、スタータ
３からのスタータ信号（ＳＴＡＲＴＱ）が入力される。
ｎＭＯＳトランジスタ２０ｃは、スタータからのスター
タ信号に応じてオン・オフ動作を行うことにより、５段
目のラッチ回路部の状態を制御する。

【００５４】さらに、６段目の回路要素は、前段部の回
路要素と同じように、チップ選択用信号／ＣＳに応答し
て開閉動作するトランスファスイッチ４１と、一対のイ
ンバータ４２、４３からなるラッチ回路部とを有する。
ここで、５段目のラッチ回路部の出力端（ノードＦ）
は、６段目のトランスファスイッチ４１のｐＭＯＳトラ
ンジスタのソースおよびｎＭＯＳトランジスタのドレイ
ンに接続される。

【００５５】さらに、７段目（最終段）の回路要素は、
前段部の回路要素と同じように、チップ選択用信号に応
答して開閉動作するトランスファスイッチ４４と、一対
のインバータ４５、４６からなるラッチ回路部とを有す
る。ここで、６段目のラッチ回路部の出力端（ノード
Ｇ）は、７段目のトランスファスイッチ４４のｐＭＯＳ
トランジスタのソースおよびｎＭＯＳトランジスタのド
レインに接続される。７段目のラッチ回路部の出力端
（ノードＨ）は、ＮＡＮＤゲート４９ａの入力端に接続
される。

【００５６】さらに、図６に示す試験モード制御回路部
２は、１段目の回路要素の入力側に、チップ選択用信号
／ＣＳおよびスタータ信号（ＳＴＡＲＴＱ）を処理して
上記７段の回路要素に供給するためのＮＯＲゲート２４
と、ＮＡＮＤゲート２２とを設けている。さらに、図６
に示す試験モード制御回路部２は、ノードＣからの信号
とノードＤからの信号とを受信するＮＡＮＤゲート４７
ａと、このＮＡＮＤゲート４７ａの出力端に接続される
インバータ４７ｂと、ノードＥからの信号とノードＦか
らの信号とを受信するＮＡＮＤゲート４８ａと、このＮ
ＡＮＤゲート４８ａの出力端に接続されるインバータ４
８ｂと、ノードＧからの信号とノードＨからの信号とを
受信するＮＡＮＤゲート４９ａと、このＮＡＮＤゲート
４９ａの出力端に接続されるインバータ４９ｂとを設け
ている。試験モードと通常動作モードとを切り替える場
合に、試験モード切り替え信号ＴＥＳＴ４が、ノードＨ
から出力される。また一方で、試験モードになっている
場合に、第１のグループの端子を試験するための第１の
試験モード信号ＴＥＳＴ１が、インバータ４７ｂから出
力され、第２のグループの端子を試験するための第２の
試験モード信号ＴＥＳＴ２が、インバータ４８ｂから出
力され、第３のグループの端子を試験するための第３の
試験モード信号ＴＥＳＴ３が、インバータ４９ｂから出
力される。

【００５７】ついで、図７のタイミングチャートに基づ
いて、図６の試験モード制御回路部の各部の動作を説明
する。メモリデバイスの端子の試験を行う場合、まず、
データ出力回路部専用の電源電圧ＶＣＣＱを供給するた
めの電源端子に電源を印加する（図７の（ａ）部）。つ
ぎに、上記電源端子に電源が印加されたことをスタータ
により検出して、“Ｈ”レベルのスタータ信号（ＳＴＡ
ＲＴＱ）を生成する（図７の（ｂ）部）。この“Ｈ”レ
ベルのスタータ信号がｎＭＯＳトランジスタ２０ａ〜２
０ｄのゲートに入力され、対応するラッチ回路部の出力
端が“Ｈ”レベルになる。したがって、７段目のラッチ
回路の出力端のノードＨも“Ｈ”レベルになり、“Ｈ”
レベルの試験モード切り替え信号ＴＥＳＴ４がノードＨ
から出力されので、通常動作モードから試験モードに切
り替わる（図７の（ｄ）部）。なお、このとき、“Ｈ”
レベルのスタータ信号によりＮＯＲゲート２４の出力は
“Ｌ”レベルであるので、トランスファスイッチ２６、
３２、３８および４４はオフ状態、トランスファスイッ
チ２９、３５および４１はオン状態となる。したがっ
て、ノードＣ、Ｄ、Ｅ、Ｆ、ＧおよびＨのレベルは、そ
れぞれ“Ｌ”、“Ｈ”、“Ｌ”、“Ｈ”、“Ｌ”および
“Ｈ”となり、試験モード信号ＴＥＳＴ１、ＴＥＳＴ
２、ＴＥＳＴ４はいずれも“Ｌ”レベルとなる。

【００５８】ついで、チップ選択用端子からＮＡＮＤゲ
ート２２へ“Ｈ”レベルのチップ選択用信号／ＣＳを供
給する（図７の（ｃ）部）。このために、ＮＯＲゲート
２２の出力レベルが“Ｌ”レベルになる。また一方で、
スタータ信号は“Ｌ”レベルになるので、ＮＯＲゲート
２４の出力レベルが“Ｈ”レベルになり、トランスファ
スイッチの状態が反転する。すなわち、トランスファス
イッチ２９、３５および４１がオフ状態、トランスファ
スイッチ３６、３２および４４がオン状態になる。さら
に、“Ｌ”レベルのスタータ信号がｎＭＯＳトランジス
タ２０ａ〜２０ｄのゲートに入力されているので、対応
するラッチ回路部の出力端が“Ｌ”レベルになって（例
えば、ノードＢが“Ｈ”レベルから“Ｌ”レベルにな
る）、試験モード制御回路部内のリセット動作は終了す
る。また一方で、ノードＡには、電源電圧ＶＣＣＱの
“Ｈ”レベルが印加されるので、１段目のラッチ回路の
出力端（ノードＢ）のレベルは“Ｈ”レベルから“Ｌ”
レベルへ反転する。

【００５９】つぎに、１回目の“Ｌ”レベルのチップ選
択用信号／ＣＳがＮＡＮＤゲート２２に供給されると、
ＮＯＲゲート２４の出力レベルが“Ｌ”レベルになり、
トランスファスイッチ２９が動作状態になる。それゆえ
に、１段目のラッチ回路部の出力端のノードＢの“Ｌ”
レベルがトランスファスイッチ２９を介して２段目のラ
ッチ回路部に入力し、２段目のラッチ回路部の出力端
（ノードＣ）は“Ｌ”レベルから“Ｈ”レベルに変化す
る。一方、このとき、ノードＤ、Ｅ、ＦおよびＧのレベ
ルは変化しない。したがって、ノードＣおよびノードＤ
のレベルが“Ｈ”レベルとなるので、ＮＡＮＤゲート４
７ａの２つの入力端のいずれにも“Ｈ”レベルの信号が
供給される。この結果、ＮＡＮＤゲート４７ａの出力レ
ベルが“Ｌ”レベルになり、インバータ４７ｂを通して
“Ｈ”レベルの第１の試験モード信号ＴＥＳＴ１が出力
される。このときに、第１のグループの端子を試験する
ための第１の試験モードになる。この第１の試験モード
は、対応するラッチ回路部によって、“Ｈ”レベルのチ
ップ選択用信号／ＣＳが供給されるまで保持される（図
７の（ｅ）部）。

【００６０】その後、“Ｈ”レベルのチップ選択用信号
／ＣＳがＮＡＮＤゲート２２に供給されると、ＮＯＲゲ
ート２４の出力レベルが“Ｈ”レベルになり、トランス
ファスイッチ３２が動作状態になる。それゆえに、２段
目のラッチ回路部の出力端のノードＣの“Ｈ”レベルに
よりノードＤが“Ｈ”レベルから“Ｌ”レベルに変化
し、ＮＡＮＤゲート４７ａの一方の入力端には“Ｈ”レ
ベル、他方の入力端には“Ｌ”レベルの信号が供給され
る。この結果、ＮＡＮＤゲート４７ａの出力レベルが
“Ｈ”レベルになり、インバータ４７ｂを通して“Ｌ”
レベルの第１の試験モード信号ＴＥＳＴ１が出力され
る。このときに、試験回路が停止し、第１の試験モード
が終了する。

【００６１】その後、スタータ信号が“Ｌ”レベルにな
っている状態で、２回目の“Ｌ”レベルのチップ選択用
信号／ＣＳがＮＡＮＤゲート２２に供給されると、ＮＯ
Ｒゲート２４の出力レベルが“Ｌ”レベルになり、トラ
ンスファスイッチ３５が動作状態になる。それゆえに、
４段目および５段目のラッチ回路部の出力端のノードＥ
およびノードＦがいずれも“Ｈ”レベルになる。この結
果、ＮＡＮＤゲート４８ａの出力レベルが“Ｌ”レベル
になり、インバータ４８ｂを通して“Ｈ”レベルの第２
の試験モード信号ＴＥＳＴ２が出力される。このとき
に、第２のグループの端子を試験するための第２の試験
モードになる。この第２の試験モードは、対応するラッ
チ回路部によって、“Ｈ”レベルのチップ選択用信号／
ＣＳが供給されるまで保持される（図７の（ｆ）部）。

【００６２】その後、“Ｈ”レベルのチップ選択用信号
／ＣＳがＮＡＮＤゲート２２に再度供給されると、ＮＯ
Ｒゲート２４の出力レベルが再度“Ｈ”レベルになり、
トランスファスイッチ３８が動作状態になる。それゆえ
に、５段目のラッチ回路部の出力端のノードＦが“Ｈ”
レベルから“Ｌ”レベルに変化し、ＮＡＮＤゲート４８
ａの出力レベルが“Ｈ”レベルになり、インバータ４８
ｂを通して“Ｌ”レベルの第２の試験モード信号ＴＥＳ
Ｔ２が出力される。このときに、試験回路が停止し、第
２の試験モードが終了する。

【００６３】その後、スタータ信号が“Ｌ”レベルにな
っている状態で、３回目の“Ｌ”レベルのチップ選択用
信号／ＣＳがＮＡＮＤゲート２２に供給されると、ＮＯ
Ｒゲート２４の出力レベルが“Ｌ”レベルになり、トラ
ンスファスイッチ４１が動作状態になる。それゆえに、
６段目および７段目のラッチ回路部の出力端のノードＧ
およびノードＨが共に“Ｈ”レベルとなり、ＮＡＮＤゲ
ート４９ａの２つの入力端のいずれにも“Ｈ”レベルの
信号が供給される。この結果、ＮＡＮＤゲート４９ａの
出力レベルが“Ｌ”レベルになり、インバータ４９ｂを
通して“Ｈ”レベルの第３の試験モード信号ＴＥＳＴ３
が出力される。このときに、第３のグループの端子を試
験するための第３の試験モードになる。この第３の試験
モードは、対応するラッチ回路部によって、“Ｈ”レベ
ルのチップ選択用信号／ＣＳが供給されるまで保持され
る（図７の（ｇ）部）。

【００６４】その後、“Ｈ”レベルのチップ選択用信号
／ＣＳがＮＡＮＤゲート２２に再度供給されると、ＮＯ
Ｒゲート２４の出力レベルが再度“Ｈ”レベルになり、
トランスファスイッチ４４が動作状態になる。それゆえ
に、６段目および７段目のラッチ回路部の出力端のノー
ドＨが“Ｈ”レベルから“Ｌ”レベルに変化し、ＮＡＮ
Ｄゲート４９ａの２つの入力端には、それぞれ“Ｈ”レ
ベルと“Ｌ”レベルの信号が供給される。この結果、Ｎ
ＡＮＤゲート４９ａの出力レベルが“Ｈ”レベルにな
り、インバータ４９ｂを通して“Ｌ”レベルの第３の試
験モード信号ＴＥＳＴ３が出力される。このときに、試
験回路が停止し、第３の試験モードが終了する。

【００６５】同時に、７段目のラッチ回路の出力端のノ
ードＨが“Ｈ”レベルから“Ｌ”レベルに変化すること
により、このノードＨから出力される試験モード切り替
え信号ＴＥＳＴ４も“Ｌ”レベルになる。これによっ
て、試験モードが終了して通常動作モードに入る。ま
た、この状態では、ＮＡＮＤゲート２２の一方の入力端
が常に“Ｌ”レベルになるので、それ以後のチップ選択
用信号／ＣＳを受け付けなくなる。すなわち、“Ｌ”レ
ベルのチップ選択用信号／ＣＳが所定の回数だけ（ここ
では、４回）入力されると、試験モードから通常動作モ
ードに自動的に切り替わることになると共に、これ以
後、誤って試験モードに入ることはない。

【００６６】図８は、図１の入力端子試験回路部の具体
的な構成例を示す回路図である。入力端子試験回路部１
は、前述したように、第２のグループの端子のコンタク
トを確認するための試験を行う。図８に示す入力端子試
験回路部は、第２のグループの端子（すなわち、入力端
子）のコンタクトを確認するための第２の試験モード信
号ＴＥＳＴ２が入力されるインバータ１−１と、抵抗を
介して直列に接続されるｐＭＯＳトランジスタ１−２お
よびｎＭＯＳトランジスタ１−３と、ｎＭＯＳトランジ
スタ１−３のドレインからの信号を受け取る２つのイン
バータ１−４、１−５とを設けている。ここで、ｐＭＯ
Ｓトランジスタ１−２およびｎＭＯＳトランジスタ１−
３はインバータ回路を構成し、インバータ１−１からの
信号を反転出力する機能を有する。

【００６７】さらに、図８に示す入力端子試験回路部
は、アドレスＡ０〜Ａｍ（ここでは、アドレスＡ０〜Ａ
４を処理するＮＯＲゲートを代表して示す）およびクロ
ックＣＬＫや、（／ＣＳ以外の）各種のコマンド信号を
受ける端子のコンタクト状態を判定するための複数のＮ
ＯＲゲート１−７、１−１０、１−１６、１−２２、１
−２８、…と、これらのＮＯＲゲートにそれぞれ接続さ
れる複数のインバータ１−８、１−１１、１−１７、１
−２３、１−２９、…とを設けている（ただし、最終段
のＮＯＲゲート１−３４の出力にはインバータは設けら
れていない）。アドレスＡ０、Ａ１、…、Ａｍ、クロッ
クＣＬＫおよびデータマスク信号ＤＱＭは、入力ラッチ
回路にも伝達される。

【００６８】さらに、上記の入力端子試験回路部は、ア
ドレスＡ１〜Ａｍ（ここでは、アドレスＡ１〜Ａ４を処
理するＮＯＲゲートを代表して示す）およびクロックＣ
ＬＫや（／ＣＳ以外の）各種のコマンド信号を受ける端
子のコンタクト状態を判定するための複数のＮＡＮＤゲ
ート１−１２、１−１８、１−２４、１−３０、…、１
−３５と、これらのＮＡＮＤゲートにそれぞれ接続され
る複数のインバータ１−１３、１−１９、１−２５、１
−３１、…、１−３６と、これらのインバータにそれぞ
れ接続される複数のｎＭＯＳトランジスタ１−１４、１
−２０、１−２６、１−３２、…、１−３７とを設けて
いる。これらのｎＭＯＳトランジスタ１−１４、１−２
０、１−２６、１−３２、…、１−３７の各々のドレイ
ンは、前述のｎＭＯＳトランジスタ１−３のドレインに
共通に接続されている。

【００６９】アドレス入力端子からのアドレスＡ０〜Ａ
４およびクロック端子や、各種コマンド端子や、ＤＱＭ
端子は、コンパレータ１−６、１−９、１−１５、１−
２１、１−２７、…、１−３３を介して増幅された後
に、それぞれ対応するＮＯＲゲートおよびＮＡＮＤゲー
トに入力するのが好ましい。この理由として、これら入
力端子に印加される信号の信号振幅は一般に小さいの
で、アドレス入力端子のパッドから入力信号を直接取り
出しても充分なＳＮ比を確保しにくいことが挙げられ
る。ただし、充分なＳＮ比が保証される場合は、アドレ
ス入力端子のパッドから信号を直接入力してもよい。

【００７０】さらに、図８に示す入力端子試験回路部
は、最終段のＮＯＲゲート１−３４を設けている。つぎ
に、図８の回路の動作を説明する。“Ｈ”レベルの第２
の試験モード信号ＴＥＳＴ２がインバータ１−１に供給
されると、上記の入力端子試験回路部が起動して第２の
試験モードに入る。ここで、例えば、２段目のＮＯＲゲ
ート（ＮＯＲ１）１−１０の２つの入力端のノードｎ１
およびノードｎ２が、いずれも“Ｌ”レベルにある場
合、インバータ（ＩＮＶ１）１−１１を通して、“Ｌ”
レベルの信号が次段のＮＯＲゲート１−１６に伝達され
る。このときに、ＮＡＮＤゲート（ＮＡＮＤ１）１−１
２およびインバータ（ＩＮＶ２）１−１３を通して、
“Ｌ”レベルの信号がｎＭＯＳトランジスタ（ＴＲ１）
１−１４のゲートに伝達され、ｎＭＯＳトランジスタ１
−１４はオフになる。

【００７１】一方、ノードｎ１およびノードｎ２のうち
一方が“Ｈ”レベルで、他方が“Ｌ”レベルの場合、イ
ンバータ（ＩＮＶ１）の出力ノードｎ３は“Ｌ”レベル
から“Ｈ”レベルに変化するが、トランジスタ（ＴＲ
１）はオフのままで、ノードｎ４は“Ｈ”レベルを維持
する。また一方で、ノードｎ１およびノードｎ２が、い
ずれも“Ｈ”レベルにある場合、インバータ１−１１を
通して、“Ｈ”レベルの信号が次段のＮＯＲゲート１−
１６に伝達される。このときに、ｎＭＯＳトランジスタ
１−１４はオンになり、ノードｎ４を“Ｌ”レベルに引
き下げる。

【００７２】ここで、アドレスＡ０〜Ａ４〜Ａｍ、クロ
ックＣＬＫ、コマンド信号およびデータマスク信号ＤＱ
Ｍ等を含む全ての入力信号用の入力端子が“Ｌ”レベル
にある場合、ノードｎ５が“Ｈ”レベルになってｎＭＯ
Ｓトランジスタ１−３８がオンになり、ノードｎ４を
“Ｌ”に引き下げる。一方、これら入力端子の一つのみ
が“Ｈ”レベルで、他の端子が全て“Ｈ”レベルの場合
は、トランジスタ１−１４、１−２０、…、１−３７、
１−３８は全てオフ状態を維持するので、ノードｎ４は
“Ｈ”レベルのままである。さらに、これら入力端子の
２つ以上が“Ｈ”レベルで他の端子が“Ｌ”レベルの場
合は、例えばアドレス入力端子（Ａ０）およびアドレス
入力端子（Ａ１）が“Ｈ”レベルの場合、トランジスタ
１−１４がオンすることにより、ノードｎ４のレベルは
“Ｌ”に引き下げられる。

【００７３】以上のことから、第２のグループにおける
複数の入力端子の１本のみが“Ｈ”レベルであって、残
りの入力端子が“Ｌ”レベルである場合は、ノードｎ４
が“Ｈ”レベルになり、試験結果出力信号ＴＳＤ−ＡＤ
Ｄ（ＴＳＤ１）が“Ｈ”レベルになる。すなわち、第２
のグループの端子の試験に合格したことを意味する。こ
れに対し、入力端子のレベルが全て“Ｌ”レベルである
か、または入力端子の２本以上が“Ｈ”レベルである場
合は、ノードｎ４が“Ｌ”レベルになり、試験結果出力
信号ＴＳＤ−ＡＤＤが“Ｌ”レベルになる。すなわち、
第２のグループの端子の試験に不合格になったことを意
味する。なお、トランジスタ１−１４、１−２０、…、
１−３７、１−３８のいずれかがオンしてノードｎ４の
レベルを引き下げる際、インバータのＰＭＯＳトランジ
スタ１−２はオンしていて、このトランジスタはノード
ｎ４のレベルを引き上げようとするが、ｎＭＯＳトラン
ジスタ１−２のチャネル長／チャネル幅の比を大きくし
て、トランジスタ１−２のオン抵抗を大きくするか、あ
るいは、図８のごとく、トランジスタ１−２のドレイン
側に抵抗を設けて高電圧側の電源からノードｎ４への電
流の流れ込みを抑制することにより、ノードｎ４のレベ
ルをインバータ１−４の入力しきい値より低い値に引き
下げることができる。

【００７４】図９は、図１の試験データ切り替え回路部
５、データ切り替え部１５およびデータ入出力バッファ
６の具体的な構成例を示す回路図であり、図１０は、図
９の試験データ切り替え回路部およびデータ入出力バッ
ファの動作を説明するためのタイミングチャートであ
る。データ入出力バッファ６内のデータ切り替え部１６
は、試験モード切り替え信号ＴＥＳＴ４によって、試験
信号と通常出力データ信号とを切り替えてデータ出力回
路部８に出力するように構成される。より具体的には、
データ切り替え部１６は、試験モード切り替え信号ＴＥ
ＳＴ４に応じて動作状態（オン状態）または非動作状態
（オフ状態）になる２つのトランスファスイッチ１７、
１９（ＳＷ１およびＳＷ２）と、試験モード切り替え信
号ＴＥＳＴ４の極性を反転するインバータ１８とを設け
ている。

【００７５】試験モードになっている場合（ＴＥＳＴ４
＝“Ｈ”）、トランスファスイッチ１９が動作状態にな
り、データＤ１として、試験データ切り替え回路部５か
らのデータＤ２をデータ出力回路部８に伝達する。また
一方で、通常動作モードになっている場合（ＴＥＳＴ４
＝“Ｌ”）、トランスファスイッチ１７が動作状態にな
り、データＤ１として、データバスからのデータＤＡＴ
Ａをデータ出力回路部８に伝達する。このデータ出力回
路部８は、試験回路からのデータ、またはデータバスか
らのデータをデータ入出力端子ＤＱ０〜ＤＱｎ（ＤＱ）
から外部に送出する機能を有する。このデータ出力回路
部８から送出されるデータ入出力端子ＤＱは、データ入
力回路部９の入力端に接続されており、このデータ入力
回路部は、第３の試験モードになっているとき（ＴＥＳ
Ｔ３＝“Ｈ”のとき）、インバータ６９の出力
（“Ｈ”）によりイネーブルされ、データ入出力端子Ｄ
Ｑに印加された試験入力データを試験データ切り替え回
路部５へ出力する。

【００７６】第１、第２および第３の試験モード信号Ｔ
ＥＳＴ１、ＴＥＳＴ２およびＴＥＳＴ３とライトイネー
ブル信号／ＷＥにより、インバータ６０、６３およびＮ
ＯＲゲート６１、６２は、信号ＴＥＳＴＺを生成する。
この信号ＴＥＳＴＺは、第１および第２の試験モード時
と、第３の試験モードであって試験データ出力時に試験
回路からのデータを、クロックＣＬＫとは非同期でデー
タ出力回路部８から出力させる信号である。上記の信号
ＴＥＳＴＺは、ＮＯＲゲート６４および６６の一方の入
力端に接続され、ＮＯＲゲート６４、６６の出力信号は
インバータ６５、６７をそれぞれ経由してデータ出力回
路部８に入力される。

【００７７】図９に示す試験データ切り替え回路部５
は、第１、第２および第３の試験モード信号ＴＥＳＴ
１、ＴＥＳＴ２およびＴＥＳＴ３に応じて、どの試験結
果をデータＤ２として出力するかを選択する回路であ
る。より具体的には、試験データ切り替え回路部５は、
第１の試験モード信号ＴＥＳＴ１を入力するｎＭＯＳト
ランジスタ５０と、第１の試験モードにおける試験結果
を保持するための一対のインバータ５１、５２からなる
ラッチ回路部と、このラッチ回路部の出力側に接続され
るインバータ５３と、第２の試験モード信号ＴＥＳＴ２
を入力するインバータ５４と、トランスファスイッチ５
５（ＳＷ３）とを設けている。さらに、上記の試験デー
タ切り替え回路部５は、第３の試験モード信号ＴＥＳＴ
３およびライトイネーブル信号／ＷＥ（ＷＥ−ＴＥＳ）
を入力するＮＡＮＤゲート５６と、このＮＡＮＤゲート
５６の出力に接続されるインバータ５７と、トランスフ
ァスイッチ５８（ＳＷ４）とを設けている。このトラン
スファスイッチ５８には、データ入力回路部９のコンパ
レータ９０から送出された信号が入力される。さらに、
第３の試験モード信号ＴＥＳＴ３は、データ入力イネー
ブル信号ＤＩＥと共にＮＯＲゲート６８に入力される。
このＮＯＲゲート６８から出力される信号は、インバー
タ６９を経由して、データ入力回路部９内のコンパレー
タ９０に供給される。

【００７８】ついで、図１０のタイミングチャートに基
づいて、図９の試験データ切り替え回路部５およびデー
タ入出力バッファ６の動作を説明する。図１０の（ａ）
部、（ｅ）部、（ｈ）部および（ｉ）部に示すように、
まず電源が印加されてスタータ信号（ＳＴＡＲＴＱ）が
“Ｈ”レベルになると、試験モード切り替え信号ＴＥＳ
Ｔ４が“Ｈ”レベルになる。これにより、データ切り替
え部１６内のトランスファスイッチ１７（ＳＷ１）がオ
フ状態になると共に、トランスファスイッチ１９（ＳＷ
２）がオン状態になり、通常出力データ信号に代えて、
試験信号がデータ出力回路部の入力端に接続される。こ
こで、“Ｈ”レベルのチップ選択用信号／ＣＳが全ての
チップに供給され、メモリデバイスのリセットが行われ
る。

【００７９】つぎに、図１０の（ｂ）部に示すように、
“Ｌ”レベルのチップ選択用信号／ＣＳが供給されると
第１の試験モードに入り、電源端子（ＶＣＣＱ、ＶＳＳ
Ｑ）とチップ選択用端子（／ＣＳ）のコンタクトが良好
であれば第１の試験モード信号ＴＥＳＴ１が“Ｈ”レベ
ルになる。この場合、ｎＭＯＳトランジスタ５０がオン
になり、一対のインバータ５１、５２からなるラッチ回
路部の出力レベルが“Ｈ”レベルになる。このとき、Ｔ
ＥＳＴ２＝“Ｌ”でトランスファスイッチ５５（ＳＷ
３）がオフ状態なので、試験結果出力信号ＴＳＤ−ＡＤ
Ｄ（ＴＳＤ１）のレベルに関係なく、試験データ切り替
え回路部５のインバータ５３から“Ｌ”レベルのデータ
Ｄ２が出力され、データ出力回路部８から“Ｌ”レベル
の試験データが出力される。なお、この第１の試験モー
ドのとき、ＴＥＳＴＺ信号は“Ｈ”レベルであるので、
ＮＯＲゲート６４、６６は、クロックＣＬＫおよび出力
イネーブル信号ＤＯＥのレベルに関係なく、共に“Ｌ”
レベルの信号を出力し、結局、データ出力回路部はクロ
ック信号ＣＬＫとは無関係にイネーブル状態になる（図
１０の（１）部）。

【００８０】つぎに、“Ｈ”レベルのチップ選択用信号
／ＣＳが再度供給されて第１の試験が終了する（ＴＥＳ
Ｔ１＝“Ｌ”）。このときに、ＴＥＳＴＺ＝“Ｌ”とな
り、クロックＣＬＫおよび出力イネーブル信号ＤＯＥが
データ出力回路部に供給されるようになる。そして、出
力イネーブル信号ＤＯＥを非活性レベルにすることによ
り、データ出力回路部８の出力レベル（データ（ＤＱ）
のレベル）は“Ｈｉｇｈ−Ｚ”（ハイインピーダンス状
態）になる（図１０の（ｌ）部）。

【００８１】つぎに、図１０の（ｃ）部および（ｊ）部
に示すように、２回目の“Ｌ”レベルのチップ選択用信
号／ＣＳが供給されると共に、第２の試験モード信号Ｔ
ＥＳＴ２が“Ｈ”レベルになり、第２の試験モードに入
る。この第２の試験モードでは、チップ選択用端子以外
の入力端子のコンタクトの試験が行われる。この場合、
試験モード切り替え信号ＴＥＳＴＺが“Ｈ”レベルとな
り、データ出力回路部８がクロックＣＬＫに関係なく活
性状態となる。また、第２の試験モード信号ＴＥＳＴ２
によりトランスファスイッチ５５（ＳＷ３）がオン状態
になっており、図８の入力端子試験回路部からの試験結
果出力信号ＴＳＤ−ＡＤＤが、一対のインバータ５１、
５２からなるラッチ回路部、トランスファスイッチ（Ｓ
Ｗ２）、およびデータ出力回路部８を介して、データ入
出力端子ＤＱに出力される。

【００８２】つぎに、“Ｈ”レベルのチップ選択用信号
／ＣＳが再度供給されて第２の試験が終了する（ＴＥＳ
Ｔ２＝“Ｌ”）。このときに、データ出力回路部８の出
力レベル（データＤＱのレベル）は“Ｈｉｇｈ−Ｚ”に
なる（図１０の（ｌ）部）。つぎに、図１０の（ｄ）
部、（ｆ）部および（ｋ）部に示すように、３回目の
“Ｌ”レベルのチップ選択用信号／ＣＳが供給されると
共に、第３の試験モード信号ＴＥＳＴ３が“Ｈ”レベル
になり、第３の試験モードに入る。この第３の試験モー
ドでは、Ｉ／Ｏ端子のコンタクトの試験が行われる。こ
の第３の試験モード信号ＴＥＳＴ３により、インバータ
６９の出力が“Ｈ”レベルになり、データ出力回路部８
が活性状態となり、データ入出力端子ＤＱに印加される
試験データを試験データ切り替え回路部５へ出力する。
ライトイネーブル信号／ＷＥ（ＷＥ−ＴＥＳ）が“Ｈ”
レベルになっているので、トランスファスイッチ５８
（ＳＷ４）がオン状態になっており、データ入力回路部
９の出力を、トランスファスイッチ（ＳＷ４）を介して
インバータ５１、５２からなるラッチ回路部にラッチす
る。このときに、ＮＯＲゲート６１の出力は“Ｌ”レベ
ルでＴＥＳＴＺ＝“Ｌ”レベルであり、不活性状態をな
す出力イネーブル信号ＤＯＥがデータ出力回路部９へ入
力されるので、データ出力回路部の出力は、“Ｈｉｇｈ
−Ｚ”になっているままである。このようにして書き込
まれたデータは、一対のインバータ５１、５２からなる
ラッチ回路部に保持される。

【００８３】その後、ライトイネーブル信号／ＷＥを
“Ｌ”レベルにする。“Ｈ”レベルの信号ＴＥＳＴＺが
生成され、データ出力回路８がクロックＣＬＫとは非同
期に活性化され、インバータ５１、５２からなるラッチ
回路部に保持された試験データが、トランスファスイッ
チ（ＳＷ２）およびデータ出力回路部８を介して、デー
タ入出力端子ＤＱへ出力される（図１０の（ｇ）部）。
なお、このとき、トランスファスイッチ５８（ＳＷ４）
がオフ状態である。

【００８４】つぎに、“Ｈ”レベルのチップ選択用信号
／ＣＳが再度供給されて第３の試験が終了する。このと
きに、図１０の（ｅ）部に示すように、試験モード切り
替え信号ＴＥＳＴ４が“Ｌ”レベルになってトランスフ
ァスイッチ１７（ＳＷ１）がオン状態になり、試験結果
出力に代えて、通常の出力データが、データ出力回路部
に供給できる状態となる。

【００８５】図１１は、本発明の実施例に適用されるデ
ータ出力回路部の構成例を示す回路図である。ここで
は、図１０の本発明の実施例に最適なデータ出力回路部
と、このデータ出力回路部に関連する回路とを図示する
こととする。図１１に示すデータ出力回路部８は、デー
タ出力回路部専用の高電圧側の電源電圧ＶＣＣＱおよび
低電圧側の電源電圧ＶＳＳＱを供給するための電源端子
のコンタクトが良好であって、その他の内部回路用の高
電圧側の電源電圧ＶＣＣおよび低電圧側の電源電圧ＶＳ
Ｓとを供給するための電源端子のコンタクトが不良の場
合でも、ハイインピーダンスの状態を示す“Ｈｉｇｈ−
Ｚ”の出力レベルを確保することができる回路である。
このようなデータ出力回路を本発明の試験回路に適用す
れば、上記のような電源端子（ＶＣＣ、ＶＳＳ）のコン
タクト不良が発生した場合でも、他のメモリデバイスの
試験に影響を与えない。

【００８６】図１１においては、データ出力回路部以外
の内部回路用の高電圧側の電源電圧ＶＣＣの立ち上がり
を監視するＶＣＣ立ち上がり検出回路１０２が設けられ
ている。このＶＣＣ立ち上がり検出回路１０２は、内部
回路用の電源電圧ＶＣＣの立ち上がりを検出したときに
は、パルス状のＶＣＣ立ち上がり検出信号ＳＴＴを出力
する。

【００８７】さらに、図１１においては、データ出力回
路部の活性／非活性を制御する出力イネーブル信号ＤＯ
Ｅを生成する出力イネーブル信号発生回路１０３が設け
られている。ここで、出力イネーブル信号ＤＯＥは、Ｖ
ＣＣ立ち上がり検出回路１０２からＶＣＣ立ち上がり検
出信号ＳＴＴが出力された場合に“Ｈ”レベルになる
（これにより、データ入出力端子ＤＱは“Ｈｉｇｈ−
Ｚ”の状態になる）。その後、リードコマンド信号が取
り込まれて、ＣＡＳレイテンシにより決定されるデータ
出力サイクルになった場合に“Ｌ”レベルになる（これ
により、データ出力回路部の読み出しデータ（ＤＡＴ
Ａ）をデータ入出力端子ＤＱに出力可能な状態とな
る）。

【００８８】さらに、図１１においては、データ出力回
路部専用の電源電圧ＶＣＣＱを監視するＶＣＣＱ立ち上
がり検出回路１０４が設けられている。このＶＣＣＱ立
ち上がり検出回路１０４は、データ出力回路部専用の電
源電圧ＶＣＣＱの立ち上がりを検出したときには、パル
ス状のＶＣＣＱ立ち上がり検出信号、すなわち、スター
タ信号ＳＴＡＲＴＱを出力する（その間、データ入出力
端子ＤＱを“Ｈｉｇｈ−Ｚ”の状態にする）。これによ
り、ＶＣＣおよびＶＣＣＱのいずれか一方が他方よりも
先に立ち上がった場合でも、データ入出力端子ＤＱを
“Ｈｉｇｈ−Ｚ”の状態に維持できる。

【００８９】図１１の出力制御回路部７は、ＶＣＣ立ち
上がり検出信号ＳＴＡＲＴＱを反転するインバータ７０
と、クロックバッファ１０１から出力される負論理のク
ロック／ＣＬＫとインバータ７０の出力信号とを受ける
ＮＡＮＤゲート７１とを設けている。さらに、図１１の
出力制御回路部７において、７２は、読み出したデータ
ＤＡＴＡ（リードデータＲＤ）を反転するインバータで
あり、７３は、インバータ７２の出力信号と出力イネー
ブル信号ＤＯＥとを受けるＮＯＲゲートであり、７４
は、ＮＯＲ回路７３の出力信号を反転するインバータで
ある。

【００９０】さらに、図１１の出力制御回路部７におい
て、７５は、リードデータＲＤと出力イネーブル信号Ｄ
ＯＥとを受けるＮＯＲゲートであり、７６は、ＮＯＲゲ
ート７５の出力信号を反転するインバータである。さら
に、７７は、ＮＡＮＤゲート７１の出力信号とＮＯＲゲ
ート７３の出力信号とを受けるＮＡＮＤゲートであり、
７８は、ＮＡＮＤゲート７７の出力信号を反転するイン
バータである。さらに、７９は、ＮＡＮＤゲート７１の
出力信号とインバータ７４の出力信号とを受けるＮＡＮ
Ｄゲートであり、８０はＮＡＮＤゲート７９の出力信号
を反転するインバータである。

【００９１】さらに、図１１の出力制御回路部７におい
て、８１は、ＮＡＮＤゲート７１の出力信号とインバー
タ５６の出力信号とを受けるＮＡＮＤゲートであり、８
２は、ＮＡＮＤゲート８１の出力信号を反転するインバ
ータである。さらに、８３は、ＮＡＮＤゲート７１の出
力信号とＮＯＲゲート７５の出力信号とを受けるＮＡＮ
Ｄゲートであり、８４はＮＡＮＤゲート８３の出力信号
を反転するインバータである。

【００９２】なお、インバータ７０、７２、７４、７
６、７８、８０、８２および８４と、ＮＡＮＤゲート７
１、７７、７９、８１および８３と、ＮＯＲゲート７
３、７５には、電源電圧として、データ出力回路部以外
の内部回路用の電源電圧ＶＣＣが供給される。ついで、
本発明の実施例に最適なデータ出力回路部８の構成を詳
しく説明する。図１１のデータ出力回路部８において
は、ソースが接地線に接続され、ゲートがインバータ７
８の出力端に接続され、インバータ７８の出力信号によ
りオン／オフ動作が制御されるスイッチ素子をなすｎＭ
ＯＳトランジスタ８５が設けられている。また一方で、
ソースが接地線に接続され、ゲートがインバータ８０の
出力端に接続され、インバータ８０の出力信号によりオ
ン／オフ動作が制御されるようなスイッチ素子をなすｎ
ＭＯＳトランジスタ８６が設けられている。さらに、ソ
ースが接地線に接続され、ＶＣＣＱ立ち上がり検出信号
（ＳＴＡＲＴＱ）によりオンになるスイッチ素子をなす
ｎＭＯＳトランジスタ８７が設けられている。

【００９３】さらに、図１１のデータ出力回路部８にお
いては、一対のインバータ８９、９０からなるラッチ回
路部８８が設けられている。このラッチ回路８８では、
インバータ９０の出力端とインバータ８９の入力端との
接続点がｎＭＯＳトランジスタ８５のドレインに接続さ
れ、インバータ８９の出力端とインバータ９０の入力端
との接続点がｎＭＯＳトランジスタ８６、８７のドレイ
ンに接続されている。さらに、インバータ８９の出力信
号を反転するインバータ９１と、ソースが電源電圧ＶＣ
ＣＱ供給用の電源線に接続され、ドレインがデータ入出
力端子ＤＱに接続され、ゲートがインバータ９１の出力
端に接続され、インバータ９１の出力信号によりオン／
オフ動作が制御されるｐＭＯＳトランジスタ９２とが設
けられている。

【００９４】さらに、図１１のデータ出力回路部８にお
いては、ソースが接地線に接続され、ゲートがインバー
タ８２の出力端に接続され、インバータ８２の出力信号
によりオン／オフ動作が制御されるようなスイッチ素子
をなすｎＭＯＳトランジスタ９３が設けられている。さ
らに、ソースが接地線に接続され、ＶＣＣＱ立ち上がり
検出信号（ＳＴＡＲＴＱ）によりオンになるようなスイ
ッチ素子をなすｎＭＯＳトランジスタ９４が設けられて
いる。さらに、ソースが接地線に接続され、ゲートがイ
ンバータ８４の出力端に接続され、インバータ８４の出
力信号によりオン，オフが制御されるようなスイッチ素
子をなすｎＭＯＳトランジスタ９５が設けられている。

【００９５】さらに、図１１のデータ出力回路部８にお
いては、一対のインバータ９７、９８からなるラッチ回
路部９６が設けられている。このラッチ回路部９６で
は、インバータ９８の出力端とインバータ９７の入力端
との接続点がｎＭＯＳトランジスタ９３、９４のドレイ
ンに接続され、インバータ９７の出力端とインバータ９
８の入力端との接続点がｎＭＯＳトランジスタ９５のド
レインに接続されている。さらに、インバータ９７の出
力信号を反転するインバータ９９と、ドレインがデータ
入出力端子ＤＱに接続され、ソースが接地線に接続さ
れ、ゲートがインバータ９９の出力端に接続され、イン
バータ９９の出力信号によりオン／オフ動作が制御され
るｎＭＯＳトランジスタ１００が設けられている。

【００９６】つぎに、このデータ出力回路部の動作を説
明する。なお、インバータ８９、９０、９１、９７、９
８および９９には、電源電圧として、データ出力回路部
専用の電源電圧ＶＣＣＱが供給される。上記のような回
路構成においては、電源起動時、電源電圧ＶＣＣが立ち
上がった場合には、ＶＣＣ立ち上がり検出回路１０２か
らＶＣＣ立ち上がり検出信号ＳＴＴが出力される。

【００９７】この結果、インバータ７０の出力レベルが
“Ｌ”レベル、ＮＡＮＤゲート７１の出力レベルが
“Ｈ”レベルとなり、ＮＡＮＤゲート７７は、ＮＯＲゲ
ート７３の出力信号に対してインバータとして機能し、
ＮＡＮＤゲート７９は、インバータ７４の出力信号に対
してインバータとして機能し、ＮＡＮＤゲート８１は、
インバータ７６の出力信号に対してインバータとして機
能し、ＮＡＮＤゲート８３は、ＮＯＲゲート７５の出力
信号に対してインバータとして機能することになる。

【００９８】さらに、この場合には、出力イネーブル信
号ＤＯＥが“Ｈ”レベルになり、読み出しデータ（ＤＡ
ＴＡ）の伝送が、ＮＯＲゲート７３および７５において
阻止される。そして、ＮＯＲゲート７３の出力レベルが
“Ｌ”レベル、ＮＡＮＤゲート７７の出力レベルが
“Ｈ”レベル、インバータ７８の出力レベルが“Ｌ”レ
ベル、ｎＭＯＳトランジスタ８５がオフになると共に、
インバータ７４の出力レベルが“Ｈ”レベル、ＮＡＮＤ
ゲート７９の出力レベルが“Ｌ”レベル、インバータ８
０の出力レベルが“Ｈ”レベル、ｎＭＯＳトランジスタ
８６がオンになる。

【００９９】この結果、インバータ９１の入力レベルが
“Ｌ”レベル、インバータ９１の出力レベルが“Ｈ”レ
ベル、ｐＭＯＳトランジスタ９２がオフになる。また一
方で、ＮＯＲゲート７５の出力レベルが“Ｌ”レベル、
インバータ７６の出力レベルが“Ｈ”レベル、ＮＡＮＤ
ゲート８１の出力レベルが“Ｌ”レベル、インバータ８
２の出力レベルが“Ｈ”レベル、ｎＭＯＳトランジスタ
９３がオンとなると共に、ＮＡＮＤゲート８３の出力レ
ベルが“Ｈ”レベル、インバータ８４の出力レベルが
“Ｌ”レベル、ｎＭＯＳトランジスタ９５がオフにな
る。

【０１００】この結果、インバータ９７の入力レベルが
“Ｌ”レベル、インバータ９７の出力レベルが“Ｈ”レ
ベル、インバータ９９の出力レベルが“Ｌ”レベル、ｎ
ＭＯＳトランジスタ１００がオフになる。このように、
電源起動時、データ出力回路部以外の内部回路用の電源
電圧ＶＣＣが立ち上がった場合には、出力制御回路部７
は、ＶＣＣ立ち上がり検出信号ＳＴＴおよび出力イネー
ブル信号ＤＯＥにより制御され、ｐＭＯＳトランジスタ
９２がオフ、ｎＭＯＳトランジスタ１００がオフとなる
ようにデータ出力回路部８を制御する。

【０１０１】したがって、データ出力回路部以外の内部
回路用の電源電圧ＶＣＣが、データ出力回路部専用の電
源電圧ＶＣＣＱよりも先に立ち上がってしまうような場
合であっても、データＤＱが出力されるデータ入出力端
子をハイインピーダンスの状態にすることができる。こ
れに対して、電源起動時に、データ出力回路部専用の電
源電圧ＶＣＣＱが立ち上がった場合には、ＶＣＣＱ立ち
上がり検出回路１０４からＶＣＣＱ立ち上がり検出信号
（ＳＴＡＲＴＱ）が出力される。

【０１０２】この結果、ｎＭＯＳトランジスタ８７がオ
ンとなり、インバータ９１の入力レベルが“Ｌ”レベ
ル、インバータ９１の出力レベルが“Ｈ”レベル、ｐＭ
ＯＳトランジスタ９２がオフになる。また、ｎＭＯＳト
ランジスタ９４がオンになり、インバータ９７の入力レ
べルが“Ｌ”レベル、インバータ９７の出力レベルが
“Ｈ”レベル、インバータ９９の出力レベルが“Ｌ”レ
ベル、ｎＭＯＳトランジスタ１００がオフになる。

【０１０３】このように、電源起動時、データ出力回路
部専用の電源電圧ＶＣＣＱが立ち上がった場合には、出
力制御回路部７は、ＶＣＣＱ立ち上がり検出信号（ＳＴ
ＡＲＴＱ）により制御され、ｐＭＯＳトランジスタ９２
がオフ、ｎＭＯＳトランジスタ１００がオフになる。し
たがって、データ出力回路部専用の電源電圧ＶＣＣＱ
が、データ出力回路部以外の内部回路用の電源電圧ＶＣ
Ｃよりも先に立ち上がってしまうような場合であって
も、データ入出力端子をハイインピーダンスの状態にす
ることができる。

【０１０４】そして、データ出力回路部専用の内部回路
用の電源電圧ＶＣＣが立ち上がった後は、ＶＣＣ立ち上
がり検出信号ＳＴＴは立ち下がり、インバータ７０の出
力レベルが“Ｈ”レベルとなり、ＮＡＮＤゲート７１
は、クロック信号（ここでは、アクティブローの信号／
ＣＬＫ）に対してインバータとして機能する。また、デ
ータ出力回路部専用の電源電圧ＶＣＣＱが立ち上がった
後は、ＶＣＣＱ立ち上がり検出信号（ＳＴＡＲＴＱ）は
立ち下がり、ｎＭＯＳトランジスタ８７、９４がオフに
なる。

【０１０５】図１１のような回路構成によれば、電源起
動時、データ出力回路部専用の電源電圧ＶＣＣＱ、およ
びデータ出力回路部以外の内部回路用の電源電圧ＶＣＣ
のいずれかが先に立ち上がってしまうような場合であっ
ても、データ入出力端子をハイインピーダンスの状態に
することができるので、同一の外部データバスに接続さ
れている他のＳＤＲＡＭ（シンクロナスＤＲＡＭ）との
間に貫通電流が流れることを回避し、消費電力の低減化
を図ることができる。

【０１０６】また一方で、図１１に示したようなデータ
出力回路部では、ラッチ回路部８８、９６を設けている
ので、データ出力回路部専用の電源電圧ＶＣＣＱの立ち
上がりと、データ出力回路部以外の内部回路用の電源電
圧ＶＣＣの立ち上がりとの間の時間差が大きい場合にお
いても、同一の外部データバスに接続されている他のＳ
ＤＲＡＭとの間に貫通電流が流れることを回避すること
ができる。

【０１０７】電源電圧ＶＣＣ、ＶＱＱの立ち上がり後、
ＶＣＣ立ち上がり検出信号ＳＴＴは“Ｌ”レベルとなる
が、内部回路からの読み出しデータが出力制御回路部に
到達し、所定のＣＡＳレイテンシが経過するまでの間
は、出力イネーブル信号ＤＯＥは“Ｈ”レベルのままで
ある。したがって、読み出しデータＤＡＴＡはＮＯＲゲ
ート７３および７５において阻止される。一方、インバ
ータ７０の出力が“Ｈ”レベルになるので、ＮＡＮＤ７
１はクロック信号（／ＣＬＫ）を反転して出力する。こ
の状態において、トランジスタ８５および９５はオフ状
態を保つ。一方、トランジスタ８６および９３は、クロ
ック信号（／ＣＬＫ）によりオン・オフするが、インバ
ータ９１および９７の入力は、そのオン・オフ動作にか
かわらず“Ｌ”レベルのままである。したがって、ＰＭ
ＯＳトランジスタ９２のゲートは“Ｈ”レベル、ｎＭＯ
Ｓトランジスタ１００のゲートは“Ｌ”レベルであり、
データ入出力端子ＤＱは“Ｈｉｇｈ−Ｚ”の状態を保
つ。

【０１０８】つぎに、読み出しデータ出力期間になる
と、出力イネーブル信号ＤＯＥが“Ｌ”レベルに変化
し、読み出しデータ（ＤＡＴＡ）が出力制御回路部およ
びデータ出力回路部を介してデータ入出力端子ＤＱへ出
力される。クロック信号（／ＣＬＫ）に同期して、すな
わち、出力イネーブル信号が“Ｌ”の期間においてクロ
ック信号（／ＣＬＫ）が“Ｌ”レベルになると、ＮＡＮ
Ｄゲート７７、７９、８１および８３がイネーブル状態
となり、読み出しデータＤＡＴＡをデータ出力回路部へ
出力する。読み出しデータＤＡＴＡが“Ｈ”レベルのと
き、データ入出力端子は“Ｈ”レベルに、読み出しデー
タＤＡＴＡが“Ｌ”レベルのとき、データ入出力端子は
“Ｌ”レベルになる。ついで、クロック信号（／ＣＬ
Ｋ）が“Ｈ”レベルになると、ＮＡＮＤゲート７７、７
９、８１および８３の出力が“Ｈ”レベルに固定され、
トランジスタ８５、８６、９３および９５はオフし、ラ
ッチ回路部８８および９６が保持しているデータにより
データ入出力端子の出力状態を維持する。

【０１０９】なお、これまで述べた実施例においては、
メモリデバイスの端子を３つのグループに分けて端子の
コンタクトを確認するための試験を行っているが、本発
明では、このような３つのグループに限定されるもので
はなく、任意のグループに分けて試験を行うことが可能
である。例えば、メモリデバイスの端子を、２つのグル
ープまたは４つ以上のグループに分けて試験を行うこと
もできる。

【０１１０】

【発明の効果】以上説明したように、本発明によれば、
第１に、電源を印加してチップ選択用信号（／ＣＳ）に
特定レベルの信号を印加するだけで第１の端子接続試験
用の動作モードに入り、この第１の動作モードでは、特
定の端子（ＶＣＣＱ、ＶＳＳＱ、／ＣＳ）のコンタクト
良否を判定できるので、端子接続良否試験回路専用の端
子をわざわざ設けることなく、従来よりも簡単な起動シ
ーケンスで端子接続良否試験を行うことが可能になる。

【０１１１】さらに、本発明によれば、第２に、電源を
印加し、チップ選択用信号（／ＣＳ）に特定レベルの信
号を印加すると端子接続試験モードに入り、特定の端子
（／ＣＳ）に印加する信号を所定回数分上げ下げすると
通常動作モードになり、以後試験モードに戻ることはな
いので、通常の使用状態に影響を及ぼすことなく、従来
よりも簡易な方法で端子のコンタクトチェック等の試験
を遂行することが可能になる。

【０１１２】さらに、本発明によれば、第３に、上記特
定の端子としてチップ選択用端子を使用しているので、
既存の端子を旨く利用して、従来よりも簡易な方法で試
験を遂行することが可能になる。さらに、本発明によれ
ば、第４に、複数の種類の端子接続良否試験を行う場合
に、試験モードに入った時点からチップ選択用信号の活
性化レベルがチップ選択用端子に何回供給されたかに応
じて、試験の種類を切り替えることが可能であるので、
既存の端子を旨く利用して、従来よりも簡単なシーケン
スで複数の種類の試験を行うことが可能になる。

【０１１３】さらに、本発明によれば、第５に、チップ
選択用信号をチップ選択用端子に供給して試験回路を所
定の回数だけ選択状態にした後、この試験回路を非選択
状態にするようにしているので、通常の使用状態に影響
を及ぼすことなく、従来よりも簡易な方法で試験を遂行
することが可能になる。さらに、本発明によれば、第６
に、チップに搭載した端子接続良否試験用の回路を使用
して電気的に端子のコンタクト試験を行うので、従来の
目視による検査に比べ簡易な方法で確実に端子のコンタ
クトチェックを行うことが可能になる。

【０１１４】さらに、本発明によれば、第７に、チップ
選択用端子および電源端子のコンタクトを確認するため
の第１の試験と、チップ選択用端子以外の入力端子のコ
ンタクトを確認するための第２の試験と、データ入出力
端子のコンタクトを確認するための第３の試験とに分け
て複数の種類の試験を行っているので、従来よりも簡単
なシーケンスで複数の種類の試験を効率良く行うことが
可能になる。

【０１１５】さらに、本発明によれば、第８に、チップ
選択用端子が、抵抗等の負荷を介して電源線に接続され
ているので、チップ選択用端子が接続不良であった場合
でも、所定のレベルのチップ選択用信号を確保して他の
メモリデバイスの試験に影響を与えないようにすること
が可能になる。さらに、本発明によれば、第９に、試験
結果を出力するためのデータ出力回路部に対し専用に用
いられる電源端子に電源が印加されたことを検出して試
験モードに入るようにしているので、データ出力回路部
以外の電源電圧供給用の電源端子がコンタクト不良であ
った場合でも、他のメモリデバイスの試験に影響を与え
ないようにすることが可能になる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の半導体装置の試験方法を説明するため
のフローチャート（その１）である。

【図３】本発明の半導体装置の試験方法を説明するため
のフローチャート（その２）である。

【図４】入力端子試験用テーブルの一例を示す図であ
る。

【図５】Ｉ／Ｏ端子試験用テーブルの一例を示す図であ
る。

【図６】図１の試験モード制御回路部の具体的な構成例
を示す回路図である。

【図７】図６の試験モード制御回路部の動作を説明する
ためのタイミングチャートである。

【図８】図１の入力端子試験回路部の具体的な構成例を
示す回路図である。

【図９】図１の試験データ切り替え回路部およびデータ
入出力バッファの具体的な構成例を示す回路図である。

【図１０】図９の試験データ切り替え回路部およびデー
タ入出力バッファの動作を説明するためのタイミングチ
ャートである。

【図１１】本発明の実施例に適用されるデータ出力回路
部の構成例を示す回路図である。

【符号の説明】

１…入力端子試験回路部 １−２…ｐＭＯＳトランジスタ １−３…ｎＭＯＳトランジスタ １−６、１−９、１−１５、１−２１および１−２７…
コンパレータ １−７、１−１０、１−１６、１−２２および１−２８
…ＮＯＲゲート １−１２、１−１８、１−２４および１−３０…ＮＡＮ
Ｄゲート １−１４、１−２０、１−２６および１−３２…ｎＭＯ
Ｓトランジスタ １−３３…コンパレータ １−３４…ＮＯＲゲート １−３５…ＮＡＮＤゲート １−３７、１−３８…ｎＭＯＳトランジスタ ２…試験モード制御回路部 ３…スタータ ５…試験データ切り替え回路部 ６…データ入出力バッファ ７…出力制御回路部 ８…データ出力回路部 ９…データ入力回路部 １１…クロック入力バッファ １２…アドレス入力バッファ １３…コマンド入力バッファ １６…データ切り替え部 １７、１９…トランスファスイッチ ２０ａ、２０ｂ、２０ｃおよび２０ｄ…ｎＭＯＳトラン
ジスタ ２２、２４…ＮＯＲゲート ２６、２９、３２、３５、３８、４１および４４…トラ
ンスファスイッチ ４７ａ、４８ａおよび４９ａ…ＮＡＮＤゲート ５０…ｎＭＯＳトランジスタ ５５、５８…トランスファスイッチ ５６…ＮＡＮＤゲート ６１、６２…ＮＯＲゲート ６４、６６および６８…ＮＯＲゲート ７１…ＮＡＮＤゲート ７３、７５…ＮＯＲゲート ７７、７９、８１および８３…ＮＡＮＤゲート ８５、８６および８７…ｎＭＯＳトランジスタ ８８…ラッチ回路部 ９０…コンパレータ ９２…ｐＭＯＳトランジスタ ９３、９４および９５…ｎＭＯＳトランジスタ ９６…ラッチ回路部 １００…ｎＭＯＳトランジスタ １０１…クロックバッファ １０２…ＶＣＣ立ち上がり検出回路 １０３…出力イネーブル信号発生回路 １０４…ＶＣＣＱ立ち上がり検出回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 内田 敏也 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 畠山 淳 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 川崎 健一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 藤井 康弘 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 2G032 AA07 AG07 AH04 AK01 AK14 AL04 5L106 AA01 DD12 DD22 EE00 9A001 BB05 LL05

Claims (22)

【特許請求の範囲】
1. 【請求項１】 外部端子のコンタクト状態を試験するた
   めの端子試験回路と、 電源を印加すると第１の動作モードを示す信号を出力
   し、 該第１の動作モードにおいて、特定の端子に入力される
   制御信号に応答して前記端子試験回路に試験モード信号
   を出力し、 前記特定の端子に入力される信号のレベル変化の回数に
   応答して第２の動作モードを示す信号を出力する試験モ
   ード制御回路部とを有することを特徴とする半導体装
   置。
2. 【請求項２】 前記第１の動作モードが、端子試験モー
   ドであり、前記第２の動作モードが、通常動作モードで
   ある請求項１記載の試験回路。
3. 【請求項３】 前記特定の端子が、チップ選択用端子で
   あり、前記端子試験モードにおいて前記チップ選択用端
   子に活性化レベルのチップ選択用信号を供給すると、前
   記端子試験回路が動作するようになっている請求項２記
   載の半導体装置。
4. 【請求項４】 前記端子試験回路が、複数の種類の試験
   を行う回路からなり、前記試験モード制御回路部は、前
   記端子試験モードに入った時点から前記チップ選択用信
   号が何回活性化レベルになったかに応じて、前記複数の
   種類の試験を行う回路のうちのいずれかを選択的に動作
   させる請求項３記載の半導体装置。
5. 【請求項５】 前記端子試験モードは、前記端子試験モ
   ードにおいて、活性化レベルの前記チップ選択用信号が
   所定の回数だけ入力されると、該端子試験回路を非選択
   状態にして前記通常動作モードにする請求項３または４
   記載の半導体装置。
6. 【請求項６】 請求項１記載の半導体装置が複数、基板
   上に実装され、これらの複数の半導体装置のうち、一つ
   の半導体装置の前記特定の端子に選択的に活性化レベル
   の前記制御信号を印加し、選択した一つの半導体装置の
   端子接続試験を行うことを特徴とする半導体装置の試験
   方法。
7. 【請求項７】 前記複数の種類の試験を行う回路が、該
   チップ選択用端子以外の入力端子のコンタクトを確認す
   るための第１の試験回路と、 データ入出力端子のコンタクトを確認するための第２の
   試験回路とを少なくとも含む請求項４記載の半導体装
   置。
8. 【請求項８】 前記チップ選択用端子が、所定の負荷を
   介して電源線に接続されている請求項３記載の半導体装
   置。
9. 【請求項９】 前記端子試験モードにおいて試験結果を
   出力するためのデータ出力回路部に対し専用に用いられ
   る電源端子と、 前記データ出力回路部専用の前記電源端子に電源が印加
   されたことを検出してスタータ信号を生成するスタータ
   とをさらに備え、前記試験モード制御回路部は、該スタ
   ータ信号によって前記端子試験モードに入る請求項２記
   載の半導体装置。
10. 【請求項１０】 第１のグループおよび第２のグループ
    の端子を有する半導体装置の端子試験方法であって、 前記半導体装置に電源を印加し、 前記半導体装置に活性化レベルのチップ選択用信号を供
    給して前記第１のグループの端子のコンタクト良否を確
    認するための試験回路を活性化し、前記第１のグループ
    の端子のコンタクトを確認するための第１の試験を行
    い、 引き続き、前記チップ選択用信号を一旦非活性レベルに
    戻してから再度活性化レベルにし、前記第２のグループ
    の端子のコンタクト良否を確認するための試験回路を活
    性化して前記第２のグループの端子のコンタクトを確認
    するための第２の試験を行うことを特徴とする、半導体
    装置の端子試験方法。
11. 【請求項１１】 前記電源投入後、前記半導体装置の端
    子のグループの数だけ、前記チップ選択用信号を活性化
    レベルにする動作を繰り返す請求項１０記載の試験方
    法。
12. 【請求項１２】 半導体装置の端子試験方法であって、 前記半導体装置の電源端子に電源を印加し、 前記半導体装置内のチップ選択用端子に活性化レベルの
    チップ選択用信号を供給して前記チップ選択用端子、お
    よび、前記電源端子のコンタクトを確認するための第１
    の試験を行い、 前記チップ選択用信号を一旦非活性レベルに戻したあと
    再度活性化レベルにし、前記チップ選択用端子以外の入
    力端子のコンタクト良否を確認するための試験回路を活
    性化して、前記入力端子のコンタクトを確認するための
    第２の試験を行い、 さらに、前記チップ選択用信号を一旦非活性レベルに戻
    したあと再度活性化レベルにし、データ入出力端子のコ
    ンタクト良否を確認するための試験回路を活性化して、
    前記データ入出力端子のコンタクトを確認するための第
    ３の試験を行うことを特徴とする、半導体装置の試験方
    法。
13. 【請求項１３】 内部回路に接続された第１の外部端子
    および第２の外部端子と、 電源の印加に応答して活性化され、前記第１の外部端子
    に印加された制御信号に応答して試験モード信号を出力
    し、前記制御信号の論理レベル変化の回数が設定値にな
    ると非活性状態となる試験モード制御回路部と、 前記第２の外部端子に接続され、前記試験モード信号に
    応答して、該第２の外部端子のコンタクト状態を判定す
    る端子試験回路部とを有することを特徴とする半導体集
    積回路。
14. 【請求項１４】 前記第１の外部端子は、チップ選択用
    信号の入力端子である請求項１３記載の半導体集積回
    路。
15. 【請求項１５】 前記制御信号を前記電源のレベルにプ
    ルアップするためのプルアップ抵抗をさらに有する請求
    項１３記載の半導体集積回路。
16. 【請求項１６】 外部データ端子と、読み出しデータを
    前記外部データ端子に出力するためのデータ出力回路部
    をさらに有し、 前記電源は、前記データ出力回路部に供給されている請
    求項１３記載の半導体集積回路。
17. 【請求項１７】 外部データ端子と、 読み出しデータを前記外部データ端子に出力するための
    データ出力回路部をさらに有し、 前記試験モード制御回路部は、前記制御信号の第１の活
    性化エッジに応答して、第１の試験モード信号を出力
    し、前記制御信号の第２の活性化エッジに応答して第２
    の試験モード信号を出力し、 前記端子試験回路部は、前記第２の試験モード信号に応
    答して動作し、 前記データ出力回路部は、前記第１の試験モード信号に
    応答して、該第１の試験モード信号のレベルに対応した
    信号を前記外部データ端子から出力し、前記第２の試験
    モード信号に応答して、前記端子試験回路部からの試験
    信号を前記外部データ端子へ出力する請求項１３記載の
    半導体集積回路。
18. 【請求項１８】 外部データ端子に印加された入力デー
    タを受けるデータ入力回路部をさらに有し、 前記試験モード制御回路部は、前記制御信号の第３の活
    性化エッジに応答して、第３の試験モード信号を出力
    し、 前記データ入力回路部は、前記第３の試験モード信号に
    応答して、前記入力データを前記データ出力回路部へ出
    力し、 前記データ出力回路部は、前記第３の試験モード信号に
    応答して、前記入力データを前記外部データ端子へ出力
    する請求項１７記載の半導体集積回路。
19. 【請求項１９】 前記データ出力回路部は、前記第１、
    第２および第３の試験モード信号に応答して、クロック
    非同期で入力信号を前記外部データ端子へ出力する請求
    項１８記載の半導体集積回路。
20. 【請求項２０】 前記試験モード制御回路部は、その活
    性化期間に応答して、第４の試験モード信号を出力し、
    前記出力データ回路部は、前記第４の試験モード信号に
    応答して、通常の入力信号と試験用の入力信号を選択的
    に受ける請求項１７または１８記載の半導体集積回路。
21. 【請求項２１】 前記第２の外部端子は複数の外部端子
    からなり、 前記端子試験回路部は、前記複数の外部端子のうち、一
    つの外部端子に一方の論理レベルの信号が入力され、他
    の入力端子に他方の論理レベルの信号が入力されている
    かどうかを判定する請求項１３記載の半導体集積回路。
22. 【請求項２２】 前記試験モード制御回路部は、 前記電源の印加に応答してリセットされるラッチ回路
    と、 第１のノードと前記ラッチ回路の入力端との間に設けら
    れ、前記制御信号に応答してオン・オフ動作を行うスイ
    ッチと、 前記ラッチ回路の出力端に接続された第２のノードと、 前記第１および第２のノードの論理レベルが一致する期
    間中、前記試験モード信号を出力するゲート回路とを有
    する請求項１３記載の半導体集積回路。