KR20000052407A

KR20000052407A - 반도체 장치, 그 시험 방법 및 반도체 집적 회로

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Publication number: KR20000052407A
Application number: KR1019990054671A
Authority: KR
Inventors: 마츠자키야스로우; 나카노마사오; 우치다도시야; 하타케야마아츠시; 가와사키겐이치; 후지이야스히로
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1999-01-13
Filing date: 1999-12-03
Publication date: 2000-08-25
Also published as: KR100592349B1; JP4036554B2; US20040051549A1; JP2000206197A; US6774655B2; US6621283B1

Abstract

본 발명은 보드 등에 실장된 반도체 장치의 단자 접촉을 확인하기 위한 접촉(contact) 시험 등을 저렴하게 수행하는 기능을 구비한 반도체 장치, 그 시험 방법 및 반도체 집적 회로에 관한 것이다. 본 발명의 목적은 전용 단자를 필요로 하지 않고 간단한 기동 시퀀스로 기동함과 동시에 통상의 사용 상태에서는 용이하게 기동하지 않도록 하는 데 있다. 본 발명은 외부 단자의 접촉 상태를 시험하기 위한 단자 시험 회로와, 전원을 인가하면 제1 동작 모드를 나타내는 신호를 출력하고, 제1 동작 모드에서 칩 선택용 단자 등의 특정 단자에 입력되는 제어 신호에 응답하여 단자 시험 회로에 시험 모드 신호를 출력하고, 특정 단자에 입력되는 신호 레벨의 변화 회수에 응답하여 제2 동작 모드를 나타내는 신호를 출력하는 시험 모드 제어 회로부를 포함한다. 제1 동작 모드는 단자 시험 모드이고, 제2 동작 모드는 통상 모드인 것이 바람직하다.

Description

반도체 장치, 그 시험 방법 및 반도체 집적 회로{SEMICONDUCTOR DEVICE, METHOD OF TESTING THE SEMICONDUCTOR DEVICE AND SEMICONDUCTOR INTEGRATED CIRCUIT}

본 발명은 보드 등에 실장된 반도체 장치의 단자 접촉을 확인하기 위한 접촉(contact) 시험 등을 저렴하게 수행하는 기능을 구비한 반도체 장치, 그 시험 방법 및 반도체 집적 회로에 관한 것이다.

DRAM 등의 메모리 디바이스로 이루어진 반도체 장치를 보드 등에 실장하는 공정에서, 메모리 디바이스의 단자와 보드의 단자가 납땜 등에 의해 확실히 접속되어 있는 것을 확인하는 것, 즉 실장 후의 메모리 디바이스의 단자의 접촉 체크를 행하는 것이 중요하다.

일반적으로, DRAM 등의 메모리 디바이스는 TSOP(thin small out-line package) 등의 박형 표면 실장 타입의 패키지에 탑재되어 있다. 이들 패키지에서는 보드에 실장한 상태로 단자의 납땜 상태를 눈으로 확인할 수 있기 때문에, 실장 후의 메모리 디바이스 단자의 접촉 체크를 눈으로 행하고 있었다.

그러나, 퍼스널 컴퓨터가 해마다 소형화됨에 따라 메모리 디바이스의 실장 면적도 해마다 축소되는 경향이 있다. 이러한 메모리 디바이스의 실장 면적의 축소화의 경향에 대응하기 위해서 최근에는, 칩(예컨대, 1cm 각)과 거의 동일한 외부 지름 치수를 갖는 CSP(chip size package : 칩 사이즈 패키지) 등의 실장 면적이 적은 패키지가 등장하여 왔다. 이런 종류의 패키지에 있어서는 다수의 전극이 패키지의 저면에 매트릭스형으로 배치되어 있기 때문에, 상기 패키지를 보드에 실장한 이후에는 메모리 디바이스 단자의 접속 상황을 눈으로 체크하는 것은 이제는 곤란하다.

상기한 바와 같이, DRAM 등의 메모리 디바이스를 CSP 등의 패키지에 탑재하고 이 패키지를 보드에 실장하고 나서 상기 메모리 디바이스 단자의 접촉 체크를 행하는 경우, 동 메모리 디바이스의 단자의 접촉 체크를 눈으로 확인함으로 체크하는 것은 곤란하기 때문에 실제로 DRAM 등을 동작시켜 접촉 체크를 할 필요가 있다. 이 때문에, 종래 고정밀도로 타이밍 설정함으로써 접촉 체크를 행할 수 있는 시험 회로를 준비하였지만, 시험 비용이 비싸지는 문제점이 생겼다.

게이트 어레이 등의 논리 디바이스에서는 이러한 부적합한 사태에 대처하기 위해, 업계 표준으로 되어 있는 바운더리 스캔(boundary scan) 등에 의해 논리 디바이스 단자의 접촉 체크를 행하기 위한 간단한 시험 회로를 탑재하도록 하고 있다. 이런 유형의 시험 회로는 복잡한 타이밍 설정을 필요로 하지 않기 때문에 논리 디바이스 단자의 접촉 체크를 용이하게 수행할 수 있다.

다만, 상기한 바운더리 스캔 등에 의해 접촉 체크를 행하는 경우, 통상 접촉 체크용의 시험 회로를 기동시키기 위한 여분의 단자를 필요로 한다. 논리 디바이스에서는 단자수가 많고(예컨대, 200∼256 핀), 또한 사용자 특정 사양에 의한 주문품이 많기 때문에 접촉 체크용의 시험 회로를 기동시키기 위한 단자를 전용으로 설치할 수 있다.

그러나, 상기와 같은 논리 디바이스에 사용되고 있는 접촉 체크용의 시험 회로를 DRAM 등의 메모리 디바이스에 적용하는 경우, 이 시험 회로를 기동하는 방법에 관해서 다음과 같은 문제가 생긴다.

메모리 디바이스는 범용품으로 제조되는 경우가 많고, 이러한 범용품은 통상 단자수가 최소가 되도록 설계되어 있다. 따라서, DRAM 등의 메모리디바이스에서는 시험 회로 전용의 여분의 외부 단자를 설치하는 것이 어렵다.

또한, 메모리 디바이스를 보드에 실장한 상태로 시험하는 것이 필요하기 때문에 어떤 특정 단자에 특수한 전압을 인가하여 시험 회로를 기동시키는 것도 어렵다.

따라서, DRAM 등의 메모리 디바이스로 이루어지는 반도체 장치에서 단자의 접촉 체크를 행하는 경우, 기존의 단자를 이용하여 통상 인가되는 전압의 범위내에서 간단한 타이밍 설정에 의해 기동할 수 있는 시험 회로가 필요하게 된다. 또한, 이러한 시험 회로는 메모리 디바이스의 통상의 동작에 영향을 미치지 않도록 하기 위해 단자의 접촉 체크 이외의 통상의 사용 상태에서는 용이하게 기동하지 않도록 하는 것도 필요하게 된다.

본 발명은 상기 문제점을 감안하여 이루어진 것으로서, 전용 단자를 필요로 하지 않고 간단한 기동 시퀀스로 기동하고, 또한 통상의 사용 상태에서는 용이하게 기동하지 않는 시험 회로를 갖는 반도체 장치, 상기 시험 회로 등을 이용한 단자 시험 방법 및 상기 시험 회로를 구비하는 반도체 집적 회로를 제공하는 것을 목적으로 한다.

도 1은 본 발명의 일실시예의 구성을 도시하는 블럭도.

도 2는 본 발명의 반도체 장치의 시험 방법을 설명하기 위한 제1 흐름도.

도 3은 본 발명의 반도체 장치의 시험 방법을 설명하기 위한 제2 흐름도.

도 4는 입력 단자 시험용 테이블의 일례를 도시한 도면.

도 5는 I/O 단자 시험용 테이블의 일례를 도시한 도면.

도 6은 도 1의 시험 모드 제어 회로부의 구체적인 구성예를 도시하는 회로도.

도 7은 도 6의 시험 모드 제어 회로부의 동작을 설명하기 위한 타이밍 차트.

도 8은 도 1의 입력 단자 시험 회로부가 구체적인 구성예를 도시하는 회로도.

도 9는 도 1의 시험 데이터 전환 회로부 및 데이터 입출력 버퍼의 구체적인 구성예를 도시하는 회로도.

도 10은 도 9의 시험 데이터 전환 회로부 및 데이터 입출력 버퍼의 동작을 설명하기 위한 타이밍 차트도.

도 11은 본 발명의 실시예에 적용되는 데이터 출력 회로부의 구성예를 도시하는 회로도.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 입력 단자 시험 회로부

1-2, 92 : pMOS 트랜지스터

1-3, 1-14, 1-20, 1-26, 1-32, 1-37, 1-38, 20a, 20b, 20c, 20d, 50, 85, 86, 87, 93, 94, 95, 100 : nMOS 트랜지스터

1-6, 1-9, 1-15, 1-21, 1-27, 1-33, 90 : 비교기

1-7,1-10, 1-16, 1-22, 1-28, 1-34, 22, 24, 61, 62, 64, 66, 68, 73, 75 : NOR 게이트

1-12, 1-18, 1-24, 1-30, 1-35, 47a, 48a, 49a, 56, 71, 77, 79, 81, 83 : NAND 게이트

2 : 시험 모드 제어 회로부

3 : 시동기

5 : 시험 데이터 전환 회로부

6 : 데이터 입출력 버퍼

7 : 출력 제어 회로부

8 : 데이터 출력 회로부

9 : 데이터 입력 회로부

11 : 클록 입력 버퍼

12 : 어드레스 입력 버퍼

13 : 커맨드 입력 버퍼

16 : 데이터 전환부

17, 19, 26, 29, 32, 35, 38, 41, 44, 55, 58 : 트랜스퍼 스위치

88, 96 : 래치 회로부

90 : 비교기

101 : 클록 버퍼

102 : VCC 상승 검출 회로

103 : 출력 인에이블 신호 발생 회로

104 : VCCQ 상승 검출 회로

상기 문제점을 해결하기 위해서, 본 발명의 반도체 장치는 외부 단자의 접촉 상태를 시험하기 위한 단자 시험 회로와, 전원을 인가하면 제1 동작 모드를 나타내는 신호를 출력하고, 상기 제1 동작 모드에서 특정 단자에 입력되는 제어 신호에 응답하여 상기 단자 시험 회로에 시험 모드 신호를 출력하고, 상기 특정 단자에 입력되는 신호의 레벨 변화의 횟수에 응답하여 제2 동작 모드를 나타내는 신호를 출력하는 시험 모드 제어 회로부를 구비한다.

또한, 본 발명의 반도체 장치의 단자 시험 방법은 상기 반도체 장치의 전원단자에 전원을 인가하고, 상기 반도체 장치내의 칩 선택용 단자에 활성화 레벨의 칩 선택용 신호를 공급하여 상기 칩 선택용 단자 및 상기 전원 단자의 접촉을 확인하기 위한 제1 시험을 행하고, 상기 칩 선택용 신호를 일단 비활성 레벨로 복귀시킨 후 다시 활성화 레벨로 하고, 상기 칩 선택용 단자 이외의 입력 단자의 접촉 양부를 확인하기 위한 시험 회로를 활성화하고, 상기 입력 단자의 접촉을 확인하기 위한 제2 시험을 행하고, 또한 상기 칩 선택용 신호를 일단 비활성 레벨로 복귀시킨 후 다시 활성화 레벨로 하고, 데이터 입출력 단자의 접촉 상태를 확인하기 위한 시험 회로를 활성화하여 상기 데이터 입출력 단자의 접촉을 확인하기 위한 제3 시험을 행한다.

또한, 본 발명의 반도체 집적 회로는 내부 회로에 접속된 제1의 외부 단자 및 제2 외부 단자와, 전원의 인가에 응답하여 활성화되고, 상기 제1 외부 단자에 인가된 제어 신호에 응답하여 시험 모드 신호를 출력하고, 상기 제어 신호의 논리 레벨 변화의 횟수가 설정치가 되면 비활성 상태가 되는 시험 모드 제어 회로부와, 상기 제2 외부 단자에 접속되어 상기 시험 모드 신호에 응답하고, 상기 제2 외부 단자의 접촉 상태를 판정하는 단자 시험 회로부를 구비한다.

더 자세히 설명하면, 본 발명의 반도체 장치 및 그 시험 방법에서는 전원 투입 및 칩 선택용 단자 등의 특정 단자에 칩 선택용 신호를 공급함으로써 클록 비동기에서 시험 회로를 기동하고, 상기 칩 선택용 신호를 소정의 횟수 공급한 때에 자동적으로 시험 회로가 정지되도록 하고 있다.

여기서, 칩 선택용 단자로부터의 칩 선택용 신호에 의해 시험 회로를 제어하는 이유는 다음과 같다.

즉, 복수의 메모리 디바이스가 실장된 보드상에서 데이터 버스선을 공유하고 있는 복수의 메모리 디바이스로부터 1개의 메모리 디바이스를 선택하는 것이 칩 선택용 신호이며, 따라서 칩 선택용 신호에 의해 1개의 메모리 디바이스를 선택하고, 선택한 메모리 디바이스의 데이터 출력 단자로부터 데이터 버스선으로 시험 결과를 출력하도록 하면 개개의 메모리 디바이스에 관해서 따로 따로 시험을 할 수 있기 때문이다.

보다 구체적으로, 다음과 같은 시퀀스(1)∼(4)에 따라 보드에 실장된 메모리 디바이스를 시험한다.

(1) 전원을 인가하면 메모리 디바이스 내에서 시동기 신호 등이 발생하고, 이에 의해 메모리 디바이스는 시험 모드로 들어간다.

(2) 메모리 디바이스 내의 칩 선택용 단자를 제1 레벨(예컨대, "H"레벨)로 하고, 메모리 디바이스를 비선택 상태로 한다.

(3) 칩 선택용 단자에 칩 선택용 신호를 공급하여 상기 칩 선택용 단자를 제2 레벨(예컨대, "L" 레벨)로 하면, 메모리 디바이스 내의 시험 회로가 기동하여 시험을 행한다.

(4) 칩 선택용 단자를 다시 제1 레벨로 하면, 시험 회로가 정지하여 통상 동작 모드가 되고, 이후 시험 모드로 들어 가지 않는다.

즉, 이 경우는 전원 인가로 모드에 들어가고, 칩 선택용 단자가 제1 레벨이 된 것을 2번 검출하면, 통상 동작 모드가 되도록 시험 회로를 메모리 디바이스에 탑재해 둔다.

또한, 메모리 디바이스의 단자를 복수의 그룹으로 나눠 시험하는 경우는 다음과 같은 시퀀스 ①∼⑧에 따라서 시험을 행한다. 여기서는, 예컨대 제1 그룹의 단자(칩 선택용 단자 및 전원 단자), 제2 그룹의 단자(칩 선택용 단자 이외의 입력 단자) 및 제3 그룹의 단자(데이터 입출력 단자)로 이루어지는 3가지 그룹으로 나눠 시험을 행하는 경우를 상정한다.

① 전원을 인가하면 시동기 신호 등이 발생하고, 이에 의해 메모리 디바이스는 시험 모드에 들어간다.

② 칩 선택용 단자를 제1 레벨(예컨대, "H" 레벨)로 하고, 메모리 디바이스를 비선택 상태로 한다.

③ 칩 선택용 단자에 칩 선택용 신호를 공급하여 상기 칩 선택용 단자를 제2 레벨(예컨대, "L" 레벨)로 하면, 시험 회로가 기동하여 제1 그룹 단자의 시험을 행한다.

④ 칩 선택용 단자를 제1 레벨(예컨대, "H"레벨)로 하면 시험 회로가 정지한다.

⑤ 다시, 칩 선택용 단자를 제2 레벨(예컨대, "L"레벨)로 하면 시험 회로가 기동하여 제2 그룹 단자의 시험을 행한다.

⑥ 칩 선택용 단자를 제1 레벨(예컨대, "H"레벨)로 하면 시험 회로가 정지한다.

⑦ 다시, 칩 선택용 단자를 제2 레벨(예컨대, "L"레벨)로 하면 시험 회로가 기동하여 제3 그룹 단자의 시험을 행한다.

⑧ 칩 선택용 단자를 제1 레벨(예컨대, "H"레벨)로 하면 시험 회로가 정지하여 통상 동작 모드가 되고, 이후 시험 모드로 들어 가지 않는다.

즉, 이 경우 전원 인가로 시험 모드에 들어가고, 칩 선택용 단자가 제1 레벨이 된 것을 4번 검출하면, 통상 동작 모드가 되는 시험 회로를 메모리 디바이스에 탑재해 둔다.

퍼스널 컴퓨터 등에서 단자의 접촉 체크를 행하고자 하는 경우, 상기 시퀀스에 따라서 복수의 그룹의 단자의 접촉을 확인하기 위한 시험을 순차 행하면 좋다.

또한, 통상의 사용시에 퍼스널 컴퓨터 등을 기동한 후에 소정 레벨의 신호를 소정 횟수만 칩 선택용 단자에 입력하여 통상 동작 모드로 하면, 그 후 시험 모드에 잘못 들어가는 일은 없게 된다.

본 발명에 따르면, 칩 선택용 단자 등의 기존의 단자를 이용하고, 통상 인가되는 전압의 범위내에서 간단한 기동 시퀀스로 시험 회로를 기동시키며, 또한 통상의 사용 상태에서는 용이하게 시험 회로를 기동시키지 않도록 하고 있기 때문에 통상의 사용 상태에 영향을 미치지 않고 종래보다 간편하고 쉬운 방법으로 단자의 접촉 체크 등의 시험을 수행하는 것이 가능해진다.

이하, 첨부 도면(도 1 내지 도 11)을 참조하면서 본 발명의 바람직한 실시 형태를 설명한다.

도 1에는 본 발명의 일실시예의 구성을 도시하는 블럭도로서 메모리 디바이스에서 단자의 접촉 체크의 시험을 행하기 위한 시험 회로의 주요부가 도시되어 있다.

도 1에 도시된 시험 회로의 실시예는 메모리 디바이스의 복수의 단자를 3가지 그룹으로 나눠 시험을 행하는 구성으로 되어 있다.

제1 그룹은 시험 회로를 동작시키기 위한 필수적인 단자이며, 칩 선택용 신호(/CS)(여기서, 부호 CS의 /는 액티브 로우 신호를 나타낸다)를 입력하기 위한 칩 선택용 단자나, 메모리 디바이스 내의 각종의 회로에 전원 전압을 공급하기 위한 전원 단자가 포함된다. 이 전원 단자는 데이터 출력 회로부(도 9 및 도 11를 참조하여 후술한다) 전용의 고전압측의 전원 전압(VCCQ), 저전압측의 전원 전압(VSSQ), 그 밖의 내부 회로용의 고전압측의 전원 전압(VCC) 및 저전압측의 전원 전압(VSS)를 공급하기 위해 사용된다.

제2 그룹은 입력 단자이며, 클록(CLK) 및 클록 인에이블 신호(/CKE)를 입력하기 위한 단자와, 칩 선택용 신호(/CS) 이외의 각종의 커맨드 신호[메모리 디바이스의 동작 모드를 선택하기 위한 로우 어드레스 스트로브 신호(/RAS), 칼럼어드레스 스트로브 신호(/CAS), 및 기록 인에이블 신호(/WE)]를 입력하기 위한 단자와, 일부의 데이터를 마스크하여 재기록되지 않도록 하는 데이터 마스크 신호(DQM)을 입력하기 위한 DQM 단자와, 어드레스(A0∼Am)(m은 임의 플러스 정수)를 입력하기 위한 어드레스 입력 단자가 포함된다. 여기서, 기호 RAS, CAS 및 WE의 /는 액티브 로우 신호를 나타내고 있다.

제3 그룹은 데이터 입출력 단자(I/O 단자로 약기하기도 한다)로서 데이터(DQ0∼DQn)(n은 임의의 플러스의 정수)를 입력하기 위한 단자가 포함된다.

도 1에 도시된 실시예는 제1 및 제2 그룹 단자의 접촉을 확인하기 위한 시험을 행하는 입력 단자 시험 회로부(1)가 설치되어 있다. 시험 모드 제어 회로부(2)는 상기한 3가지 그룹에 분류된 단자의 접촉을 확인하기 위한 시험의 시퀀스를 제어하는 기능을 갖는다.

도 1에서, 클록(CLK) 및 클록 인에이블 신호(/CKE)는 입력 단자 시험 회로부(1)에 공급됨과 동시에 클록 입력 버퍼(11)를 경유하여 메모리 디바이스 내부에 공급된다. 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS) 및 기록 인에이블 신호(/WE)는 입력 단자 시험 회로부(1)에 공급됨과 동시에, 커맨드 입력 버퍼(13)를 경유하여 메모리 디바이스 내부에 공급된다. 어드레스(A0∼Am)는 입력 단자 시험 회로부(1)에 공급됨과 동시에 어드레스 입력 버퍼(12)를 경유하여 메모리 디바이스에 공급된다.

또한, 도 1에 도시된 실시예는 전원 단자를 통해 전원이 인가된 것을 검출하여 시동기 신호를 생성하는 시동기(3)와, 상기 시동기 신호 및 칩 선택용 신호(/CS)에 의해서 메모리 디바이스를 어떤 종류의 시험 모드로 할 것이지 또는 통상 동작 모드로 할 것인지를 결정하고, 또한 시험 모드의 경우 어떤 그룹의 단자의 시험을 행할 것인가를 결정하는 시험 모드 제어 회로부(2)를 설치하고 있다. 또, 시동기(3)의 전원은 데이터 출력 회로부(도 9 및 도 11를 참조하여 후술한다) 전용의 전원 전압(VCCQ, VSSQ)을 공급하기 위한 전원 단자에 접속하는 것이 바람직하다. 그 이유는 후술하는 바와 같이, 본 실시예에서는 시험 결과가 전원 전압(VCCQ, VSSQ)이 공급되는 데이터 출력 회로부에서 출력되기 때문에, 단자 접속 시험시에 전원 전압(VCCQ, VSSQ)이 데이터 출력 회로부에 확실히 공급되어 있는 것이 필수 조건이 되기 때문이다.

상기 전원 단자를 통해 시동기(3)에 전원이 인가되면, 시동기(3)는 시동기 신호를 생성하고, 상기 시동기 신호가 시험 모드 제어 회로부(2)에 입력되면 시험 모드 제어 회로부(2)는 활성화된다. 이어서, 칩 선택용 신호(/CS)가 “L” 레벨이 됨에 따라 시험 모드 제어 회로부(2)는 시험 모드 신호(Sm)를 출력한다. 상기 시험 모드 제어 회로부(2)에서 출력되는 시험 모드 신호(Sm)에 의해서 메모리 디바이스가 시험 모드로 된다. 또한, 시험 모드 제어 회로부(2)는 칩 선택용 신호(/CS)에 따라서 단자 접속 시험용의 회로를 제어하고, “H” 레벨의 칩 선택용 신호(/CS)를 소정 횟수만 검출한 때에 시험을 종료하여 메모리 디바이스를 통상 동작 모드가 되도록 한다.

칩 선택용 신호(/CS)를 입력하기 위한 칩 선택용 단자와, 고전압측의 전원전압(VCC)을 공급하기 위한 전원선과의 사이에 삽입되어 있는 저항은, 칩 선택용단자가 접속 불량인 경우에도 “H”레벨의 칩 선택용 신호(/CS)를 시험 모드 제어 회로부(2)에 공급할 수 있도록 함과 동시에(/CS=“H”), 이에 의해서 데이터 입출력 단자(DQ0∼DQn)(하나의 데이터 입출력 단자를 대표하여 DQ로 나타내기도 한다)를 고임피던스 상태로 유지하여(DQ=“High-Z”), 다른 메모리 디바이스의 시험에 영향을 끼치지 않도록 하는 기능을 갖는다.

또한, 도 1에 도시된 실시예는 데이터(DQ0∼DQn)를 입력하는 시험 데이터 전환 회로부(5)를 설치하고 있다. 상기 시험 데이터 전환 회로부(5)는 제1 그룹 내지 제3 그룹의 단자의 시험 결과를 시험 모드(Sm)에 의해 전환하여 데이터 입출력 버퍼(6)에 송신하는 회로이다.

데이터 입출력 버퍼(6)는 데이터 버스의 사이에서 데이터(DQ0∼DQn)를 교환하는 기능을 구비하며 데이터 전환부(16)를 포함하고 있다. 메모리 디바이스가 단자 접속 시험 모드로 되어 있을 때는 단자의 시험 결과를 나타내는 신호가 클록(CLK)과는 비동기로 출력된다. 이에 대하여, 메모리 디바이스가 통상 동작 모드로 되어 있을 때는 데이터 버스로부터의 신호가 클록(CLK)에 동기하여 출력된다.

도 2 및 도 3은 본 발명의 반도체 장치의 시험 방법을 설명하기 위한 흐름도이며, 도 4는 입력 단자 시험용 테이블의 일례를 도시한 도면이며, 도 5는 I/O 단자(데이터 입출력 단자) 시험용 테이블의 일례를 도시한 도면이다. 다만, 여기서는 도 1의 실시예로써 설명한 바와 같이, 3가지 그룹의 단자의 접촉을 확인하기 위한 시험 방법을 설명한다. 이하, 전술한 구성 요소와 같은 것에 관하여는 동일한 참조 번호를 붙여 나타낸다.

도 2의 흐름도에서, 전원을 인가하면 시동기에서 시동기 신호가 생성고, 메모리 디바이스가 시험 모드로 들어간다. 이 때, 단계 "S1"에 도시된 바와 같이, 칩 선택용 단자에 “H”레벨의 칩 선택용 신호(/CS)를 입력하여 메모리 디바이스를 비선택 상태로 한다. 이에 의해서, 단계 "S2"에 도시된 바와 같이 데이터 입출력 단자(DQ0∼DQn)를 고임피던스 상태로 유지한다(DQ="High-Z").

이어서, 단계 "S3"에 도시된 바와 같이 칩 선택용 단자에 “L”레벨의 칩 선택용 신호(/CS)를 입력한다(첫번째의 /CS=“L”). 상기 “L”레벨의 칩 선택용 신호(/CS)에 의해서 단자 접속 시험용의 회로가 기동하고, 제1 그룹 단자의 시험을 행한다. 만약, 제1 그룹의 단자의 접촉이 전부 양호하면(단계 "S4"), 특정 데이터 입출력 단자(DQ)에서 출력되는 데이터는 전부 “L”레벨이 된다(DQ=“L”). 제1 그룹 단자의 시험은 첫번째의 ”L”레벨 칩 선택용 신호(/CS)가 입력된 때에 DQ=“L”이 되면 합격이 된다. 바꾸어 말하면, 다음과 같은 시험 결과를 얻을 수 있는 때에 제1 그룹 단자의 시험에 합격한 것이 된다. 즉,

① 시동기 신호가 생성되었다는 것은 전원 전압(VCCQ, VSSQ)를 공급하기 위한 전원 단자의 접속이 양호한 것을 의미한다. 또는,

② 단자 접속 시험을 하는 회로가 동작했다는 것은 전원 전압(VCC, VSS)을 공급하기 위한 전원 단자의 접속이 양호한 것을 의미한다. 또한,

③ 데이터(DQ)가 전부 “L”레벨이 되었다는 것은 칩 선택용 신호(/CS)를 입력하기 위한 칩 선택용 단자의 접속이 양호한 것을 의미한다.

또한, 상기한 시험의 결과로서(단계 "S4"), 출력되는 데이터(DQ)가 “H”레벨이 되어 있는 것이 확인되었을 때는 제1 그룹의 어느 하나의 단자의 접촉이 불량이 되어 있다고 판정된다(단계 "S5").

다음으로, 단계 "S6"에 도시된 바와 같이 칩 선택용 단자에 “H”레벨의 칩 선택용 신호(/CS)를 입력하면(/CS=“H”), 단계 "S7"에 도시된 바와 같이 데이터 입출력 단자(DQ0∼DQn)는 고임피던스 상태가 된다(DQ“High-Z”).

또한, 단계 "S8"에 도시된 바와 같이 칩 선택용 단자에 “L”레벨의 칩 선택용 신호(/CS)를 다시 입력한다(두번째의 /CS=“L”). 상기 “L”레벨의 칩 선택용 신호(/CS)에 의해서 제2 그룹의 단자의 시험이 개시된다. 제2 그룹의 단자의 시험은 두번째의 /CS=“L”일 때에 도 4의 테이블 No.1의 입력 단자 시험용 테이블에 따라서 수행된다.

도 4의 입력 단자 시험용 테이블은 어드레스(A0∼A6), 데이터 마스크 신호(DQM), 기록 인에이블 신호(/WE), 칼럼 어드레스 스트로브 신호(/CAS), 로우 어드레스 스트로브 신호(/RAS), 클록 인에이블 신호(/CKE) 및 클록(CLK)을 입력하기 위한 복수의 입력 단자 중 어느 하나에 “H”레벨(“1”의 레벨)의 신호가 입력된 때에, 시험 결과를 출력하는 데이터 입출력 단자(DQ)[DQ0∼DQ7 중 어느 하나. 다만, 동일한 시험 결과를 복수의 데이터 입출력 단자(DQ)에서 동시 출력가능한 구성으로 하여도 좋다]가 “H”레벨(“1”의 레벨)이 되는지의 여부를 시험하도록 되어 있다(도 2의 단계 "S9").

또한, 도 2의 흐름도의 단계 "S10"에서, 복수의 입력 단자 중 어느 하나에 “H”레벨(“1”의 레벨)의 신호를 입력한 때에 데이터(DQ)가 "H" 레벨로 되어 는 경우는, 상기한 입력 단자의 접촉이 양호하다고 판정한다. 또한, 입력 단자 시험용 테이블에 따라서 “H”레벨(“1”의 레벨)의 신호를 입력하는 입력 단자의 위치를 순차 변화시킴으로써 모든 입력 단자의 접촉이 양호한지의 여부를 시험한다. 어느쪽의 입력 단자를 시험하여도 데이터(DQ)가 “H”레벨로 되어 있는 것이 확인된 경우, 제2 그룹 단자의 시험에 합격한 것이 된다(단계 "S12).

또한, 0개 또는 2개 이상의 입력 단자가 “H”레벨인 것을 입력 단자 시험 회로부가 검출한 경우, “L”레벨(“0”의 레벨)의 데이터가 출력되고, 입력 단자의 접촉이 불량이라고 판정된다(단계 "S11").

이어서, 단계 "S13에 도시된 바와 같이, 칩 선택용 단자에 “H”레벨의 칩 선택용 신호(/CS)를 입력하고(/CS=“H”), 단계 "S14"에 도시된 바와 같이 데이터 입출력 단자(DQ0∼DQn)를 고임피던스 상태로 한다(DQ=“High-Z”).

또한, 도 3의 흐름도에서 단계 "S15"에 도시된 바와 같이, 칩 선택용 단자에 “L”레벨의 칩 선택용 신호(/CS)를 다시 입력한다(세번째의 /CS=“L”). 상기 /L”레벨의 칩 선택용 신호(/CS)에 응답하여 단계 "S16"으로부터 단계 "S21"까지의 제3 그룹 단자의 시험을 행한다. 제3 그룹의 단자의 시험은 세번째의 /CS=“L”일 때에 도 5의 테이블 No.2의 I/O 단자 시험용 테이블에 따라서 수행된다.

도 5의 I/O 단자 시험용 테이블은 8 비트의 데이터(DQ0∼DQ7)를 각각 입력하기 위한 8개의 I/O 단자 중 특정 I/O 단자에 “H”레벨(“1”의 레벨)의 데이터를 입력하고, 그 밖의 I/O 단자에 “L”레벨(“0”의 레벨)의 데이터를 동시에 입력하도록 한 것이다. 여기서는, 특정 I/O 단자의 위치를 바꿈으로써 입력되는 데이터(DQ0∼DQ7)에 대해 5가지의 “H”레벨(“1”의 레벨) 및 “L”레벨(“0”의 레벨)의 조합을 작성하고 있다. 이러한 조합에 의하여 각각의 I/O 단자의 접촉 시험뿐만 아니라, 이웃 I/O 단자간의 쇼트 등도 시험할 수 있다. 이 경우, I/O 단자에 불량이 없을 때 I/O 단자에 입력된 신호(데이터)는 그대로 I/O 단자로부터 출력된다.

단계 "S16"으로부터 "S21"까지의 공정을 구체적으로 설명하면, 도 3의 흐름도의 "S16"에서, 기록 인에이블 신호(/WE)를 입력하기 위한 단자를 이용하여 데이터(DQ0∼DQ7)의 입력과 출력을 전환한다. 즉, 기록 인에이블 신호(/WE)를 “H”레벨로 하여 데이터 입력 상태로 한 다음, I/O 단자 시험용 테이블에 따라서 각 I/O 단자에 데이터(DQ0∼DQ7)를 동시에 입력하고(단계 "S17"), 이어서 기록 인에이블 신호(/WE)를 “L”레벨로 바꿔 데이터 출력 상태로 전환하고(단계 "S18"), 입력한 데이터(DQ0∼DQ7)를 다시 각 I/O 단자로부터 출력한다.

도 3의 단계 "S19"에서, 입력한 데이터(DQ0∼DQ7)가 그대로 출력되는 경우 I/O 단자의 접촉에 불량이 없다고 판정된다. 또한, I/O 단자 시험용 테이블에 따라서 데이터(DQ0∼DQ7)의 “1”및“0”의 조합을 바꿈으로써 모든 조합에 대해 I/O 및 단자의 접촉이 양호한지 아닌지를 시험한다(단계 "S21"). 이 결과, 어떤 조합에 대하여도 데이터(DQ0∼DQ7)가 그대로 출력되는 것이 확인된 경우, 제3 그룹 단자의 시험에도 합격한 것이 된다. 이 때, 모든 단자의 접촉 시험 결과가 양호한 즉, 시험 대상인 메모리 디바이스가 양품이라고 판정된다 (단계 "S22").

이어서, 단계 "S23"에 도시된 바와 같이 칩 선택용 단자에 “H”레벨의 칩 선택용 신호(/CS)를 입력하면(/CS=“H”), 단계 "S24"에 도시된 바와 같이 데이터 입출력 단자(DQ0∼DQn)가 고임피던스 상태가 된다(DQ=High-Z”). 이 때, 메모리 디바이스가 통상 동작 모드가 되고, 이후 시험 모드로는 들어 가지 않는다. 즉, 도 2 및 도 3의 흐름도에 의한 시험 방법에서는 칩선택용 단자가 “H”레벨이 된 것을 4번 검출하면 통상 동작 모드가 된다.

이상, 하나의 메모리 디바이스의 단자 접속 양부 판정 시험을 행하기 위한 플로우를 설명했지만, 이 메모리 디바이스와 데이터 패스를 공유하는 다른 메모리 디바이스의 단자 접속 양부를 판정하는 경우, 다른 메모리 디바이스에 대하여 활성화 레벨의 칩 선택용 신호(/CS)를 반복 투입하고, 도 2 및 도 3에 도시된 플로우와 같은 시험을 행하면 좋다.

도 6은 도 1 시험 모드 제어 회로부가 구체적인 구성예를 도시하는 회로도이며, 도 7은 도 1 시험 모드 제어 회로부의 동작을 설명하기 위한 타이밍 차트도이다.

도 6에 도시된 시험 모드 제어 회로부(2)는 p 채널형 MOS 트랜지스터(이하, pMOS 트랜지스터라 함) 및 n 채널형 MOS 트랜지스터(이하, nMOS 트랜지스터라 함)로부터 이루어지는 트랜스퍼 스위치(예컨대, 트랜스퍼 스위치(26))와, 한쌍의 인버터(예컨대, 인버터(27, 28))를 조합한 래치 회로로 구성되는 회로 요소를 복수단(도 6에서는 7단) 종속 형식으로 접속함으로써 구성된다.

보다 자세히 말하면, 1단째의 회로 요소는 칩 선택용 신호(/CS)에 응답하여 개폐 동작하는 트랜스퍼 스위치(26)와, 한쌍의 인버터(27, 28)로 이루어지는 래치 회로부를 포함한다. 여기서, 트랜스퍼 스위치(26)를 구성하는 pMOS 트랜지스터와 nMOS 트랜지스터는 서로 병렬 접속되어 있다. pMOS 트랜지스터의 게이트에는 NOR 게이트(24)의 출력이 인버터(25)를 통해 접속되지만, nMOS 트랜지스터의 게이트에는 NOR 게이트(24)의 출력이 그대로 입력된다. 또한, pMOS 트랜지스터의 소스 및 nMOS 트랜지스터의 드레인은 데이터 출력 회로부(도 9 및 도 11을 참조하여 후술한다) 전용의 전원 전압(VCCQ)을 공급하기 위한 전원 단자(노드 A)에 접속된다. 또한, pMOS 트랜지스터의 드레인 및 nMOS 트랜지스터의 소스는 1단째의 회로 요소내의 래치 회로부의 입력단에 접속된다.

1단째의 래치 회로부의 입력단은 nMOS 트랜지스터(20a)의 드레인에 접속되고, 상기 nMOS 트랜지스터(20a)의 게이트에는 시동기(3)의 시동기 신호(STARTQ)가 입력된다. 상기 nMOS 트랜지스터(20a)는 시동기의 시동기 신호에 따라 온·오프 동작함으로써 1단째의 래치 회로부의 상태를 제어한다. 즉, “H”레벨의 펄스 시동기 신호에 응답하여 nMOS 트랜지스터(20a)는 온되며, 래치 회로부의 입력단은 “L”레벨로 리셋트된다.

또한, 2단째의 회로 요소는 1단째의 회로 요소와 동일하게, 칩 선택용 신호(/CS)에 응답하여 개폐 동작하는 트랜스퍼 스위치(29)와, 한쌍의 인버터(30, 31)로 이루어지는 래치 회로부를 포함한다. 여기서, 1단째의 래치 회로부의 출력단(노드 B)은 2단째의 트랜스퍼 스위치(29)의 pMOS 트랜지스터의 소스 및 nMOS 트랜지스터의 드레인에 접속된다.

또한, 3단째의 회로 요소는 전단부의 회로 요소와 동일하게, 칩 선택용 신호(/CS)에 응답하여 개폐 동작하는 트랜스퍼 스위치(32)와, 한쌍의 인버터(33, 34)로 이루어지는 래치 회로부를 포함한다. 여기서, 2단째의 래치 회로부의 출력단(노드 C)은 3단째의 트랜스퍼 스위치(32)의 pMOS 트랜지스터의 소스 및 nMOS 트랜지스터의 드레인에 접속된다. 3단째의 래치 회로부의 입력단은 nMOS 트랜지스터 20b의 드레인에 접속된다. 상기 nMOS 트랜지스터20b의 게이트에는 시동기(3)의 시동기 신호가 입력되고, 상기 nMOS 트랜지스터(20b)는 시동기의 시동기 신호에 따라 온·오프 동작을 함으로써 3단째의 래치 회로부의 상태를 제어한다.

또한, 4단째의 회로 요소는 전단부의 회로 요소와 동일한 바와 같이, 칩 선택용 신호(/CS)에 응답하여 개폐 동작하는 트랜스퍼 스위치(35)와, 한쌍의 인버터(36, 37)로 이루어지는 래치 회로부를 포함한다. 여기서, 3단째의 래치 회로부의 출력단(노드 D)은 4단째의 트랜스퍼 스위치(35)의 pMOS 트랜지스터의 소스 및 nMOS 트랜지스터의 드레인에 접속된다.

또한, 5단째의 회로 요소는 전단부의 회로 요소와 동일한 바와 같이, 칩 선택용 신호(/CS)에 응답하여 개폐 동작하는 트랜스퍼 스위치(38)와, 한쌍의 인버터(39, 40)로 이루어지는 래치 회로부를 포함한다. 여기서, 4단째의 래치회로부의 출력단(노드 E)은 5단째의 트랜스퍼 스위치(38)의 pMOS 트랜지스터의 소스 및 nMOS 트랜지스터의 드레인에 접속된다. 5단째의 래치 회로부의 입력단은 nMOS 트랜지스터(20c)의 드레인에 접속되고, 상기 nMOS 트랜지스터(20c)의 게이트에는 시동기(3)의 시동기 신호가 입력되고, 상기 nMOS 트랜지스터(20c)는 시동기의 시동기 신호에 따라 온·오프 동작을 행함으로써 5단째의 래치 회로부의 상태를 제어한다.

또한, 6단째의 회로 요소는 전단부의 회로 요소와 동일한 바와 같이, 칩 선택용 신호(/CS)에 응답하여 개폐 동작하는 트랜스퍼 스위치(41)와, 한쌍의 인버터(42, 43)로 이루어지는 래치 회로부를 포함한다. 여기서, 5단째의 래치회로부의 출력단(노드 F)은 6단째의 트랜스퍼 스위치(41)의 pMOS 트랜지스터의 소스 및 nMOS 트랜지스터의 드레인에 접속된다.

또한, 7단째(최종단)의 회로 요소는 전단부의 회로 요소와 동일한 바와 같이, 칩 선택용 신호에 응답하여 개폐 동작하는 트랜스퍼 스위치(44)와, 한쌍의 인버터(45, 46)로 이루어지는 래치 회로부를 포함한다. 여기서, 6단째의 래치 회로부의 출력단(노드 G)는 7단째의 트랜스퍼 스위치(44)의 pMOS에 트랜지스터의 소스 및 nMOS 트랜지스터의 드레인에 접속된다. 7단째의 래치 회로부의 출력단(노드 H)은 NAND 게이트(49a)의 입력단에 접속된다.

또한, 도 6에 도시된 시험 모드 제어 회로부(2)는 1단째의 회로 요소의 입력측에, 칩 선택용 신호(/CS) 및 시동기 신호를 처리하여 상기 7단의 회로 요소에 공급하기 위한 NOR 게이트(24)와 NAND 게이트(22)를 설치하고 있다.

또한, 도 6에 도시된 시험 모드 제어 회로부(2)는 노드 C로부터의 신호와 노드 D로부터의 신호를 수신하는 NAND 게이트(47a)와, 상기 NAND 게이트(47a)의 출력단에 접속되는 인버터(47b), 노드 E로부터의 신호와 노드 F로부터의 신호를 수신하는 NAND 게이트(48a), 상기 NAND 게이트(48a)의 출력단에 접속되는 인버터(48b), 노드 G로부터의 신호와 노드 H로부터의 신호를 수신하는 NAND 게이트(49a), 상기 NAND 게이트(49a)의 출력단에 접속되는 인버터(49b)를 설치하고 있다. 시험 모드와 통상 동작 모드를 전환하는 경우에, 시험 모드 전환 신호(TEST4)가 노드 H에서 출력된다. 또한, 시험 모드로 되어 있는 경우에 제1 그룹의 단자를 시험하기 위한 제1 시험 모드 신호(TEST1)가 인버터(47b)에서 출력되고, 제2 그룹의 단자를 시험하기 위한 제2 시험 모드 신호(TEST2)가 인버터(48b)에서 출력되며, 제3 그룹의 단자를 시험하기 위한 제3 시험 모드 신호(TEST3)가 인버터(49b)에서 출력된다.

이어서, 도 7의 타이밍 차트에 기초하여 도 6의 시험 모드 제어 회로부 각부의 동작을 설명한다.

메모리 디바이스의 단자의 시험을 행하는 경우, 우선 데이터 출력 회로부 전용의 전원 전압(VCCQ)을 공급하기 위한 전원 단자에 전원을 인가한다[도 7의(a)부]. 이어서, 상기 전원 단자에 전원이 인가된 것을 시동기에 의해 검출하고, “H”레벨의 시동기 신호를 생성한다[도 7의(b)부]. 상기 “H”레벨의 시동기 신호가 nMOS 트랜지스터(20a∼20d)의 게이트에 입력되고, 대응하는 래치 회로부의 출력단이 “H”레벨이 된다. 따라서, 7단째의 래치 회로의 출력단의 노드 H도 "H"레벨이 되고, "H"레벨의 시험 모드 전환 신호(TEST4)가 노드 H로부터 출력되어 통상 동작 모드로부터 시험 모드로 전환되다[도 7의(d)부]. 또, 이 때 “H”레벨의 시동기 신호에 의해 NOR 게이트(24)의 출력은 “L”레벨이기 때문에, 트랜스퍼 스위치(26, 32, 38, 44)는 오프 상태, 트랜스퍼 스위치(29, 35, 41)는 온 상태가 된다. 따라서, 노드(C, D, E, F, G, H)의 레벨은 각각 “L”, “H”, “L”, “H”, “L” 및 “H”가 되고, 시험 모드 신호(TEST1, TEST2, TEST4)는 모두 “L”레벨이 된다.

계속해서, 칩 선택용 단자로부터 NAND 게이트(22)에 “H”레벨의 칩 선택용 신호(/CS)가 공급된다[도 7의(c)부]. 이 때문에, NOR 게이트(22)의 출력 레벨이 “L”레벨이 된다. 또한, 시동기 신호는 “L”레벨이 되기 때문에 NOR 게이트(24)의 출력 레벨이 “H”레벨이 되고, 트랜스퍼 스위치의 상태가 반전한다. 즉, 트랜스퍼 스위치(29, 35, 41)가 오프 상태, 트랜스퍼 스위치(36, 32, 44)가 온 상태가 된다. 또한, “L”레벨의 시동기 신호가 n MOS 트랜지스터(20a∼20d)의 게이트에 입력되어 있기 때문에 대응하는 래치회로부의 출력단이 “L”레벨로 되어(예컨대, 노드 B가 “H”레벨에서 “L”레벨이 된다), 시험 모드 제어 회로부내의 리셋트 동작은 종료한다. 또한, 노드 A에는 전원 전압(VCCQ)의 “H”레벨이 인가되기 때문에 1단째의 래치 회로의 출력단(노드 B)의 레벨은 “H”레벨로부터 “L”레벨로 반전한다.

이어서, 1회째의 “L”레벨의 칩 선택용 신호(/CS)가 NAND 게이트(22)에 공급되면, NOR 게이트(24)의 출력 레벨은 “L”레벨이 되고, 트랜스퍼 스위치(29)가 동작 상태가 된다. 그러므로, 1단째의 래치 회로부의 출력단의 노드 B의 “L”레벨이 트랜스퍼 스위치(29)를 통해 2단째의 래치 회로부에 입력하고, 2단째의 래치 회로부의 출력단(노드 C)는 “L”레벨에서 “H”레벨로 변화된다. 한편, 이 때 노드 (D, E, F, G)의 레벨은 변화하지 않는다. 따라서, 노드 C 및 노드 D의 레벨이 “H/레벨이 되기 때문에 NAND 게이트(47a)의 2개의 입력단 모두에 “H”레벨 신호가 공급된다. 이 결과, NAND 게이트(47a)의 출력 레벨이 “L”레벨이 되고, 인버터(47b)를 통해서 “H”레벨의 제1 시험 모드 신호(TEST1)가 출력된다. 이 때, 제1 그룹의 단자를 시험하기 위한 제1 시험 모드가 된다. 상기 제1 시험 모드는 대응하는 래치 회로부에 의해서 “H”레벨의 칩 선택용 신호(/CS)가 공급될 때까지 유지된다[도 7의(e)부].

그 후, “H”레벨의 칩 선택용 신호(/CS)가 NAND 게이트(22)에 공급되면 NOR 게이트(24)의 출력 레벨이 “H”레벨이 되고, 트랜스퍼 스위치(32)가 동작 상태가 된다. 그러므로, 2단째의 래치 회로부의 출력단의 노드 C의 “H”레벨에 의해 노드 D가 “H”레벨에서 “L”레벨에 변화되고, NAND 게이트(47a)의 한편의 입력단에는 “H”레벨, 다른 쪽의 입력단에는 “L”레벨의 신호가 공급된다. 이 결과, NAND 게이트(47a)의 출력 레벨이 “H”레벨이 되고, 인버터(47b)를 통해서 “L”레벨의 제1 시험 모드 신호(TEST1)가 출력된다. 이 때, 시험 회로가 정지하고 제1 시험 모드가 종료한다.

그 후, 시동기 신호가 “L”레벨로 되어 있는 상태에서 두번째의 “L”레벨의 칩 선택용 신호(/CS)가 NAND 게이트(22)에 공급되면, NOR 게이트(24)의 출력 레벨이 “L”레벨이 되고, 트랜스퍼 스위치(35)가 동작 상태가 된다. 따라서, 4단째 및 5단째의 래치 회로부의 출력단의 노드 E 및 노드 F 모두 “H”레벨이 된다. 이 결과, NAND 게이트(48a)의 출력 레벨이 “L”레벨이 되고, 인버터(48b)를 통해서 “H”레벨의 제2 시험 모드 신호(TEST2)가 출력된다. 이 때에, 제2 그룹의 단자를 시험하기 위한 제2 시험 모드가 된다. 상기 제2 시험 모드는 대응하는 래치 회로부에 의해서 “H”레벨의 칩 선택용 신호(/CS)가 공급될 때까지 유지된다[도 7의(f)부].

그 후, “H”레벨의 칩 선택용 신호(/CS)가 NAND 게이트(22)에 다시 공급되면, NOR 게이트(24)의 출력 레벨이 다시 “H”레벨이 되고, 트랜스퍼 스위치(38)가 동작 상태가 된다. 따라서, 5단째의 래치 회로부 출력단의 노드 F가 “H”레벨에서 “L”레벨로 변화하고, NAND 게이트(48a)의 출력 레벨이 “H”레벨이 되며, 인버터(48b)를 통해서 “L”레벨의 제2 시험 모드 신호(TEST2)가 출력된다. 이 때, 시험 회로가 정지하여 제2 시험 모드가 종료한다.

그 후, 시동기 신호가 “L”레벨로 되어 있는 상태에서 3회째의 “L”레벨 칩 선택용 신호(/CS)가 NAND 게이트(22)에 공급되면, NOR 게이트(24)의 출력 레벨이 “L”레벨이 되고, 트랜스퍼 스위치(41)가 동작 상태가 된다. 따라서, 6단째 및 7단째의 래치 회로부의 출력단 노드 G 및 노드 H가 함께 “H” 레벨이 되고, NAND 게이트(49a)의 2개의 입력단 모두에 “H”레벨의 신호가 공급된다. 이 결과, NAND 게이트(49a)의 출력 레벨이 “L”레벨이 되고, 인버터(49b)를 통해서 “H”레벨의 제3 시험 모드 신호(TEST3)가 출력된다. 이 때, 제3 그룹의 단자를 시험하기 위한 제3 시험 모드가 된다. 상기 제3 시험 모드는 대응하는 래치 회로부에 의해서 “H”레벨의 칩 선택용 신호(/CS)가 공급될 때까지 유지된다[도 7의(g)부].

그 후, “H”레벨의 칩 선택용 신호(/CS)가 NAND 게이트(22)에 다시 공급되면, NOR 게이트(24)의 출력 레벨이 다시 “H”레벨이 되고, 트랜스퍼 스위치(44)가 동작 상태가 된다. 따라서, 6단째 및 7단째의 래치 회로부의 출력단의 노드 H가 “H”레벨로부터 “L”레벨에 변화되고, NAND 게이트(49a)의 2개의 입력단에는 각각 “H”레벨과“L”레벨의 신호가 공급된다. 이 결과, NAND 게이트(49a)의 출력 레벨이 “H”레벨이 되고, 인버터(49b)를 통해서 “L”레벨의 제3 시험 모드 신호(TEST3)가 출력된다. 이 때, 시험 회로가 정지하여 제3 시험 모드가 종료한다.

동시에, 7단째의 래치 회로의 출력단의 노드 H가 “H”레벨로부터 “L”레벨로 변화됨으로써 상기 노드 H에서 출력되는 시험 모드 전환 신호(TEST4)도 “L”레벨이 된다. 이에 의해서, 시험 모드가 종료하여 통상 동작 모드에 들어간다. 또한, 이 상태에서는 NAND 게이트(22)의 한편의 입력단이 항상 “L”레벨이 되기 때문에 그 이후의 칩 선택용 신호(/CS)를 접수하지 않게 된다. 즉, “L”레벨의 칩 선택용 신호(/CS)가 소정 횟수만(여기서는, 4회) 입력되면, 시험 모드로부터 통상 동작 모드에 자동적으로 전환하게 됨과 동시에, 이후 시험 모드에 잘못 들어 가는 일을 없게 된다.

도 8은 도 1의 입력 단자 시험 회로부의 구체적인 구성예를 도시하는 회로도이다. 입력 단자 시험 회로부(1)는 상술한 바와 같이, 제2 그룹의 단자의 접촉을 확인하기 위한 시험을 행한다.

도 8에 도시된 입력 단자 시험 회로부에는 제2 그룹의 단자(즉, 입력 단자)의 접촉을 확인하기 위한 제2 시험 모드 신호(TEST2)가 입력되는 인버터(1-1)와, 저항을 통해 직렬로 접속되는 pMOS 트랜지스터(1-2) 및 nMOS 트랜지스터(1-3)와, nMOS 트랜지스터(1-3)의 드레인으로부터의 신호를 수취하는 2개의 인버터(1-4, 1-5)가 구비되어 있다. 여기서, 상기 pMOS 트랜지스터(1-2) 및 nMOS 트랜지스터(1-3)는 인버터 회로를 구성하고, 인버터(1-1)로부터의 신호를 반전 출력하는 기능을 갖는다.

또한, 도 8에 도시된 입력 단자 시험 회로부에는 어드레스(A0∼Am)[여기서는, 어드레스(A0∼A4)를 처리하는 NOR 게이트를 대표하여 도시한다] 및 클록(CLK)과, (/CS 이외의) 각종의 커맨드 신호를 받는 단자의 접촉 상태를 판정하기 위한 복수의 NOR 게이트(1-7, 1-10, 1-16, 1-22, 1-28, …)와, 이들의 NOR 게이트에 각각 접속되는 복수의 인버터(1-8, 1-11, 1-17, 1-23, 1-29, …)가 구비되어 있다[다만, 최종단의 NOR 게이트(1-34)의 출력에는 인버터는 설치되어 있지 않다]. 어드레스(A0, A1, …, Am), 클록(CLK) 및 데이터 마스크 신호(DQM)가 입력된다.

또한, 상기한 입력 단자 시험 회로부에는 어드레(A1∼Am)[여기서는 어드레스 (A1∼A4)를 처리하는 NOR 게이트를 대표하여 도시한다) 및 클록(CLK)과 (/CS 이외의) 각종의 커맨드 신호를 받는 단자의 접촉 상태를 판정하기 위한 복수의 NAND 게이트(1-12, 1-18, 1-24, 1-30 …, 1-35)와, 이들의 NAND 게이트에 각각 접속되는 복수의 인버터(1-13, 1-19, 1-25, 1-31 …, 1-36)와, 이들의 인버터에 각각 접속되는 복수의 nMOS 트랜지스터(1-14, 1-20, 1-26, 1-32, …, 1-37) 등이 구비되어 있다. 이들의 nMOS 트랜지스터(1-14, 1-20, 1-26, 1-32, …, 1-37)의 각각의 드레인은 전술의 nMOS 트랜지스터(1-3)의 드레인에 공통으로 접속되어 있다.

어드레스 입력 단자로부터의 어드레스(A0∼A4) 및 클록 단자와, 각종 커맨드 단자나 DQM 단자는 비교기(1-6, 1-9, 1-15, 1-21, 1-27, …, 1-33)을 통해 증폭된 후에, 각각 대응하는 NOR 게이트 및 NAND 게이트에 입력되는 것이 바람직하다. 이 이유로는 이들 입력 단자에 인가되는 신호의 신호 진폭은 일반적으로 작기 때문에, 어드레스 입력 단자의 패드로부터 입력 신호를 직접 추출하더라도 충분한 SN비를 확보하기 어려운 것을 들 수 있다. 다만, 충분한 SN비가 보장되는 경우는 어드레스 입력 단자의 패드로부터 신호를 직접 입력하여도 좋다.

또한, 도 8에 도시된 입력 단자 시험 회로부는 최종단의 NOR 게이트(1-34)를 설치하고 있다.

이어서, 도 8의 회로의 동작을 설명한다. “H”레벨의 제2 시험 모드 신호(TEST2)가 인버터(1-1)에 공급되면, 상기한 입력 단자 시험 회로부가 기동하여 제2 시험 모드에 들어간다. 여기서, 예컨대, 2단째의 NOR 게이트(NOR1)(1-10)의 2개의 입력단의 노드(n1) 및 노드(n2)가 양쪽 모두 “L”레벨인 경우, 인버터(INV1) (1-11)를 통해서 “L”레벨의 신호가 다음 단의 NOR 게이트(1-16)에 전달된다. 이 때에, NAND 게이트(NAND1)(1-12) 및 인버터(INV2)(1-13)를 통해서 “L”레벨의 신호가 nMOS 트랜지스터(TR1)(1-14)의 게이트에 전달되어 nMOS 트랜지스터(1-14)는 오프된다.

한편, 노드(n1) 및 노드(n2) 중 한편이 “H”레벨, 다른 쪽이 “L”레벨인 경우, 인버터(INV1)의 출력 노드(n3)는 “L”레벨로부터 “H”레벨로 변화되지만, 트랜지스터(TR1)는 오프 상태를 유지하고, 노드(n4)는 “H”레벨을 유지한다.

또한, 노드(n1) 및 노드(n2) 모두“H”레벨인 경우, 인버터(1-11)를 통해서 “H”레벨의 신호가 다음 단의 NOR 게이트(1-16)에 전달된다. 이 때, nMOS 트랜지스터(1-14)는 온이 되어 노드(n4)를 “L”레벨로 인하한다.

여기서, 어드레스(A0∼A4∼Am), 클록(CLK), 커맨드 신호 및 데스크 신호(DQM) 등을 포함하는 모든 입력 신호용의 입력 단자가 “L”레벨인 경우, 노드 n5가 “H”레벨로 되어 nMOS 트랜지스터(1-3)8가 온이 되고, 노드 "n4를 “L”레벨로 인하한다.

한편, 이들 입력 단자의 하나만이 “H”레벨, 다른 단자가 전부 “H”레벨인 경우, 트랜지스터(1-14, 1-20, …, 1-37, 1-38)는 전부 오프 상태를 유지하기 때문에 노드(n4)는 “H”레벨 그대로이다. 또한, 이들 입력 단자의 2개 이상이 “H”레벨, 다른 단자가 “L”레벨인 경우 예컨대, 어드레스 입력 단자(A0) 및 어드레스 입력 단자(A1)가 “H”레벨인 경우는 트랜지스터(1-14)가 온됨으로써 노드(n4)의 레벨은 “L”로 인하된다.

이상, 제2 그룹에서 복수의 입력 단자의 1개만이 “H”레벨이고, 나머지 입력 단자가 “L”레벨인 경우는 노드(n4)가 “H”레벨이 되고, 시험 결과 출력 신호 ((TSD-ADD))(TSD1)가 “H”레벨이 된다. 즉, 제2 그룹 단자의 시험에 합격한 것을 의미한다.

이에 대하여, 입력 단자의 레벨이 전부 “L”레벨이거나 또는 입력 단자의 2개 이상이 “H”레벨인 경우는 노드(n4)가 “L”레벨이 되고, 시험 결과 출력 신호 (TSD-ADD)가 “L”레벨이 된다. 즉, 제2 그룹 단자의 시험에 불합격된 것을 의미한다. 또, 트랜지스터(1-14, 1-20, …, 1-37, 1-38) 중 어느 하나가 온되어 노드(n4)의 레벨을 인하될 때, 인버터의 PMOS 트랜지스터(1-2)는 온되고, 상기 트랜지스터는 노드(n4)의 레벨을 상승시키려 하지만, nMOS 트랜지스터(1-2)의 채널 길이/채널 폭의 비를 크게 하여 트랜지스터(1-2)의 온 저항을 크게 하거나 혹은 도 8과 같이, 트랜지스터(1-2)의 드레인측에 저항을 설치하고 고전압측의 전원으로부터 노드(n4)로의 전류 유입을 억제함으로써 노드(n4)의 레벨을 인버터(1-4)의 입력 임계치보다 낮은 값으로 인하할 수 있다.

도 9는 도 1의 시험 데이터 전환 회로부(5), 데이터 전환부(15) 및 데이터 입출력 버퍼(6)의 구체적인 구성예를 도시하는 회로도이며, 도 10은 도 9의 시험 데이터 전환 회로부 및 데이터 입출력 버퍼의 동작을 설명하기 위한 타이밍 차트도이다.

데이터 입출력 버퍼(6)내의 데이터 전환부(16)는 시험 모드 전환 신호(TEST4)에 의해서 시험 신호와 통상 출력 데이터 신호를 전환하여 데이터 출력회로부(8)에 출력하도록 구성된다. 보다 구체적으로, 데이터 전환부(16)는 시험 모드 전환 신호(TEST4)에 따라서 동작 상태(온 상태) 또는 비동작 상태(오프 상태)가 되는 2개의 트랜스퍼 스위치(17, 19)(SW1, SW2)와, 시험 모드 전환 신호(TEST4)의 극성을 반전하는 인버터(18)를 구비하고 있다.

시험 모드로 되어 있는 경우(TEST4=“H”), 트랜스퍼 스위치(19)가 동작 상태가 되고, 데이터(D1)로 시험 데이터 전환 회로부(5)로부터의 데이터(D2)를 데이터 출력 회로부(8)에 전달한다. 또한, 통상 동작 모드로 되어 있는 경우(TEST4=“L”), 트랜스퍼 스위치(17)가 동작 상태가 되고, 데이터(D1)로 데이터 버스로부터의 데이터(DATA)를 데이터 출력 회로부(8)에 전달한다. 상기 데이터 출력 회로부(8)는 시험 회로로부터의 데이터 또는 데이터 버스로부터의 데이터를 데이터 입출력 단자(DQ0∼DQn)(DQ)로부터 외부로 송출하는 기능을 갖는다. 상기 데이터 출력 회로부(8)에서 송출되는 데이터 입출력 단자(DQ)는 데이터 입력 회로부(9)의 입력단에 접속되어 있고, 상기 데이터 입력 회로부는 제3 시험 모드로 되어 있을 때(TEST3=“H”일 때), 인버터(69)의 출력(“H”)에 의해 인에이블되어 데이터 입출력 단자(DQ)에 인가된 시험 입력 데이터를 시험 데이터 전환 회로부(5)로 출력한다.

제1, 제2 및 제3 시험 모드 신호(TEST1, TEST2, TEST3)과 기록 인에이블 신호(/WE)에 의해, 인버터(60, 63) 및 NOR 게이트(61, 62)는 신호(TESTZ)를 생성한다. 상기 신호(TESTZ)는 제1 및 제2 시험 모드 시간과, 제3 시험 모드에 있어서 시험 데이터 출력시에 시험 회로로부터의 데이터를 클록(CLK)과는 비동기로 데이터 출력 회로부(8)에서 출력시키는 신호이다. 상기한 신호(TESTZ)는 NOR 게이트(64, 66) 한편의 입력단에 접속되고, NOR 게이트(64, 66)의 출력 신호는 인버터(65, 67)를 각각 경유하여 데이터 출력 회로부(8)에 입력된다.

도 9에 도시된 시험 데이터 전환 회로부(5)는 제1, 제2 및 제3 시험모드 신호(TEST1, TEST2, TEST3)에 따라 어떤 시험 결과를 데이터(D2)로 출력하는가를 선택하는 회로이다.

보다 구체적으로, 시험 데이터 전환 회로부(5)는 제1 시험 모드 신호(TEST1)을 입력하는 nMOS 트랜지스터(50)와, 제1 시험 모드에서의 시험 결과를 유지하기 위한 한쌍의 인버터(51, 52)로 이루어지는 래치 회로부, 상기 래치 회로부의 출력측에 접속되는 인버터(53), 제2 시험 모드 신호(TEST2)를 입력하는 인버터(54), 트랜스퍼 스위치(55)(SW3)를 구비하고 있다. 또한, 상기한 시험 데이터 전환 회로부(5)는 제3 시험 모드 신호(TEST3) 및 기록 인에이블 신호(/WE)(WE-TES)를 입력하는 NAND 게이트(56)와, 상기 NAND 게이트(56)의 출력에 접속되는 인버터(57), 트랜스퍼 스위치(58)(SW4)를 구비하고 있다. 상기 트랜스퍼 스위치(58)에는 데이터 입력 회로부(9)의 비교기(90)로부터 송출된 신호가 입력된다. 또한, 제3 시험 모드 신호(TEST3)는 데이터 입력 인에이블 신호(DIE)와 함께 NOR 게이트(68)에 입력된다. 상기 NOR 게이트(68)로부터 출력되는 신호는 인버터(69)를 경유하여 데이터 입력 회로부(9)내의 비교기(90)에 공급된다.

이어서, 도 10의 타이밍 차트에 기초하여 도 9의 시험 데이터 전환 회로부(5) 및 데이터 입출력 버퍼(6)의 동작을 설명한다.

도 10의 (a)부, (e)부, (h)부 및 (i)부에 도시된 바와 같이, 우선 전원이 인가되어 시동기 신호가 “H”레벨이 되면, 시험 모드 전환 신호(TEST4)가 “H”레벨이 된다. 이에 따라, 데이터 전환부(16)내의 트랜스퍼 스위치17(SW1)가 오프 상태가 됨과 동시에, 트랜스퍼 스위치(19)(SW2)가 온 상태가 되고, 통상 출력 데이터 신호 대신에 시험 신호가 데이터 출력 회로부의 입력단에 접속된다. 여기서, “H”레벨의 칩 선택용 신호(/CS)가 모든 칩에 공급되어 메모리 디바이스의 리셋트가 행하여진다.

이어서, 도 10의 (b)부에 도시된 바와 같이 “L”레벨의 칩 선택용 신호(/CS)가 공급되면 제1 시험 모드에 들어가고, 전원 단자(VCCQ, VSSQ)와 칩 선택용 단자(/CS)의 접촉이 양호하면 제1 시험 모드 신호(TEST1)가 “H”레벨이 된다. 이 경우, nMOS 트랜지스터(50)가 온이 되고, 한쌍의 인버터(51, 52)로 이루어지는 래치 회로부의 출력 레벨이 “H”레벨이 된다. 이 때, TEST2=“L”에서 트랜스퍼 스위치55(SW3)가 오프 상태이기 때문에 시험 결과 출력 신호(TSD-ADD)(TSD1)의 레벨에 관계없이 시험 데이터 전환 회로부(5)의 인버터(53)로부터 “L”레벨의 데이터(D2)가 출력되고, 데이터 출력 회로부(8)로부터 “L”레벨의 시험 데이터가 출력된다. 또, 상기 제1 시험 모드일 때 TESTZ 신호는 "H"레벨이기 때문에 NOR 게이트(64, 66)는 클록(CLK) 및 출력 인에이블 신호(DOE)의 레벨에 관계없이 함께 “L”레벨의 신호를 출력하고, 결국 데이터 출력 회로부는 클록 신호(CLK)과는 무관하게 인에이블 상태가 된다[도 10의 (l)부].

이어서, “H”레벨의 칩 선택용 신호(/CS)가 다시 공급되어 제1 시험이 종료한다(TEST1=“L”). 이 때, TESTZ=“L”이 되고, 클록(CLK) 및 출력 인에이블 신호(DOE)가 데이터 출력 회로부에 공급된다. 그리고, 출력인에이블 신호(DOE)를 비활성 레벨로 함으로써 데이터 출력 회로부(8)의 출력 레벨[데이터(DQ)의 레벨]은“High-Z”(고임피던스 상태)가 된다[도 10의(1)부].

이어서, 도 10의 (c)부 및 (j)부에 도시된 바와 같이, 두번째의 “L”레벨의 칩 선택용 신호(/CS)가 공급됨과 동시에 제2 시험 모드 신호(TEST2)가 “H” 레벨이 되고, 제2 시험 모드에 들어간다. 상기 제2 시험 모드에서는 칩 선택용 단자 이외의 입력 단자의 접촉의 시험이 행하여진다. 이 경우, 시험 모드 전환 신호(TESTZ)가 “H”레벨이 되고, 데이터 출력 회로부(8)가 클록(CLK)에 관계없이 활성 상태가 된다. 또한, 제2 시험 모드 신호(TEST2)에 의해 트랜스퍼 스위치(55)(SW3)가 온 상태로 되고, 도 8의 입력 단자 시험 회로로부터의 시험 결과 출력 신호(TSD-ADD)가 한쌍의 인버터(51, 52)로 이루어지는 래치 회로부, 트랜스퍼 스위치(SW2) 및 데이터 출력 회로부(8)를 통해 데이터 입출력 단자(DQ)에 출력된다.

이어서, “H”레벨의 칩 선택용 신호(/CS)가 다시 공급되어 제2 시험이 종료한다(TEST2=“L”). 이 때, 데이터 출력 회로부(8)의 출력 레벨[데이터(DQ)의 레벨]은 “High-Z”가 된다[도 10의(1)부].

이어서, 도 10의 (d)부, (f)부 및 (k)부에 도시된 바와 같이, 3회째의 “L”레벨의 칩 선택용 신호(/CS)가 공급됨과 동시에, 제3 시험 모드 신호(TEST3)가 “H”레벨이 되어 제3 시험 모드에 들어간다. 상기 제3 시험 모드에서는 I/O 단자의 접촉 시험이 행하여진다. 상기 제3 시험 모드 신호(TEST3)에 의해 인버터(69)의 출력이 “H”레벨이 되고, 데이터 출력 회로부(8)가 활성 상태가 되어 데이터 입출력 단자(DQ)에 인가되는 시험 데이터를 시험 데이터 전환 회로부(5)에 출력하게 된다. 기록 인에이블 신호(/WE)(WE-TES)가 “H”레벨로 되어 있기 때문에 트랜스퍼 스위치(58)(SW4)가 온 상태로 되고, 데이터 입력 회로부(9)의 출력을 트랜스퍼 스위치(SW4)를 통해 인버터(51, 52)로 이루어지는 래치 회로부에 래치한다. 이 때, NOR 게이트(61)의 출력은“L”레벨이고 TESTZ=“L”레벨이며, 불활성 상태를 이루는 출력 인에이블 신호(DOE)가 데이터 출력 회로부(9)로 입력되기 때문에, 데이터 출력 회로부의 출력은 “High-Z”로 되어 있는 그대로이다. 이와 같이 하여 기록된 데이터는 한쌍의 인버터(51, 52)로 이루어지는 래치 회로부에 유지된다.

그 후, 기록 인에이블 신호(/WE)를 “L”레벨로 한다. “H”레벨의 신호(TESTZ)가 생성되고, 데이터 출력 회로(8)가 클록(CLK)과는 비동기로 활성화되고, 인버터(51, 52)로 이루어지는 래치 회로부에 유지된 시험 데이터가 트랜스퍼 스위치(SW2) 및 데이터 출력 회로부(8)를 통해 데이터 입출력 단자(DQ)로 출력된다 [도 10의(g)부]. 또, 이 때 트랜스퍼 스위치(58)(SW4)가 오프 상태이다.

이어서, “H”레벨의 칩 선택용 신호(/CS)가 다시 공급되어 제3 시험이 종료한다. 이 때에, 도 10의 (e)부에 도시된 바와 같이, 시험 모드 전환 신호(TEST4)가 “L”레벨로 되어 트랜스퍼 스위치(17)(SW1)가 온 상태가 되고, 시험 결과 출력 대신에 통상의 출력 데이터가 데이터 출력 회로부에 공급될 수 있는 상태가 된다.

도 11은 본 발명의 실시예에 적용되는 데이터 출력 회로부의 구성예를 도시하는 회로도로서, 도 10의 본 발명의 실시예에 최고로 적당한 데이터 출력 회로부 및 상기 데이터 출력 회로부에 관련되는 회로를 도시한다.

도 11에 도시된 데이터 출력 회로부(8)는 데이터 출력 회로부 전용의 고전압측의 전원 전압(VCCQ) 및 저전압측의 전원 전압(VSSQ)을 공급하기 위한 전원 단자의 접촉이 양호하고, 그 밖의 내부 회로용의 고전압측의 전원 전압(VCC) 및 저전압측의 전원 전압(VSS)을 공급하기 위한 전원 단자의 접촉이 불량인 경우라도 고임피던스 상태를 나타내는 “High-Z”의 출력 레벨을 확보할 수 있는 회로이다. 이러한 데이터 출력 회로를 본 발명의 시험 회로에 적용하면, 상기와 같은 전원 단자(VCC, VSS)의 접촉 불량이 발생한 경우라도 다른 메모리 디바이스의 시험에 영향을 끼치지 않는다.

도 11에는 데이터 출력 회로부 이외의 내부 회로용의 고전압측의 전원 전압(VCC)의 상승을 감시하는 VCC 상승 검출 회로(102)가 구비되어 있다. 상기 VCC 상승 검출 회로(102)는 내부 회로용의 전원 전압(VCC)의 상승을 검출한 때에 펄스형의 VCC 상승 검출 신호(STT)를 출력한다.

또한, 도 11에는 데이터 출력 회로부의 활성/비활성을 제어하는 출력 인에이블 신호(DOE)를 생성하는 출력 인에이블 신호 발생 회로(103)가 구비되어 있다. 여기서, 출력 인에이블 신호(DOE)는 VCC 상승 검출 회로(102)로부터 VCC 상승 검출 신호(STT)가 출력된 경우에 “H”레벨이 되는[이에 따라, 데이터 입출력 단자(DQ)는 “High-Z”의 상태가 된다]. 그 후, 판독 커맨드 신호가 내장되고, CAS 레이텐시에 의해 결정되는 데이터 출력 사이클이 된 경우에 “L”레벨이 된다[이에 따라, 데이터 출력 회로부의 판독 데이터(DATA)를 데이터 입출력 단자(DQ)에 출력 가능한 상태가 된다].

또한, 도 11에는 데이터 출력 회로부 전용의 전원 전압(VCCQ)을 감시하는 VCCQ 상승 검출 회로(104)가 구비되어 있다. 상기 VCCQ 상승 검출 회로(104)는 데이터 출력 회로부 전용의 전원 전압(VCCQ)의 상승을 검출한 때에 펄스형의 VCCQ 상승 검출 신호, 즉 시동기 신호를 출력한다[그 동안, 데이터 입출력 단자(DQ)를“High-Z”의 상태로 한다]. 이에 따라, VCC 및 VCCQ 중 어느 한쪽이 다른 쪽보다 먼저 상승한 경우라도 데이터 입출력 단자(DQ)를“High-Z”의 상태로 유지할 수 있다.

도 11의 출력 제어 회로부(7)는 VCC 상승 검출 신호(STARTQ)를 반전하는 인버터(70)와 클록 버퍼(101)에서 출력되는 음논리의 클록(/CLK)과 인버터(70)의 출력 신호를 받는 NAND 게이트(71)를 구비하고 있다.

또한, 도 11의 출력 제어 회로부(7)에서 도면 부호 "72"는 판독된 데이터(DATA)[판독 데이터(RD)]를 반전하는 인버터이며, 도면 부호 "73"은 인버터(72)의 출력 신호와 출력 인에이블 신호(DOE)를 받는 NOR 게이트이며, 도면 부호 "74"는 NOR 회로(73)의 출력 신호를 반전하는 인버터이다.

또한, 도 11의 출력 제어 회로부(7)에서 도면 부호 "75"는 판독 데이터(RD)와 출력 인에이블 신호(DOE)를 받는 NOR 게이트이며, 도면 부호 "76"은 NOR 게이트(75)의 출력 신호를 반전하는 인버터이다. 또한, 도면 부호 "77"은 NAND 게이트(71)의 출력 신호와 NOR 게이트(73)의 출력 신호를받는 NAND 게이트이며, 도면 부호 "78"은 NAND 게이트(77)의 출력 신호를 반전하는 인버터이다. 또한, 도면 부호 "79"는 NAND 게이트(71)의 출력 신호와 인버터(74)의 출력 신호를 받는 NAND 게이트이며, 도면 부호 "80"은 NAND 게이트(79)의 출력 신호를 반전하는 인버터이다.

또한, 도 11의 출력 제어 회로부(7)에서 도면 부호 "81"은 NAND 게이트(71)의 출력 신호와 인버터(56)의 출력 신호를 받는 NAND 게이트이며, 도면 부호 "82"는 NAND 게이트(81)의 출력 신호를 반전하는 인버터이다. 또한, 83은 NAND 게이트(71)의 출력 신호와 NOR 게이트(75)의 출력 신호를 받는 NAND 게이트이며, 도면 부호 "84"는 NAND 게이트(83)의 출력 신호를 반전하는 인버터이다.

또, 인버터(70, 72, 74, 76, 78, 80, 82, 84)와, NAND 게이트(71, 77, 79, 81, 83)과, NOR 게이트(73, 75)에는 전원 전압으로서 데이터 출력회로부 이외의 내부 회로용의 전원 전압(VCC)이 공급된다.

이어서, 본 발명의 실시예에 최고로 적당한 데이터 출력 회로부(8)의 구성을 자세히 설명한다. 도 11의 데이터 출력 회로부(8)에는 소스가 접지선에 접속되고, 게이트가 인버터(78)의 출력단에 접속되고, 인버터(78)의 출력 신호에 의해 온/오프 동작이 제어되는 스위치 디바이스를 이루는 nMOS 트랜지스터(85)가 구비되어 있다. 또한, 소스가 접지선에 접속되고, 게이트가 인버터(80)의 출력단에 접속되고, 인버터(80)의 출력 신호에 의해 온/오프 동작이 제어되도록 스위치 디바이스를 이루는 nMOS 트랜지스터(86)가 구비되어 있다. 또한, 소스가 접지선에 접속되고, VCCQ 상승 검출 신호(STARTQ)에 의해 온이 되는 스위치 디바이스를 이루는 nMOS 트랜지스터(87)가 구비되어 있다

또한, 도 11의 데이터 출력 회로부(8)에는 한쌍의 인버터(89, 90)로 이루어지는 래치 회로부(88)가 설치되어 있다. 상기 래치 회로(88)에서는 인버터(90)의 출력단과 인버터(89)의 입력단과의 접속점이 nMOS 트랜지스터(85)의 드레인에 접속되고, 인버터(89)의 출력단과 인버터(90)의 입력단의 접속점이 nMOS 트랜지스터(86, 87)의 드레인에 접속되어 있다. 또한, 인버터(89)의 출력 신호를 반전하는 인버터(91)와, 소스가 전원 전압(VCCQ) 공급용의 전원선에 접속되고, 드레인이 데이터 입출력 단자(DQ)에 접속되고, 게이트가 인버터(91)의 출력단에 접속되되어 상기 인버터(91)의 출력 신호에 의해 온/오프 동작이 제어되는 pMOS 트랜지스터(92)가 구비되어 있다.

또한, 도 11의 데이터 출력 회로부(8)에는 소스가 접지선에 접속되고, 게이트가 인버터(82)의 출력단에 접속되고, 인버터(82)의 출력 신호에 의해 온/오프 동작이 제어되는 스위치 디바이스를 이루는 nMOS 트랜지스터(93)가 구비되어 있다. 또한, 소스가 접지선에 접속되고, VCCQ 상승 검출 신호에 의해 온이 되는 스위치 디바이스를 이루는 nMOS 트랜지스터(94)가 구비되어 있다. 또한, 소스가 접지선에 접속되고, 게이트가 인버터(84)의 출력단에 접속되며, 인버터(84)의 출력 신호에 의해 온/오프가 제어되는 스위치 디바이스를 이루는 nMOS 트랜지스터(95)가 구비되어 있다.

또한, 도 11의 데이터 출력 회로부(8)에는 한쌍의 인버터(97, 98)로 이루어지는 래치 회로부(96)가 설치되어 있다. 상기 래치 회로부(96)에는 인버터(98)의 출력단과 인버터(97)의 입력단의 접속점이 nMOS 트랜지스터(93, 94)의 드레인에 접속되고, 인버터(97)의 출력단과 인버터(98)의 입력단과의 접속점이 nMOS 트랜지스터(95)의 드레인에 접속되어 있다. 또한, 인버터(97)의 출력 신호를 반전하는 인버터(99)와 드레인이 데이터 입출력 단자(DQ)에 접속되고, 소스가 접지선에 접속되며 게이트가 인버터(99)의 출력단에 접속되어 인버터(99)의 출력 신호에 의해 온/오프 동작이 제어되는 nMOS 트랜지스터(100)가 구비되어 있다.

이어서, 상기 데이터 출력 회로부의 동작을 설명한다.

또, 인버터(89, 90, 91, 97, 98, 99)에는 전원 전압으로서 데이터 출력 회로부 전용의 전원 전압(VCCQ)이 공급된다.

상기와 같은 회로 구성에서 전원 기동시 전원 전압(VCC)이 상승한 경우에는 VCC 상승 검출 회로(102)로부터 VCC 상승 검출 신호(STT)가 출력된다.

이 결과, 인버터(70)의 출력 레벨이 “L”레벨, NAND 게이트(71)의 출력 레벨이 “H”레벨이 되고, NAND 게이트(77)는 NOR 게이트(73)의 출력 신호에 대하여 인버터로서 기능하고, NAND 게이트(79)는 인버터(74)의 출력신호에 대하여 인버터로서 기능하며, NAND 게이트(81)는 인버터(76)의 출력신호에 대하여 인버터로서 기능하고, NAND 게이트(83)는 NOR 게이트(75)의 출력 신호에 대하여 인버터로서 기능하게 된다.

또한, 이 경우에 출력 인에이블 신호(DOE)가 “H”레벨이 되고, 판독 데이터(DATA)의 전송이 NOR 게이트(73, 75)에 있어서 저지된다. 그리고, NOR 게이트(73)의 출력 레벨이 “L”레벨, NAND 게이트(77)의 출력 레벨이 “H”레벨, 인버터(78)의 출력 레벨이 “L”레벨 및 nMOS 트랜지스터(85)가 오프가 되는 동시에, 인버터(74)의 출력 레벨이 “H”레벨, NAND 게이트(79)의 출력 레벨이 “L”레벨, 인버터(80)의 출력 레벨이 “H”레벨 및 nMOS 트랜지스터(86)가 온이 된다.

이 결과, 인버터(91)의 입력 레벨이 “L 레벨, 인버터(91)의 출력 레벨이 “H”레벨 및 pMOS 트랜지스터(92)가 오프가 된다.

또한, NOR 게이트(75)의 출력 레벨이 “L”레벨, 인버터(76)의 출력 레벨이 “H”레벨, NAND 게이트(81)의 출력 레벨이 “L”레벨, 인버터(82)의 출력 레벨이 “H”레벨 및 nMOS 트랜지스터(93)가 온이 됨과 함께, NAND 게이트(83)의 출력 레벨이 “H”레벨, 인버터(84)의 출력 레벨이 “L”레벨 및 nMOS 트랜지스터(95)가 오프된다.

이 결과, 인버터(97)의 입력 레벨이 “L”레벨, 인버터(97)의 출력 레벨이 “H”레벨, 인버터(99)의 출력 레벨이 “L”레벨 및 nMOS 트랜지스터(100)가 오프된다.

이와 같이, 전원 기동시 데이터 출력 회로부 이외의 내부 회로용의 전원 전압(VCC)이 상승한 경우, 출력 제어 회로부(7)는 VCC 상승 검출 신호(STT) 및 출력 인에이블 신호(DOE)에 의해 제어되고, pMOS 트랜지스터(92)가 오프되고, nMOS 트랜지스터(100)가 오프되도록 데이터 출력 회로부(8)를 제어한다.

따라서, 데이터 출력 회로부 이외의 내부 회로용의 전원 전압(VCC)이 데이터 출력 회로부 전용의 전원 전압(VCCQ)보다 먼저 상승해 버리는 경우라도 데이터(DQ)가 출력되는 데이터 입출력 단자를 고임피던스 상태로 할 수 있다. .

이에 대하여, 전원 기동시에 데이터 출력 회로부 전용의 전원 전압(VCCQ)이 상승한 경우에는 VCCQ 상승 검출 회로(104)로부터 VCCQ 상승 검출 신호(STARTQ)가 출력된다.

이 결과, nMOS 트랜지스터(87)가 온이 되고, 인버터(91)의 입력 레벨이 “L”레벨, 인버터(91)의 출력 레벨이 “H”레벨, pMOS 트랜지스터(92)가 오프된다.

또한, nMOS 트랜지스터(94)가 온이 되고, 인버터(97)의 입력 레벨이 “L”레벨, 인버터(97)의 출력 레벨이 “H”레벨, 인버터(99)의 출력 레벨이 “L”레벨 및 nMOS 트랜지스터(100)가 오프된다.

이와 같이, 전원 기동시 데이터 출력 회로부 전용의 전원 전압(VCCQ)이 상승한 경우, 출력 제어 회로부(7)는 VCCQ 상승 검출 신호(STARTQ)에 의해 제어되고, pMOS 트랜지스터(92)가 오프되고, nMOS 트랜지스터(100)가 오프된다.

따라서, 데이터 출력 회로부 전용의 전원 전압(VCCQ)이 데이터 출력 회로부 이외의 내부 회로용의 전원 전압(VCC)보다 먼저 상승해 버리는 경우라도 데이터 입출력 단자를 고임피던스 상태로 할 수 있다.

그리고, 데이터 출력 회로부 전용의 내부 회로용의 전원 전압(VCC)이 상승한 후, VCC 상승 검출 신호(STT)는 하강하고, 인버터(70)의 출력 레벨이 “H”레벨이 되어 NAND 게이트(71)는 클록 신호[여기서는, 액티브 로우 신호(/CLK)]에 대하여 인버터로서 기능한다.

또한, 데이터 출력 회로부 전용의 전원 전압(VCCQ)이 상승한 후 VCCQ 상승 검출 신호(STARTQ)는 하강하고, nMOS 트랜지스터(87, 94)가 오프된다.

도 11과 같은 회로 구성에 따르면, 전원 기동시 데이터 출력 회로부 전용의 전원 전압(VCCQ) 및 데이터 출력 회로부 이외의 내부 회로용의 전원 전압(VCC) 중 어느 하나가 먼저 상승해 버리는 경우라도 데이터 입출력 단자를 고임피던스 상태로 할 수 있기 때문에, 동일한 외부 데이터 버스에 접속되어 있는 다른 SDRAM(싱크로너스 DRAM)과의 사이에 관통 전류가 흐르는 것을 회피하고, 소비 전력의 저감화를 꾀할 수 있다.

또한, 도 11에 도시된 바와 같은 데이터 출력 회로부에는 래치 회로부(88)가 구비되어 있기 때문에, 데이터 출력 회로부 전용의 전원 전압(VCCQ)의 상승과, 데이터 출력 회로부 이외의 내부 회로용의 전원 전압(VCC)의 상승 간의 시간차가 큰 경우에 있어서도 동일한 외부 데이터 버스에 접속되어 있는 다른 SDRAM과의 사이에 관통 전류가 흐르는 것을 회피할 수 있다.

전압(VCC, VQQ)의 상승 후, VCC 상승 검출 신호(STT)는 “L”레벨이 되지만, 내부 회로로부터의 판독 데이터가 출력 제어 회로부에 도달하고, 소정의 CAS 레이텐시가 경과하기까지의 동안 출력 인에이블 신호(DOE)는 “H”레벨 그대로이다. 따라서, 판독 데이터(DATA)는 NOR 게이트(73, 75)에 있어서 저지된다. 한편, 인버터(70)의 출력이 “H”레벨이 되기 때문에 NAND(71)는 클록 신호(/CLK)를 반전하여 출력한다. 이 상태에서, 트랜지스터(85, 95)는 오프 상태를 유지한다. 한편, 트랜지스터(86, 93)는 클록 신호(/CLK)에 의해 온/오프되지만, 인버터(91, 97)의 입력은 그 온/오프 동작에 관계 없이 “L” H”레벨 그대로이다. 따라서, PMOS 트랜지스터(92)의 게이트는 “H”레벨, nMOS 트랜지스터(100)의 게이트는 “L”레벨이며, 데이터 입출력단자(DQ)는 “High-Z”상태를 유지한다.

이어서, 판독 데이터 출력 기간이 되면, 출력 인에이블 신호(DOE)가 “L”레벨로 변화되고, 판독 데이터(DATA)가 출력 제어 회로부 및 데이터 출력 회로부를 통해 데이터 입출력 단자(DQ)로 출력된다. 클록 신호(/CLK)에 동기하여 즉, 출력 인에이블 신호가 “L”의 기간에 있어서 클록 신호(/CLK)가 “L” 레벨이 되면, NAND 게이트(77, 79, 81, 83)가 인에이블 상태가 되고, 판독데이터(DATA)를 데이터 출력 회로부로 출력한다. 판독 데이터(DATA)가 “H”레벨일 때, 데이터 입출력 단자는 “H”레벨에, 판독 데이터(DATA)가 “L”레벨일 때 데이터 입출력 단자는 “L”레벨이 된다. 이어서, 클록 신호(/CLK)가 “H”레벨이 되면, NAND 게이트(77, 79, 81, 83)의 출력이 “H”레벨로 고정되고, 트랜지스터(85, 86, 93, 95)는 오프되고, 래치 회로부(88, 96)가 유지하고 있는 데이터에 의해 데이터 입출력 단자의 출력 상태가 유지된다.

또, 지금까지 진술한 실시예에는 메모리 디바이스의 단자를 3가지 그룹으로 나눠 단자의 접촉을 확인하기 위한 시험을 행하고 있지만, 본 발명은 이러한 3가지 그룹에 한정되는 것은 아니며 임의의 그룹으로 나눠 시험을 행하는 것이 가능하다. 예컨대, 메모리 디바이스의 단자를 2개의 그룹 또는 4개 이상의 그룹으로 나눠 시험을 행하는 것도 가능하다.

이상 설명한 바와 같이, 본 발명에 따르면 첫째, 전원을 인가하여 칩 선택용 신호(/CS)에 특정 레벨의 신호를 인가하는 것만으로 제1 단자 접속 시험용의 동작 모드에 들어가고, 이 제1 동작 모드에서는 특정 단자(VCCQ, VSSQ, /CS)의 접촉 양부를 판정할 수 있기 때문에 단자 접속 양부 시험 회로 전용의 단자를 일부러 설치하는 일 없이 종래보다 간단한 기동 시퀀스로 단자 접속 양부 시험을 할 수 있게 된다.

또한, 본 발명에 따르면 둘째, 전원을 인가하여 칩 선택용 신호(/CS)에 특정 레벨의 신호를 인가하면 단자 접속 시험 모드에 들어가고, 특정 단자(CS)에 인가하는 신호를 소정 횟수만큼 오르내림하면 통상 동작 모드가 되고, 이후 시험 모드에 되돌아가는 일은 없기 때문에, 통상의 사용 상태로 영향을 미치게 하는 일 없이 종래보다 간편한 방법으로 단자의 접촉 체크 등의 시험을 수행하는 일이 가능하게 된다.

또한, 본 발명에 따르면 세째, 상기 특정 단자로서 칩 선택용 단자를 사용하고 있기 때문에 기존의 단자를 잘 이용하여 종래보다 간편한 방법으로 시험을 수행하는 것이 가능하게 된다.

또한, 본 발명에 따르면 네째, 복수의 종류의 단자 접속 양부 시험을 행하는 경우에 시험 모드에 들어간 시점에서 칩 선택용 신호의 활성화 레벨이 칩 선택용 단자에 몇 회 공급되었는지에 따라 시험의 종류를 전환하는 것이 가능하기 때문에 기존의 단자를 이용하여 종래보다 간단한 시퀀스로 복수의 종류의 시험을 행할 수 있게 된다.

또한, 본 발명에 따르면 다섯째, 칩 선택용 신호를 칩 선택용 단자에 공급하여 시험 회로를 소정의 횟수만 선택 상태로 한 후, 이 시험 회로를 비선택 상태로 하도록 하고 있기 때문에 통상의 사용 상태에 영향을 끼치는 일 없이 종래보다 간편한 방법으로 시험을 수행하는 것이 가능하게 된다.

또한, 본 발명에 따르면 여섯째, 칩에 탑재한 단자 접속 양부 시험용의 회로를 사용하여 전기적으로 단자의 접촉 시험을 행하기 때문에 종래 눈으로 확인하는 검사에 비해 간편한 방법으로 확실히 단자의 접촉 체크를 할 수 있게 된다.

또한, 본 발명에 따르면 일곱째, 칩 선택용 단자 및 전원 단자의 접촉을 확인하기 위한 제1 시험과, 칩 선택용 단자 이외의 입력 단자의 접촉을 확인하기 위한 제2 시험과, 데이터 입출력 단자의 접촉을 확인하기 위한 제3 시험으로 나눠 복수의 종류의 시험을 행하고 있기 때문에 종래보다 간단한 시퀀스로 복수의 종류의 시험을 효율좋게 행할 수 있게 된다.

또한, 본 발명에 따르면 여덟째, 칩 선택용 단자가 저항 등의 부하를 통해 전원선에 접속되어 있기 때문에, 칩 선택용 단자가 접속 불량이던 경우라도 소정의 레벨의 칩 선택용 신호를 확보하여 다른 메모리 디바이스의 시험에 영향을 끼치지 않도록 하는 것이 가능하게 된다.

또한, 본 발명에 따르면 아홉째, 시험 결과를 출력하기 위한 데이터 출력회로부에 대하여 전용으로 이용되는 전원 단자에 전원이 인가된 것을 검출하여 시험 모드에 들어가도록 하고 있기 때문에, 데이터 출력 회로부 이외의 전원 전압 공급용의 전원 단자가 접촉 불량인 경우에도 다른 메모리 디바이스의 시험에 영향을 끼치지 않도록 하는 것이 가능하게 된다.

Claims

외부 단자의 접촉 상태를 시험하기 위한 단자 시험 회로와;

전원을 인가하면 제1 동작 모드를 나타내는 신호를 출력하고, 상기 제1 동작 모드에서 특정 단자에 입력되는 제어 신호에 응답하여 상기 단자 시험 회로에 시험 모드 신호를 출력하며, 상기 특정 단자에 입력되는 신호의 레벨 변화 횟수에 응답하여 제2 동작 모드를 나타내는 신호를 출력하는 시험 모드 제어 회로부를 포함하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 제1 동작 모드는 단자 시험 모드이며, 상기 제2 동작 모드는 통상 동작 모드인 것인 반도체 장치.
제2항에 있어서, 상기 특정 단자는 칩 선택용 단자이고, 상기 단자 시험 모드에서 상기 칩 선택용 단자에 활성화 레벨의 칩 선택용 신호가 공급되면, 상기 단자 시험 회로가 동작되도록 한 것인 반도체 장치.
제1 그룹 및 제2 그룹의 단자를 구비하는 반도체 장치의 단자 시험 방법에 있어서,

상기 반도체 장치에 전원을 인가하는 단계와;

상기 반도체 장치에 활성화 레벨의 칩 선택용 신호를 공급하여 상기 제1 그룹 단자의 접촉 양부를 확인하기 위한 시험 회로를 활성화하여 상기 제1 그룹 단자의 접촉을 확인하기 위한 제1 시험을 행하는 단계와;

상기 칩 선택용 신호를 일단 비활성 레벨로 복귀시킨 후 다시 활성화 레벨로 하고, 상기 제2 그룹 단자의 접촉 양부를 확인하기 위한 시험 회로를 활성화하여 상기 제2 그룹 단자의 접촉을 확인하기 위한 제2 시험을 행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 단자 시험 방법.
내부 회로에 접속된 제1 외부 단자 및 제2 외부 단자와;

전원 인가에 응답하여 활성화되고, 상기 제1 외부 단자에 인가된 제어 신호에 응답하여 시험 모드 신호를 출력하며, 상기 제어 신호의 논리 레벨 변화 횟수가 설정치가 되면 비활성 상태가 되는 시험 모드 제어 회로부와;

상기 제2 외부 단자에 접속되어 상기 시험 모드 신호에 응답하고, 상기 제2 외부 단자의 접촉 상태를 판정하는 단자 시험 회로부를 포함하는 것을 특징으로 하는 반도체 집적 회로.
제5항에 있어서, 상기 제1 외부 단자는 칩 선택용 신호의 입력 단자인 것인 반도체 집적 회로.
제5항에 있어서,

외부 데이터 단자와, 판독 데이터를 상기 외부 데이터 단자에 출력하기 위한 데이터 출력 회로부를 추가로 포함하고,

상기 시험 모드 제어 회로부는 상기 제어 신호의 제1 활성화 엣지에 응답하여 제1 시험 모드 신호를 출력하고, 상기 제어 신호의 제2 활성화 엣지에 응답하여 제2 시험 모드 신호를 출력하고,

상기 단자 시험 회로부는 상기 제2 시험 모드 신호에 응답하여 동작하고,

상기 데이터 출력 회로부는 상기 제1 시험 모드 신호에 응답하여 상기 제1 시험 모드 신호의 레벨에 대응한 신호를 상기 외부 데이터 단자로부터 출력하고, 상기 제2 시험 모드 신호에 응답하여 상기 단자 시험 회로부로부터의 시험 신호를 상기 외부 데이터 단자로 출력하는 것인 반도체 집적 회로.
제7항에 있어서,

외부 데이터 단자에 인가된 입력 데이터를 수신하는 데이터 입력 회로부를 추가로 포함하고,

상기 시험 모드 제어 회로부는 상기 제어 신호의 제3 활성화 엣지에 응답하여 제3 시험 모드 신호를 출력하고,

상기 데이터 입력 회로부는 상기 제3 시험 모드 신호에 응답하여 상기 입력 데이터를 데이터 출력 회로부로 출력하고,

상기 데이터 출력 회로부는 상기 제3 시험 모드 신호에 응답하여 상기 입력 데이터를 상기 외부 데이터 단자로 출력하는 것인 반도체 집적 회로.
제7항 또는 제8항에 있어서, 상기 시험 모드 제어 회로부는 그 활성화 기간에 응답하여 제4 시험 모드 신호를 출력하고, 상기 출력 데이터 회로부는 상기 제4 시험 모드 신호에 응답하여 통상의 입력 신호와 시험용의 입력 신호를 선택적으로 수신하는 것인 반도체 집적 회로.
제5항에 있어서, 상기 제2 외부 단자는 복수의 외부 단자로 이루어지고, 상기 단자 시험 회로부는 상기 복수의 외부 단자 중 하나의 외부 단자에 한쪽의 논리 레벨 신호가 입력되고, 다른 입력 단자에 다른쪽의 논리 레벨 신호가 입력되어 있는지의 여부를 판정하는 것인 반도체 집적 회로.
제5항에 있어서, 상기 시험 모드 제어 회로부는 상기 전원의 인가에 응답하여 리셋트되는 래치 회로와, 제1 노드와 상기 래치 회로의 입력단과의 사이에 설치되고 상기 제어 신호에 응답하여 온·오프 동작을 행하는 스위치와, 상기 래치 회로의 출력단에 접속된 제2 노드와, 상기 제1 및 제2 노드의 논리 레벨이 일치하는 기간 동안 상기 시험 모드 신호를 출력하는 게이트 회로를 포함하는 것인 반도체 집적 회로.