JP5700900B2 - 半導体集積回路 - Google Patents

Description

本発明は半導体集積回路に係り、特にデバイスを識別するためのデバイス識別コード情報回路を備えた半導体集積回路に関する。

半導体集積回路は、高集積化とともにパッケージの小型化が進展している。パッケージの小型化として、複数のＬＳＩチップを搭載する手法があり、例えばマルチチップパッケージや、パッケージオンパッケージ（Package on Package）が採用されている。これらのパッケージに使用されるＬＳＩチップは、厚さも薄くされ、例えば１００μｍ以下に研削されている。これらの小型化されたパッケージを実装する場合は、パッケージ厚が薄いことからパッケージが反る等の問題が発生し、その実装条件は非常に厳しい条件となる。

一方半導体メーカにおいては、コストダウンのためにＬＳＩチップのチップシュリンクが行われ、同じ機能、同じパッケージとして異なるチップサイズの半導体集積回路が製造される。またシステムからの要求でピンコンパチビリティの製品として、異なるＬＳＩチップを使って同じ機能、同じパッケージとすることもある。この場合にはパッケージが同じことから外観は同じである。さらに機能が同じことから電気的にも同じ特性となる。このようにチップシュリンク製品や、ピンコンパチビリティの製品は外観的にも、電気的にも区別することができない。

しかし小型されたパッケージの実装条件は非常に厳しく、チップサイズが異なるＬＳＩチップを実装する場合の最適実装条件は異なるものである。パッケージオンパッケージとして、もしチップサイズが異なるＬＳＩチップのパッケージを混在させた場合には、チップサイズによりパッケージの反りが異なる。そのため実装時には、パッケージの反り不良、チップと樹脂との剥離等が発生することになり、実装不可能となる。このためＬＳＩチップ（以下、デバイスと略記する）にはデバイス識別コード情報回路を備え、異なるデバイスを識別している。

デバイス識別コード情報としては、製品名、チップバージョン、機能、パッケージ等のいろんな情報が記憶されている。このデバイス識別コード情報を読み出すことで、個々の半導体集積回路を識別し、これらの混在を防止している。このデバイス識別コード情報は不揮発性記憶素子に記憶されている。不揮発性記憶素子としては、不揮発性メモリやヒューズが使用される。ＦＬＡＳＨメモリのように内部に不揮発性メモリ領域を有する半導体集積回路では、不揮発性メモリが使用される。しかし不揮発性メモリを備えていないＤＲＡＭ、ＳＲＡＭのような揮発性メモリや、一般的な半導体集積回路ではヒューズが使用されている。

ヒューズを用いた従来のデバイス識別コード情報の読み取りフローを図４に示す。デバイス識別コード情報は、不揮発性記憶素子であるヒューズに書き込まれ記憶され、そのヒューズ状態をヒューズ情報として読み出す。ヒューズ情報読取命令信号によりヒューズの記憶状態をヒューズ情報としてヒューズ周辺回路に出力する。ヒューズ回路起動命令信号により活性化されたヒューズ周辺回路は、ヒューズ情報を入出力回路に出力する。入出力回路はデバイス識別コード情報を出力する。このようにデバイス識別コード情報を読み出すことで半導体集積回路を識別し、一つ一つを特定していた。

しかし、半導体集積回路で用いられるヒューズは、内部回路を保護するための保護膜(ポリイミド膜)を開口しているため、内部回路より信頼性が劣る。また、ヒューズ回路のヒューズ部は機能の割にはデバイス面積を使用し、デバイスサイズが大きくなってしまう。更に、当然、ウェハーの選別試験工程にてヒューズを切断する設備が必要であり、ヒューズを切断する時間も必要である。このようにヒューズを切断するための設備投資、選別試験時間が必要になる。またヒューズの切断ミスによる歩留まり低下、等の問題が発生し、半導体集積回路のコストアップ要因となっている。

半導体集積回路に使用されるデバイス識別コード情報回路等に関する特許文献として下記特許文献がある。特許文献１(特開２００６−１９６１５９)には、マルチチップパッケージにおいて、それぞれのチップはデバイス識別情報を記憶したヒューズを備え、それぞれの制御信号によりチップを選択し、そのデバイス識別情報を読み出す技術が開示されている。特許文献２（特開２００１−１０１８９１）には、ノーマルモードとリダンダンシーモードで入出力バッファを切り替える技術が開示されている。

特許文献３（特開２０００−２０６１９７）には、通常動作モードと端子試験モードとを制御信号により設定する技術が開示されている。特許文献４(特開２００５−２０９２３０)には、周辺機器制御装置を備え、活性化開始検出手段と活性化終了検出手段により周辺装置を低消費電力化する技術が開示されている。しかし上記先行文献には、本発明の課題や、その課題を解決する技術的思想に関する記載がなく、本願発明を示唆するものではない。

特開２００６−１９６１５９号公報 特開２００１−１０１８９１号公報 特開２０００−２０６１９７号公報 特開２００５−２０９２３０号公報

半導体集積回路においては、デバイス識別コード情報回路の不揮発性記憶素子としてヒューズが用いられている。このヒューズを使用した場合には、次の問題がある。第１の問題としては、保護膜開口による信頼性の低下がある。第２の問題としては、ヒューズ切断の設備投資及びランニングコスト、ヒューズ切断時間のコストによるコストアップである。第３の問題としては、ヒューズ配置面積と回路配置禁止領域（設計面積の圧迫）によるデバイスサイズのロスである。第４の問題としては、ヒューズ切断失敗による歩留まり低下である。

本発明の目的は、これらの問題に鑑み、デバイス識別コード情報回路として半導体集積回路の内部回路により構成し、上記問題点を解決することにある。本発明によれば内部回路で構成したデバイスサイズが小さいデバイス識別コード情報回路およびそれを備えた半導体集積回路を提供することができる。

本願は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。

本発明の半導体集積回路は、コードビット信号を入力されコード一致信号を出力するコード一致信号処理回路と、前記コード一致信号により動作状態又は停止状態となる出力回路とを備えたデバイス識別コード情報回路を有することを特徴とする。

本発明の半導体集積回路においては、前記コード一致信号処理回路は複数のコード一致信号を出力し、デバイス識別コード情報として前記複数のコード一致信号の１つを前記出力回路の入力に選択接続し、入力されるコードビット信号と前記デバイス識別コード情報との一致不一致により、前記出力回路からの出力状態を異ならせることを特徴とする。

本発明の半導体集積回路においては、前記出力回路の入力への接続は、配線層のメタルオプションにより接続することを特徴とする。

本発明の半導体集積回路においては、前記コード一致信号処理回路は、前記コードビット信号又はその反転信号が入力される複数のナンド回路から構成されるデコード回路と、前記複数のナンド回路からの出力の１つと、活性化制御信号とがそれぞれ入力される複数のノア回路から構成されるコード一致出力回路とを備え、前記複数のノア回路はそれぞれのコード一致信号を出力することを特徴とする。

本発明の半導体集積回路においては、入力されたコードビット信号が前記デバイス識別コード情報と一致した場合には、前記コード一致信号処理回路からのコード一致信号により、前記出力回路を動作状態とし、不一致の場合には前記コード一致信号処理回路からのコード一致信号により、前記出力回路を停止状態とし、ハイインピダンス出力することを特徴とする。

本発明の半導体集積回路においては、入力されたコードビット信号と前記デバイス識別コード情報とが一致した場合には、前記出力回路は動作状態となり、データ信号を出力することを特徴とする。

本発明の半導体集積回路は、デバイス識別コード情報回路を内部の論理回路からなる内部回路で構成し、読み出すことで個々のデバイスを特定することができる。さらに内部回路で構成することで、デバイスサイズの縮小化、信頼性向上、試験時間短縮によるコストダウンが図れる。

本発明の半導体集積回路について、図１、２、３を参照して詳細に説明する。図１にはデバイス識別コード情報の読み出しフローを示す。図２にはデバイス識別コード情報回路におけるコード一致信号処理回路の回路図（Ａ）と真理値表（Ｂ）、図３にはデバイス識別コード情報回路における出力回路の回路図（Ａ）と真理値表（Ｂ）を示す。

図１はデバイス識別コード情報の読み出しフローである。デバイス識別コード情報回路起動命令によりデバイス識別コード情報回路を起動させ、コードビット信号を入力する。コードビット信号がデバイス識別コード情報と一致した場合には入出力回路は動作状態に、不一致の場合には入出力回路は停止状態となる。入出力回路の動作状態は、データの入出力可能状態であり、Write（書込）及びRead（読出）動作が可能となる。一方入出力回路の停止状態は、データの入出力不可能状態であり、Write（書込）及びRead（読出）動作が不可能となる。

図２、３にデバイス識別コード情報回路のコード一致信号処理回路、出力回路のそれぞれ回路図（Ａ）と真理値表（Ｂ）を示す。コード一致信号処理回路はデコード回路１とコード一致出力回路２から構成される。デコード回路１は入力されるコードビット信号０、１を反転するインバータ回路１１、１２、１３、１４と、コードビット信号０又はその反転信号、及びコードビット信号１又はその反転信号とを入力とするアンド回路１５、１６、１７、１８から構成される。アンド回路１５、１６、１７、１８はともにハイレベル（以下「Ｈ」と記す）が入力された１つのアンド回路が選択され、「Ｈ」を出力する。残りの３つのアンド回路は「Ｌ」を出力する。

コード一致出力回路は活性化制御信号を反転させるインバータ回路３と、ノア回路２１、２２、２３、２４とから構成される。それぞれのノア回路にはインバータ回路３の出力とデコード回路からのそれぞれの出力が入力される。活性化制御信号が選択状態（「Ｈ」）のときに、デコード回路からの出力をコード一致出力として出力する。活性化制御信号が非選択状態（ローレベル）のときに、コードビット信号に無関係に（don’t careとし）、ローレベル（以下「Ｌ」と記す）をコード一致出力として出力する。この回路における真理値表を図２（Ｂ）に示す。

デバイス識別コード情報回路には、デバイス毎にデバイス識別コード情報を割り付ける。この回路に入力されるコードビット信号と設定したデバイス識別コード情報が一致した場合には「Ｈ」、一致しない場合には「Ｌ」をコード一致信号として出力する。例えばコードビット信号０、１がともに「Ｌ」の場合には、コード一致信号“コード００”が「Ｈ」、他のコード一致信号“コード０１”、“コード１０”、“コード１１”は 「Ｌ」となる。また、活性化制御信号によりデバイス識別コード情報回路の動作を制御する。活性化制御信号が「Ｈ」時はデバイス識別動作モードとし、「Ｌ」時はコードビット信号に無関係とし、デバイス識別動作モードを無効としている。 図３（Ａ）に示す出力回路は通常動作の出力回路としても動作させることから、通常動作と、デバイス識別動作とが可能な回路構成である。そのため通常動作で制御される信号に加え、図２からのコード一致信号と論理を取った回路構成である。コード一致信号処理回路１からのコード一致信号と出力切り替え信号が入力されるノア回路３１は、その出力をインバータ回路３２に出力する。インバータ回路３２は、その出力をインバータ回路３３とナンド回路３４に出力する。インバータ回路３３は、その出力をノア回路３５に出力する。

ナンド回路３４は、データ信号とインバータ回路３２からの出力を入力され、その出力を出力トランジスタ３６のゲートに出力する。ノア回路３５は、データ信号とインバータ回路３３からの出力を入力され、その出力を出力トランジスタ３７のゲートに出力する。出力トランジスタ３６のドレイン、ソース、ゲートは、それぞれ出力トランジスタ３７のドレイン、電源、ナンド回路３４の出力に接続される。出力トランジスタ３７のドレイン、ソース、ゲートは、それぞれ出力トランジスタ３６のドレイン、接地電圧、ノア回路３５の出力に接続される。出力トランジスタ３６、３７の共通接続されたドレインから出力信号が出力される。

これらの出力回路の真理値表を図３（Ｂ）に示す。出力切り替え信号が「Ｈ」の場合は通常動作であり、コード一致信号レベルに関係なく、データ信号レベルに従って「Ｈ」又は「Ｌ」を出力する。出力切り替え信号が「Ｌ」の場合はデバイス識別動作であり、デバイス認識コード情報を読み出す。コード一致信号が「Ｈ」の場合には出力回路は動作状態であり、データ信号レベルに従って「Ｈ」又は「Ｌ」を出力する。コード一致信号が「Ｌ」の場合には出力回路は停止状態であり、ハイインピダンス（Ｈｚ）出力状態となる。コード一致信号「Ｈ」は出力回路の活性化信号であり、コード一致信号「Ｌ」は出力回路の非活性化信号である。

デバイス認識コードについて、図２、３を参照して説明する。例えば１つの半導体集積回路に対してデバイス識別コード情報として“コード１０”を割り付ける。図２のコード一致出力回路２のノア回路２２からのコード一致出力“コード１０”を、図３のノア回路３１のコード一致信号として選択し、接続する。この回路接続により、半導体集積回路に“コード１０”が書き込まれたことになる。本発明においては、不揮発性記憶素子を内部回路で構成し、その内部回路の接続を変更することで、半導体集積回路にデバイス識別コード情報を書き込む。この回路接続方法としては、メタルオプションとして、最上位層の配線層で切り替えることができる。例えば、デバイス一致信号“コード００”〜“コード１１”とノア回路３１の入力接続部分をメタルオプションとして、最上位層の配線層で割り付けられたデバイス識別コード情報を選択し、切り替え接続する。

次に、デバイス識別動作は、コードビット信号０、１を入力し、活性化制御信号を「Ｈ」とすることで行われる。例えばコードビット信号０、コードビット信号1がそれぞれ「Ｌ」、「Ｌ」が入力された時にはコード一致出力回路の“コード１０”は非選択状態で、ノア回路２２の出力は「Ｌ」である。ノア回路２２の出力「Ｌ」が出力回路のノア回路３１に入力される。コードビット信号０、コードビット信号1にそれぞれ「Ｌ」、「Ｈ」が入力された時にはコード一致出力回路の“コード１０”は選択状態で、ノア回路２２の出力は「Ｈ」である。ノア回路２２の出力「Ｈ」が出力回路のノア回路３１に入力される。このように入力されるコードビット信号０、１と、書き込まれたデバイス識別コード情報が、一致の場合には「Ｈ」出力され、不一致の場合には「Ｌ」出力される。

出力回路においては、識別動作時には出力切り替え信号は「Ｌ」となる。入力されるコードビット信号０、１がデバイス識別コード情報と不一致の場合には、出力トランジスタ３６、３７はともにオフされハイインピダンス出力（停止状態）となる。一致の場合には、出力トランジスタ３６、３７はデータ信号に従って「Ｈ」又は「Ｌ」を出力する。このように出力信号が異なることから半導体集積回路内部のデバイスを特定できる。また、コードビット信号を入力し識別動作した後に、そのまま通常動作としてテスト工程を行うこともできる。コードビット信号がデバイス識別コード情報と一致の場合には出力はデータ信号を出力することからテスト可能である。また不一致の場合には出力がハイインピダンスであり、テスト不良と判定される。

このように半導体集積回路の外観、機能が同一であっても、デバイス識別動作モードにおいては、出力信号が異なることからデバイスが特定できる。チップシュリンク製品や、ピンコンパチビリティの製品は外観、機能が同一であり、外観や検査工程では区別することができない。しかし、例えば検査工程の最初や、最後のテストとして、識別動作としてデバイス識別コードを読み出させる。識別動作においては、デバイスが異なる場合にはその出力信号が異なることから、個々のデバイス識別が可能となる。

他のデバイスやシステムに実装後にデバイス識別コード情報を判定することもできる。また上記実施例の出力停止（ハイインピダンス出力）の代わりに、回路の変更を加え、出力を「Ｌ」に固定、又は出力を「Ｈ」固定にすることもできる。さらに本説明では、４つのデバイス識別コード情報とし、２ビットのコードビット入力として説明したが、これらのビット数に限定されるものではない。ビット数や、デコードの数を増やせば容易にデバイス識別コード情報数を増やすことができる。

本発明においては、デバイス識別コード情報を記憶させる不揮発性記憶素子として内部回路を使用する。内部回路を切り替え接続させることでデバイス識別コード情報を記憶させる。内部回路で構成することから、ヒューズを使用する場合に比べてデバイス識別コード情報回路の小型化が図れる。このように内部回路を使うことで、デバイスサイズの縮小化、信頼性向上、試験時間短縮が可能である。本発明の構成により、小型なデバイス識別コード情報回路及びそれを備えた半導体集積回路が得られる。

以上、実施形態に基づき本発明を具体的に説明したが、本発明は上述の実施形態に制限されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本願に含まれることはいうまでもない。

本発明におけるデバイス識別コード情報の識別動作フロー図である。 本発明におけるデバイス識別コード情報回路のコード一致信号処理回路の回路図（Ａ）、真理値表（Ｂ）である。 本発明におけるデバイス識別コード情報回路の出力回路の回路図（Ａ）、真理値表（Ｂ）である。 従来例におけるデバイス識別コード情報の識別動作フロー図である。

符号の説明

１ デコード回路
２ コード一致出力回路
３、１１、１２、１３、１４、３２、３３ インバータ回路
１５、１６、１７、１８、３４ ナンド回路
２１、２２、２３、２４、３１、３５ ノア回路
３６、３７ 出力トランジスタ

Claims (5)

1. コードビット信号を受け、コード一致信号を出力するコード一致信号処理回路と、
   制御信号の状態に基づいて通常モードとデバイス識別動作モードのうちのいずれか一方のモードで動作するように構成された出力回路と、を備えたデバイス識別コード情報回路であって、
   前記出力回路が前記制御信号によって前記デバイス識別動作モードに置かれた場合、前記出力回路は前記コード一致信号に従って動作状態或いは停止状態にされ、
   前記コード一致信号処理回路は、
   複数のコード一致信号を出力する回路と、
   前記複数のコード一致信号の１つを前記出力回路の入力にデバイス識別コード情報として選択的に接続する回路を有し、
   前記出力回路は、前記デバイス識別動作モードにある場合、前記コードビット信号が前記デバイス識別コード情報に一致するか否かに依存して、互いに異なる前記動作状態及び前記停止状態のいずれか一方の選択された出力状態に置かれ、
   前記動作状態において、前記出力回路はデータ信号を出力し、前記停止状態において、前記出力回路は前記データ信号を出力せず、
   前記出力回路は、前記通常モードにおいて、前記コードビット信号が前記デバイス識別コード情報に一致するかどうかには関係なく、前記データ信号を出力することを特徴とする半導体集積回路。
2. 前記出力回路の入力への接続は、配線層のメタルオプションにより接続することを特徴とする請求項１に記載の半導体集積回路。
3. コードビット信号を受け、コード一致信号を出力するコード一致信号処理回路と、
   第１の論理レベルの制御信号が与えられると通常モードで動作し、第２の論理レベルの前記制御信号が与えられるとデバイス識別モードで動作するように構成された出力回路を備えたデバイス識別コード情報回路であって、
   前記デバイス識別モードの時、前記出力回路は、前記コード一致信号に応じて動作状態或いは停止状態に置かれ、
   前記コード一致信号処理回路は、前記コードビット信号又はその反転信号が入力される複数のナンド回路から構成されるデコード回路と、
   前記複数のナンド回路からの出力と、活性化制御信号とがそれぞれ入力される複数のノア回路から構成されるコード一致出力回路とを備え、
   前記デバイス識別モードにおいて、前記出力回路は、前記コードビット信号が前記デバイス識別コード情報と一致しているか否かに依存し、互いに異なる前記動作状態と前記停止状態のいずれか一方の出力状態に置かれ、
   前記出力回路は前記動作状態において、前記データ信号を出力し、前記停止状態で前記データ信号を出力せず、且つ、
   前記出力回路は、前記通常モードにおいて、前記コードビット信号が前記デバイス識別情報に一致したかどうかには関係なく、前記データ信号を出力することを特徴とする半導体集積回路。
4. 入力されたコードビット信号が前記デバイス識別コード情報と一致した場合には、前記コード一致信号処理回路からのコード一致信号により、前記出力回路を前記動作状態とし、不一致の場合には前記コード一致信号処理回路からのコード一致信号により、前記出力回路を前記停止状態とし、ハイインピーダンス出力することを特徴とする請求項３に記載の半導体集積回路。
5. 入力されたコードビット信号と前記デバイス識別コード情報とが一致した場合、前記出力回路は動作状態となり、前記データ信号を出力することを特徴とする請求項４に記載の半導体集積回路。

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