JP2006127739A

JP2006127739A - ヒューズフリー回路、ヒューズフリー半導体集積回路、ヒューズフリー不揮発性メモリ装置、およびヒューズフリー方法

Info

Publication number: JP2006127739A
Application number: JP2005297856A
Authority: JP
Inventors: Hyun-Duk Cho; 顯 ▲徳▼ 趙; Jin-Yub Lee; 眞 ▲ヨウ▼ 李; Jin-Kook Kim; 鎭國金
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-10-26
Filing date: 2005-10-12
Publication date: 2006-05-18
Also published as: US20060152991A1; TWI264108B; KR100634439B1; CN1783345A; DE102005052212A1; TW200625595A; KR20060036684A

Abstract

【課題】ヒューズフリー回路、ヒューズフリー半導体集積回路、ヒューズフリー不揮発性メモリ装置、及びヒューズフリー方法を提供する。
【解決手段】本発明によるヒューズフリー回路は不揮発性メモリセルに貯蔵された値に応じてオンまたはオフされるように構成されたスイッチを含む。本発明によるヒューズフリー半導体集積回路は不揮発性メモリ装置に貯蔵されたヒューズ情報に応じて電気的にオンまたはオフされるように構成されたスイッチ、および前記スイッチのオンまたはオフに応じてヒューズを連結または切断する時と同一の動作を実行する調節回路を含む。本発明によるヒューズフリー不揮発性メモリ装置はメモリセルアレイに貯蔵されたヒューズ情報に応じて電気的にオンまたはオフされるように構成されたスイッチ、および前記スイッチのオンまたはオフによってヒューズを連結または切断する時と同一の動作を実行する内部調節回路を含む。
【選択図】図３

Description

本発明は半導体集積回路に係り、さらに詳細にはヒューズフリー回路、ヒューズフリー半導体集積回路、ヒューズフリー不揮発性メモリ装置、およびヒューズフリー方法に関する。

半導体メモリ装置は多様なレベルの直流ＤＣ電圧を使用する。このような直流電圧は半導体メモリ装置の内部に具備された直流電圧発生器で生成される。一般的に、直流電圧発生器から出力される直流電圧のレベルはメモリ設計段階で決められる。メモリ設計段階で決められた直流電圧をターゲット電圧（ｔａｒｇｅｔｖｏｌｔａｇｅ）と定義する。直流電圧発生器で生成された実際電圧はターゲット電圧と一致することが望ましい。

しかし、実際工程段階で、多様な工程変数によって実際電圧がターゲット電圧と一致しない場合が大部分である。このような場合に、マスク校正（ｍａｓｋｒｅｖｉｓｉｏｎ）なしに実際電圧をターゲット電圧に簡単に変更する方法は、レーザーヒューズ（ＬａｓｅｒＦｕｓｅ）を使用する方法である。レーザーヒューズ方法は直流電圧発生器に連結されたレーザーヒューズを切ることによって実際電圧をターゲット電圧の辺りに調節（ｔｒｉｍ）する方法である。ここで、直流電圧発生器のようにレーザーヒューズを使用して実際電圧をターゲット電圧で調節することができる回路をトリム回路（ＴｒｉｍＣｉｒｃｕｉｔ）と定義する。

一方、半導体メモリ装置はデータを貯蔵するための多数のメモリセルを含む。このようなメモリセルは工程段階で欠陥が発生することがある。メモリセルに欠陥が発生すれば、半導体メモリ装置の収率は低下する。このような問題点を解決するため、半導体メモリ装置は欠陥が発生したメモリセルを取り替えるために余分のメモリセル（ＲｅｄｕｎｄａｎｃｙＭｅｍｏｒｙＣｅｌｌ）、レーザーヒューズボックス（ＬａｓｅｒＦｕｓｅＢｏｘ）、およびリペア回路（ＲｅｐａｉｒＣｉｒｃｕｉｔ）を具備する。リペア回路はレーザーヒューズボックスに連結されている。メモリセルに欠陥が発生する場合に、リペア回路はレーザーヒューズボックスにあるヒューズを遮断（ｃｕｔ）することで欠陥が発生したセルを余分のセルに取り替える。

しかし、トリム回路またはリペア回路などに使用されるレーザーヒューズは次のような問題点がある。第１は、レーザーヒューズを使用するために一枚のマスクが追加的に必要になる。第２は、半導体メモリチップが徐々に小型化されており、半導体製造工程が徐々に細密化されている趨勢にレーザーヒューズは適しない。すなわち、レーザーヒューズの大きさを減らすのには限界があるので、メモリチップのサイズを減らすのに効果的ではない。第３は、レーザーヒューズを切るためには多くのＥＤＳ(ＥｌｅｃｔｒｉｃａｌＤｉｅＳｏｒｔｉｎｇ)テスト過程とテスト設備とが必要になる。第４は、パッケージが完了した後にはヒューズ情報を変更することができない。第５は、レーザーヒューズは一度遮断されれば、再生しにくい問題点がある。

本発明は上述のレーザーヒューズの問題点を解決するために提案されたものであり、本発明の目的は、ヒューズを取り替えることができるヒューズフリー回路を提供することにある。

本発明の他の目的は、ヒューズを使用しないヒューズフリー半導体集積回路及びヒューズフリー不揮発性メモリ装置を提供することにある。

本発明のまた他の目的は、ヒューズを使用しなくてもヒューズを使用したのと同一の結果を得ることができるヒューズフリー方法を提供することにある。

上述の目的を達成するために、本発明によるヒューズフリー回路は、不揮発性メモリセルと、不揮発性メモリセルに貯蔵された値に応じてオンまたはオフされるように構成されたスイッチを含む。ここで不揮発性メモリセルはヒューズ情報を貯蔵する。そしてスイッチはヒューズを含まず、電気的にオンまたはオフされる。本発明によるヒューズフリー回路はヒューズを含まないことを特徴とする。

本発明によるヒューズフリー半導体集積回路は、ヒューズ情報を貯蔵するヒューズフリー不揮発性メモリ装置と、ヒューズ情報に応じて電気的にオンまたはオフされるように構成されたスイッチと、スイッチのオンまたはオフによってヒューズを連結または切断する時と同一の動作を実行する調節回路とを含む。ここで、調節回路はターゲット電圧のレベルを調節するトリム回路または欠陥が発生されたメモリセルの情報を変更するためのリペア回路を含む。本発明によるヒューズフリー半導体集積回路は、ヒューズを使用しないことを特徴とする。

本発明による不揮発性メモリ装置は、ヒューズ情報を貯蔵するメモリセルアレイと、ヒューズ情報に応じて電気的にオンまたはオフされるように構成されたスイッチと、スイッチの両端に連結され、スイッチのオンまたはオフによってヒューズを連結または切断する時と同一の動作を実行する内部調節回路を含む。そして内部調節回路はターゲット電圧のレベルを調節するトリム回路または欠陥が発生されたメモリセルの情報を変更するためのリペア回路を含む。本発明によるヒューズフリー不揮発性メモリ装置はその内部にヒューズを使用しないことを特徴とする。

本発明によるヒューズフリー不揮発性メモリ装置の他の一面は、ｎビットのヒューズ情報を貯蔵するメモリセルアレイと、メモリセルアレイからｎビットのヒューズ情報が入力され、クロック信号に応答してｎビットのヒューズ情報をｍビット単位に出力するデータ出力コントローラと、ラッチイネーブル信号に応答してデータ出力コントローラからｍビット単位でｎビットのヒューズ情報が入力され、ｎビットのヒューズ情報をラッチするラッチ回路と、ラッチ回路のｎビットのヒューズ情報に応じて電気的にオンまたはオフされるように構成されたスイッチと、スイッチの両端に連結され、スイッチのオンまたはオフによってヒューズを連結または切断する時と同一の動作を実行する内部調節回路を含む。

この実施形態において、ヒューズフリー不揮発性メモリ装置はラッチ回路がｍビット単位でｎビットのヒューズ情報が入力されるようにラッチイネーブル信号を順に活性化するスケジューラをさらに含む。

この実施形態において、データ出力コントローラはパワーアップ時メモリセルアレイからｎビットのヒューズ情報が入力されることを特徴とする。さらに詳細には、データ出力コントローラはパワーオンリセット信号ＰＯＲが印加される時点とブートコード読み出し動作が開始される時点との間にメモリセルアレイからｎビットのヒューズ情報が入力されることを特徴とする。

本発明による半導体集積回路内でヒューズを使用しないヒューズフリー（ｆｕｓｅ＿ｆｒｅｅ）方法は、ａ）不揮発性メモリセルにヒューズ情報を貯蔵する段階と、ｂ）ヒューズ情報に応答してスイッチを電気的にオンまたはオフする段階と、ｃ）スイッチのオンまたはオフに応答してヒューズを連結または切断する時と同一の動作を実行する段階とを含む。ここで、ｃ）段階はスイッチのオンまたはオフに応答して、ターゲット電圧のレベルを調節するか、欠陥が発生されたメモリセルの行または列アドレスを変更する段階とを含むことを特徴とする。

本発明によるヒューズフリー回路、ヒューズフリー半導体集積回路、及びヒューズフリー不揮発性メモリ装置はその内部にヒューズを使用しなくてもヒューズを使用したのと同一の動作を実行することができる。

本発明によるヒューズフリー回路、ヒューズフリー半導体集積回路、ヒューズフリー不揮発性メモリ装置、及びヒューズフリー方法によると、従来ヒューズを使用する時発生する問題点が自然に解消される。第１は、レーザーヒューズのためのマスクが必要なくなる。第２は、レーザーヒューズの大きさを減らす限界を克服することができる。すなわち、不揮発性メモリセルとスイッチとを利用するので、半導体メモリチップの小型化の趨勢によってチップのサイズを減らすことができる。第３は、レーザーヒューズを切るためのＥＤＳテスト過程とテスト設備とが不要になる。第４は、パッケージが完了した後にもヒューズ情報を容易に変更することができる。第５は、一度遮断すれば、再生しにくいレーザーヒューズとは異なって、再生することができる。

以下、本発明が属する技術分野で通常の知識を持った者が本発明の技術的思想を容易に実施することができる程度に詳細に説明するために、本発明の一番望ましい実施形態を添付の図を参照して説明する。

図１は本発明によるヒューズフリー回路を概念的に示すブロック図である。図１を参照すると、本発明によるヒューズフリー回路１００は不揮発性メモリセル１１０とスイッチ１２０とを含む。不揮発性メモリセル１１０はヒューズ情報を貯蔵する。スイッチ１２０は不揮発性メモリセル１１０に貯蔵されたヒューズ情報に応じて電気的にオン（ＯＮ）またはオフ（ＯＦＦ）される。例えば、不揮発性メモリセル１１０に貯蔵されたデータが“１”であれば、スイッチ１２０はオンされる。これはヒューズの連結（Ｎｏ＿ｃｕｔ）を意味する。反対に、不揮発性メモリセル１１０に貯蔵されたデータが“０”であれば、スイッチ１２０はオフされるる。これはヒューズの遮断（Ｃｕｔ）を意味する。このように、本発明によるヒューズフリー回路１００はその内部にヒューズを使用しても、ヒューズを遮断Ｃｕｔまたは連結Ｎｏ＿ｃｕｔするのと同一の効果を得ることができる。

図２は図１に示したヒューズフリー回路に対する簡単な実施形態を示す回路図である。図２に示したヒューズフリー回路２００は簡単にＮＡＮＤフラッシュメモリセル２１０とＮＭＯＳトランジスタ２２０とを含む。ＮＡＮＤフラッシュメモリセル２１０に貯蔵されたデータ値によってＮＭＯＳトランジスタ２２０は電気的にオンまたはオフされる。

図３は本発明によるヒューズフリー半導体集積回路を示すブロック図である。本発明によるヒューズフリー半導体集積回路（ｆｕｓｅ＿ｆｒｅｅｓｅｍｉｃｏｎｄｕｃｔｏｒｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ）３００はヒューズを使用しなくてもヒューズを使用したのと同一の結果を得ることができる半導体集積回路である。図３を参照すると、本発明によるヒューズフリー半導体集積回路３００は、不揮発性メモリ装置３１０、揮発性メモリ装置３２０、および非メモリ装置３３０を含む。

不揮発性メモリ装置３１０はメモリセルにヒューズ情報を貯蔵する。不揮発性メモリ装置３１０に貯蔵されたヒューズ情報は不揮発性メモリ装置の特性上、電源が遮断されても保存される。そしてヒューズ情報はパワーアップ時に出力される。

揮発性メモリ装置３２０はＤＲＡＭまたはＳＲＡＭなどのように電源が遮断されれば、データを失ってしまうメモリ装置である。非メモリ装置３３０はメモリ装置以外に半導体集積回路３００内に含まれた装置である。揮発性メモリ装置３２０または非メモリ装置３３０はスイッチ３２１、３３１及び調節回路３２２、３３２を含んでいる。

スイッチ３２１、３３１は揮発性メモリ装置３１０から出力されたヒューズ情報に応じて電気的にオンまたはオフされる。スイッチ３２１、３３１のオンまたはオフ動作はヒューズの連結Ｎｏ＿ｃｕｔまたは遮断ｃｕｔ動作と対応される。

調節回路３２２、３３２はスイッチ３２１、３３１のオンまたはオフ動作に応答してターゲット電圧のレベルを調節するか、欠陥が発生したメモリセルのアドレスを変更する。調節回路３２２、３３２はトリム回路（ＴｒｉｍＣｉｒｃｕｉｔ）またはリペア回路（ＲｅｐａｉｒＣｉｒｃｕｉｔ）などを含む。例えば、トリム回路は一定のレベルの直流ＤＣ電圧を発生する電圧発生器でありうる。直流電圧発生器は設計段階で一定なターゲット電圧を発生するように設計される。しかし、直流電圧発生器は工程段階でターゲット電圧と異なるレベルの電圧を発生することができる。この際、レーザーヒューズを使用せず、ヒューズ情報に応じてオンまたはオフされるスイッチ３２１、３３１を使用して直流電圧発生器の出力電圧をターゲット電圧で調節することができる。また調節回路３２２は半導体メモリ装置（例えば、ＤＲＡＭ、ＳＲＡＭなど）内に含まれたリペア回路でありうる。リペア回路は欠陥が発生したセルを余分のセルに入れ替えるための回路である。リペア回路はレーザーヒューズに代えてヒューズ情報に応じてオンまたはオフされるスイッチ３２１を使用して欠陥セルを余分のセルに入れ替えることができる。

実施形態として、半導体集積回路３３０はワンＮＡＮＤ（ＯｎｅＮＡＮＤ）を含む。ワンＮＡＮＤ（ＯｎｅＮＡＮＤ）は不揮発性メモリ装置としてＮＡＮＤフラッシュメモリ装置、揮発性メモリ装置としてＳＲＡＭ、及びレジスタなど多様な非メモリ装置を含む。

図４は本発明によるヒューズを使用しないヒューズフリー不揮発性メモリ装置の一実施形態を示すブロック図である。図４に示したヒューズフリー不揮発性メモリ装置４００は、メモリセルアレイ４１０、スイッチ４２１、４２２、４２３、および内部調節回路４３０を含む。

メモリセルアレイ４１０は保安ブロック（ｓｅｃｕｒｉｔｙｂｌｏｃｋ）として定義される特定領域にヒューズ情報を貯蔵する。メモリセルアレイ４１０はユーザーに提供される貯蔵領域とユーザーに提供されない特定領域に区分される。保安ブロックはユーザーに提供されず、製作者が特殊な用途で使用するための特定領域（例えば、フラッシュメモリ装置でＣＤＲＯＷブロック、ＯＴＰブロックなど）である。

スイッチ４２１、４２２、４２３はヒューズフリー不揮発性メモリ装置４１０の保安ブロック４１１から出力されたヒューズ情報に応じて電気的にオンまたはオフされる。スイッチ４２１、４２２、４２３のオンまたはオフ動作はヒューズの連結Ｎｏ＿ｃｕｔまたは遮断ｃｕｔ動作と対応される。

内部調節回路４３０はスイッチ４２１、４２２、４２３の両端に各々連結される。内部調節回路４３０はスイッチ４２１、４２２、４２３のオンまたはオフ動作に応じてヒューズを連結Ｎｏ＿ｃｕｔまたは切断ｃｕｔする時と同一の動作を実行する。内部調節回路４３０はターゲット電圧のレベルを調節するトリム回路４３１、４３３または欠陥が発生されたメモリセルを余分（ｒｅｄｕｎｄａｎｃｙ）のメモリセルに変更するためのリペア回路４３２を含む。

図５は本発明によるヒューズを使用しないヒューズフリー不揮発性メモリ装置の他の実施形態を示すブロック図である。図５に示したヒューズフリー不揮発性メモリ装置５００はメモリセルアレイ５１０、データ出力コントローラ５２０、ラッチ回路５３０、スケジューラ５４０、スイッチ５５１、５５２、５５３、および内部調節回路５６０を含む。ここで、メモリセルアレイ５１０、スイッチ５５１、５５２、５５３、および内部調節回路５６０は各々図４で説明したことと同一の構成及び動作原理を有する。

データ出力コントローラ５２０はメモリセルアレイ５１０にある保安ブロック５１１からｎ（ｎは自然数）ビットのヒューズ情報が入力され、クロック信号ＣＬＫに応答してｎビットのヒューズ情報をｍ（ｍは自然数）ビット単位に出力する。例えば、データ出力コントローラ５２０は２１０ビットすなわち、１０２４ビットのヒューズ情報が入力され、ヒューズ情報を１０ビット単位に出力する。

データ出力コントローラ５２０はパワーアップ時、メモリセルアレイ５１０からｎビットのヒューズ情報が入力される。例えば、パワーアップ時ＮＡＮＤフラッシュメモリ装置のメモリセルアレイに貯蔵されたブートコード（ｂｏｏｔｃｏｄｅ）を読み出す場合に、データ出力コントローラ５２０はパワーオンリセット信号ＰＯＲが印加される時点とブートコード読み出し動作が開始する時点との間にメモリセルアレイからｎビットのヒューズ情報が入力される。

データ出力コントローラ５２０はメモリセルアレイ５１０からｎビットのヒューズ情報を同時に入力することができる。例えば、ｎビットのヒューズ情報がＮＡＮＤフラッシュメモリ装置のページ（ｐａｇｅ）に貯蔵されている場合、データ出力コントローラ５２０は読み出し動作によってｎビットのヒューズ情報が同時に入力される。

一方、データ出力コントローラ５２０はノーマル動作時にはユーザーに提供された貯蔵領域に貯蔵されているデータを出力するのに使われる。

ラッチ回路５３０はラッチイネーブル信号ＥＮｉ（iは自然数）に応答してデータ出力コントローラ５２０からｍビット単位でｎビットのヒューズ情報が入力され、ｎビットのヒューズ情報をラッチする。ラッチ回路５３０の構成及び動作原理は後述の図６乃至図８で詳細に説明される。

スケジューラ（ｓｃｈｅｄｕｌｅｒ）５４０はラッチ回路５３０がｍビット単位でｎビットのヒューズ情報が入力されるようにラッチイネーブル信号ＥＮｉを順に活性化する。

図６は図５に示したラッチ回路を示すブロック図である。図６を参照すると、ラッチ回路５３０はラッチイネーブル信号ＥＮｉに応答してｍビット単位でヒューズ情報が入力される。第１ラッチイネーブル信号ＥＮ１が活性化される時、ｍビットのヒューズ情報はｍ個のラッチ回路５３１、５３２、・・・、５３３にラッチされる。続いて、第２ラッチイネーブル信号ＥＮ２が活性化される時、ｍビットのヒューズ情報はｍ個のラッチ回路５３４、５３５、・・・、５３６にラッチされる。このような動作が繰り返されて、ラッチ回路５３０にｎビットのヒューズ情報がラッチされる。

図７は図６に示した一つのラッチ回路５３１を示す。ラッチ回路５３１はパワーオンリセット信号ＰＯＲに応答して初期化されるリセット端ＲＳＴ、ヒューズ情報が入力されるデータ入力端Ｄ、ラッチイネーブル信号ＥＮ１が入力される制御端Ｇ、およびラッチイネーブル信号ＥＮ１に応答してヒューズ情報を出力する出力端Ｑで構成される。

図８は図７に示したラッチ回路５３１の簡単な実施形態を示す回路図である。図８を参照すると、ラッチ回路５３１はヒューズ情報Ｄａｔａとラッチイネーブル信号ＥＮ１とが入力されるロジック回路８０１、パワーオンリセット信号ＰＯＲが入力されるＰＭＯＳトランジスタ８０２、ロジック回路８０１の出力値が入力されるＮＭＯＳトランジスタ８０３、インバータ８０４、８０５で構成されたラッチを含む。

ラッチ回路５３１はパワーオンリセット信号ＰＯＲに応答してラッチを初期化する。すなわちラッチ回路５３１の出力値が‘０’になる。ヒューズ情報Ｄａｔａが入力されている間ラッチイネーブル信号ＥＮ１が活性化されれば、ＮＭＯＳトランジスタ８０３はターンオンされる。ＮＭＯＳトランジスタ８０３がターンオンされれば、ラッチ回路５３１はその出力端子にヒューズ情報Ｄａｔａを貯蔵する。実施形態として、ロジック回路８０１は簡単に一つのＡＮＤゲートで構成することができる。

図９Ａ乃至図９Ｆは図５に示したスイッチの実施形態を示す回路図である。図９Ａ乃至図９Ｆに示したスイッチは本発明に使用される多様な形態の実施形態である。

図９Ａ乃至図９Ｄに示したスイッチは高電圧の直流ＤＣトリム回路に使用される高電圧用レベルシフタ（ＬｅｖｅｌＳｈｉｆｔｅｒ）である。例えば、直流電圧発生器が電源電圧ＶＣＣ以上の高電圧で動作されると仮定すれば、スイッチは円滑なオンまたはオフ動作を実行するために高電圧に耐久性を持たなければならない。また、スイッチは入力された高電圧をＡノードからＢノードに損失なしに伝達しなければならない。したがって、このような問題点を解決するためにスイッチは高電圧用レベルシフタを使用する。しかし、本発明で高電圧用スイッチは高電圧用レベルシフタに限定されるのではなくて、高電圧に耐久性を持つどんな形態のスイッチでも適用可能である。

図９Ｅ及び図９Ｆに示したスイッチは電源電圧ＶＣＣ以下で使用される低電圧用スイッチの実施形態である。例えば、直流電圧発生器が電源電圧ＶＣＣ以下の低電圧で動作されると仮定すれば、低電圧用スイッチはＡノードからＢノードに損失なしに信号を伝達しなければならない。本発明で低電圧スイッチはＡノードからＢノードに損失なしに信号を伝達することができるどんなスイッチでも適用可能である。

なお、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない限度内で様々な変形が可能であることは勿論である。したがって、本発明の範囲は上述の実施形態に限って決められてはならず、特許請求の範囲だけでなく、この発明の特許請求範囲と均等なものなどによって決められなければならない。

本発明によるヒューズフリー回路を概念的に示すブロック図である。図１に示したヒューズフリー回路に対する簡単な実施形態を示す回路図である。本発明によるヒューズフリー半導体集積回路を示すブロック図である。本発明によるヒューズフリー不揮発性メモリ装置の一実施形態を示すブロック図である。本発明によるヒューズフリー不揮発性メモリ装置の他の実施形態を示すブロック図である。図５に示したラッチ回路を示すブロック図である。図５に示したラッチ回路を示すブロック図である。図５に示したラッチ回路を示すブロック図である。図５に示したスイッチの実施形態を示す回路図である。図５に示したスイッチの実施形態を示す回路図である。図５に示したスイッチの実施形態を示す回路図である。図５に示したスイッチの実施形態を示す回路図である。図５に示したスイッチの実施形態を示す回路図である。図５に示したスイッチの実施形態を示す回路図である。

符号の説明

１００，２００ヒューズフリー回路
１１０，２１０不揮発性メモリセル
１２０，２２０，３２０，４２１，４２２，４２３，５５１，５５２，５５３スイッチ
３００半導体集積回路
３１０不揮発性メモリ装置
３３０調節回路
４００，５００不揮発性メモリ装置
４１０，５１０不揮発性メモリセルアレイ
４３０，５６０内部調節回路
５２０データ出力コントローラ
５３０ラッチ回路
５４０スケジューラ

Claims

ＮＡＮＤフラッシュメモリセルと、
前記ＮＡＮＤフラッシュメモリセルに貯蔵された値によってオンまたはオフされるように構成されたスイッチとを含むことを特徴とするヒューズフリー回路。
前記ＮＡＮＤフラッシュメモリセルは、ヒューズ情報を貯蔵することを特徴とする請求項１に記載のヒューズフリー回路。
前記スイッチは、ヒューズを含まず、電気的にオンまたはオフされることを特徴とする請求項１に記載のヒューズフリー回路。
ヒューズ情報を貯蔵するＮＡＮＤフラッシュメモリ装置と、
前記ヒューズ情報に応じて電気的にオンまたはオフされるように構成されたスイッチと、
前記スイッチのオンまたはオフによってヒューズを連結または切断する時と同一の動作を実行する調節回路とを含むことを特徴とするヒューズフリー半導体集積回路。
前記スイッチ及び前記調節回路は、揮発性メモリ装置に含まれていることを特徴とする請求項４に記載のヒューズフリー半導体集積回路。
前記揮発性メモリ装置は、ＳＲＡＭであることを特徴とする請求項５に記載のヒューズフリー半導体集積回路。
前記スイッチ及び前記調節回路は、非メモリ装置に含まれていることを特徴とする請求項４に記載のヒューズフリー半導体集積回路。
前記調節回路は、ターゲット電圧のレベルを調節するトリム回路であることを特徴とする請求項４に記載のヒューズフリー半導体集積回路。
前記調節回路は、欠陥が発生されたメモリセルの情報を変更するためのリペア回路であることを特徴とする請求項４に記載のヒューズフリー半導体集積回路。
前記ヒューズフリー半導体集積回路は、ワンＮＡＮＤであることを特徴とする請求項４に記載のヒューズフリー半導体集積回路。
ヒューズ情報を貯蔵するメモリセルアレイと、
前記ヒューズ情報に応じて電気的にオンまたはオフされるように構成されたスイッチと、
前記スイッチの両端に連結され、前記スイッチのオンまたはオフによってヒューズを連結または切断する時と同一の動作を実行する内部調節回路とを含むことを特徴とするヒューズフリー不揮発性メモリ装置。
前記ヒューズ情報は、前記メモリセルアレイの保安ブロックに貯蔵されることを特徴とする請求項１１に記載のヒューズフリー不揮発性メモリ装置。
前記内部調節回路は、ターゲット電圧のレベルを調節するトリム回路であることを特徴とする請求項１１に記載のヒューズフリー不揮発性メモリ装置。
前記内部調節回路は、欠陥が発生されたメモリセルの情報を変更するためのリペア回路であることを特徴とする請求項１１に記載のヒューズフリー不揮発性メモリ装置。
前記内部調節回路は、欠陥が発生されたメモリセルの行または列アドレスを変更するためのリペア回路であることを特徴とする請求項１１に記載のヒューズフリー不揮発性メモリ装置。
ｎビットのヒューズ情報を貯蔵するメモリセルアレイと、
前記メモリセルアレイから前記ｎビットのヒューズ情報が入力され、クロック信号に応答して前記ｎビットのヒューズ情報をｍビット単位に出力するデータ出力コントローラと、
ラッチイネーブル信号に応答して前記データ出力コントローラからｍビット単位で前記ｎビットのヒューズ情報が入力され、前記ｎビットのヒューズ情報をラッチするラッチ回路と、
前記ラッチ回路のｎビットのヒューズ情報に応じて電気的にオンまたはオフされるように構成されたスイッチと、
前記スイッチの両端に連結され、前記スイッチのオンまたはオフによってヒューズを連結または切断する時と同一の動作を実行する内部調節回路とを含むことを特徴とするヒューズフリー不揮発性メモリ装置。
前記ラッチ回路がｍビット単位で前記ｎビットのヒューズ情報が入力されるように前記ラッチイネーブル信号を順に活性化するスケジューラをさらに含むことを特徴とする請求項１６に記載のヒューズフリー不揮発性メモリ装置。
前記データ出力コントローラは、前記メモリセルアレイから前記ｎビットのヒューズ情報が同時に入力されることを特徴とする請求項１６に記載のヒューズフリー不揮発性メモリ装置。
前記データ出力コントローラは、前記クロック信号の遷移に同期して前記ｎビットのヒューズ情報をｍビット単位に出力することを特徴とする請求項１６に記載のヒューズフリー不揮発性メモリ装置。
前記データ出力コントローラは、パワーアップ時前記メモリセルアレイから前記ｎビットのヒューズ情報が入力されることを特徴とする請求項１６に記載のヒューズフリー不揮発性メモリ装置。
前記データ出力コントローラは、ノーマル動作時には前記メモリセルアレイに貯蔵されたノーマルデータを出力することを特徴とする請求項２０に記載のヒューズフリー不揮発性メモリ装置。
前記データ出力コントローラは、パワーオンリセット信号が印加される時点とブートコード読み出し動作が開始する時点との間に前記メモリセルアレイから前記ｎビットのヒューズ情報が入力されることを特徴とする請求項１６に記載のヒューズフリー不揮発性メモリ装置。
前記ラッチ回路は、前記パワーオンリセット信号に応答して初期化されることを特徴とする請求項２２に記載のヒューズフリー不揮発性メモリ装置。
前記ヒューズ情報は、前記メモリセルアレイの保安ブロックに貯蔵されることを特徴とする請求項１６に記載のヒューズフリー不揮発性メモリ装置。
前記内部調節回路は、ターゲット電圧のレベルを調節するトリム回路であることを特徴とする請求項１６に記載のヒューズフリー不揮発性メモリ装置。
前記内部調節回路は、欠陥が発生されたメモリセルの情報を変更するためのリペア回路であることを特徴とする請求項１６に記載のヒューズフリー不揮発性メモリ装置。
前記内部調節回路は、欠陥が発生されたメモリセルの行または列アドレスを変更するためのリペア回路であることを特徴とする請求項１６に記載のヒューズフリー不揮発性メモリ装置。
前記ｎは、２ｍであることを特徴とする請求項１６に記載のヒューズフリー不揮発性メモリ装置。
前記ヒューズフリー不揮発性メモリ装置は、ＮＡＮＤフラッシュメモリ装置であることを特徴とする請求項１６に記載のヒューズフリー不揮発性メモリ装置。
ａ）ＮＡＮＤフラッシュメモリセルにヒューズ情報を貯蔵する段階と、
ｂ）前記ヒューズ情報に応答してスイッチを電気的にオンまたはオフする段階と、
ｃ）前記スイッチのオンまたはオフに応答してヒューズを連結または切断する時と同一の動作を実行する段階とを含むことを特徴とするヒューズフリー方法。
前記ｃ）段階は、前記スイッチのオンまたはオフに応答してターゲット電圧のレベルを調節する段階を含むことを特徴とする請求項３０に記載のヒューズフリー方法。
前記ｃ）段階は、前記スイッチのオンまたはオフに応答して欠陥が発生されたメモリセルの行または列アドレスを変更する段階を含むことを特徴とする請求項３１に記載のヒューズフリー方法。