KR0146446B1 - 병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 입출력 장치 - Google Patents

병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 입출력 장치

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KR0146446B1
KR0146446B1 KR1019950021930A KR19950021930A KR0146446B1 KR 0146446 B1 KR0146446 B1 KR 0146446B1 KR 1019950021930 A KR1019950021930 A KR 1019950021930A KR 19950021930 A KR19950021930 A KR 19950021930A KR 0146446 B1 KR0146446 B1 KR 0146446B1
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Abstract

본 발명은 병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 입출력 장치에 관한 것으로, 각 노드들간에 일대일 통신, 일대다수들간의 통신을 지원하며 각 노드로부터 발생한 패킷을 신속, 정확하게 전달하기 위해 가입자 입출력 장치, 중재 교환 장치, 병렬 공통 버스부로 구성된 병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 입출력 장치를 제공하기 위하여, 공통 시스템 버스를 기반으로 가입자 입출력 장치를 동축 케이블을 사용하여 수백 미터 반경의 성형망을 구축하여 근거리 통신망이나 대형 통신 시스템의 내부 연동망으로 활용하기 위해 폴링에 의해 중재하고 공통 병렬 버스를 통해 데이타 전달 교환을 이루는 비교적 간단한 매체 접근 프로토콜을 가지면서 320Mbps급의 고속의 성능을 내며 브로드캐스팅, 멀티캐스팅이 지원되며, 확장을 통해 192개까지 입출력이 가능하도록 하여 비교적 저속의 저가격의 소자 및 메모리를 이용할 수 있는 장점이 있고, 병렬 동작 처리됨으로써 버스 사용 효율을 높일 수 있고 확장이 가능하며, 성형의 근거리 통신망이나 대형 통신 시스템의 내부 고속 연동망으로 활용할 수 있는 효과가 있다.

Description

병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 입출력 장치
제1도는 병렬 공통 버스형 고속 패킷 교환 시스템의 전체 구성도,
제2도는 병렬 공통 버스형 고속 패킷 교환 시스템의 연동 확장 구성도,
제3도는 패킷 포맷 및 헤드 필드의 구성도,
제4도는 본 발명에 따른 가입자 입출력 장치의 구성도,
제5도는 본 발명에 따른 다중화부/역다중화부의 구성도,
제6도는 제1, 제2타이밍 제어 및 상태 관리부의 동작 흐름도.
* 도면의 주요부분에 대한 부호의 설명
7:직렬 통신 수신부 8:역다중화부
9:제1태그 분석부 10:CRC 검출부
11:제1 FIFO 12:DMA부
13:제2FIFO 14:제1송신 버퍼부
15:제1패킷 카운터 16:제2송신 버퍼부
17:제2논리곱 게이트 18:주소 해석부
19:제1타이밍 제어 및 상태 관리부 20:직렬 통신 송신부
21:다중화부 22:제3FIFO
23:제2 패킷 카운터 24:수신 버퍼부
25:제2타이밍 제어 및 상태 관리부 26:제2태그 분석부
27:제1논리곱 게이트
본 발명은 병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 입출력 장치에 관한 것으로, 특히 각 노드들간에 일대일 통신, 일대다수들간의 통신을 지원하며, 각 노드로부터 발생한 패킷을 신속, 정확하게 전달하기 위해 가입자 입출력 장치, 중재 교환 장치, 병렬 공통 버스부로 구성된 병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 입출력 장치에 관한 것이다.
종래의 패킷 교환 또는 메시지 교환 통신 방식은 직렬 연결 형태의 토큰링이나 직렬 버스 형태의 이더넷, 토큰 버스등의 소결합 방식의 저속 LAN(Local Area Network) 기술과 광섬유 등을 이용한 보다 고속의 FDDI(Fiber Distributed Data Interface), DQDB(Distributed Queue Dual Bus), ATMR(Asynchronous Transfer Mode Ring) 등의 MAN(Metropolitan Area Network) 기술이 이용되고 있다. 또한 밀결합 형태의 공통 메모리 통신 방식, 공통 시스템 버스 방식들이 병렬 컴퓨터 및 소형 패킷 교환 장치들에 이용되고 있는 상황이다.
이러한 방식들중 랜(LAN), 및 맨(MAN) 등은 근거리의 분석된 노드들간의 통신을 위해 비교적 복잡한 매체 접근 통신 프로토콜을 사용하여 성능에 비해(약 100Mbps 미만, 광섬유의 사용, 고속소자이용 등) 고가에 해당하고, 밀결합 방식의 공통 메모리, 시스템 버스 방식은 공통 매체(메모리, 버스)에 대한 사용권을 중재하는 방식이 요구/승인/인지 등의 중재후 사용권이 주어지는 방식으로 중재 시간이 비교적 길어 공통 매체 이용률이 낮은 편으로 수용 가능한 노드수가 적고 또한 한 셀프내의 백플레인 실장 규모로서 근거리의 분산 노드들을 수용할 수 없는 문제점이 있었다.
상기의 종래 기술의 문제점을 해결하기 위하여 안출된 본 발명은 공통 시스템 버스를 기반으로 가입자 입출력 장치를 비교적 저가인 동축 케이블을 사용하여 수백 미터 반경의 성형망을 구축하여 근거리 통신망이나 대형 통신 시스템의 내부 연동망으로 활용하기 위해 폴링에 의해 중재하고, 공통 병렬 버스를 통해 데이타 전달 교환을 이루는 비교적 간단한 매체 접근 프로토콜을 가지면서 320Mbps급의 고속의 성능의 내며, 브로드캐스팅과 멀티캐스팅이 지원되며, 확장을 통해 192개까지 입출력이 가능한 병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 입출력 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 외부로부터 패킷 데이타와 태그의 직렬 데이타를 수신하여 데이타 스트로브(DA:Data Strobe)신호를 출력하는 직렬 통신 수신 수단; 상기 직렬 통신 수신 수단의 출력을 래치 신호에 따라 래치한 후에 역다중화하여 데이타와 태그를 출력하는 역다중화 수단; 상기 역다중화 수단의 태그를 입력받아 시작 태그, 계속 태그, 끝 태그를 검출하여 출력하는 제1태그 분석 수단; 상기 역다중화 수단으로부터 에러 검출 코드를 입력받아 검사 요구 신호에 따라 CRC(Cyclic Redundancy Code)를 검출하느 CRC 검출 수단; NEN(LENgth) 필드 길이값과 시작 신호에 따라 읽기 신호와 쓰기 신호를 출력하는 직접 메모리 접근 수단; 상기 역다중화 수단의 출력 데이타를 쓰기 신호에 따라 저장하고 상기 직접 메모리 접근 수단의 읽기 신호에 따라 출력하는 제1선입 선출 수단; 상기 제1선입 선출 수단의 출력을 상기 직접 메모리 접근 수단의 쓰기 신호에 따라 저장하고 외부로부터 입력되는 읽기 신호에 따라 출력하는 제2선입 선출 수단; 외부로부터 폴링 주소, 소스 주소, 목적지 주소, 폴링 주소 AS신호, 소스 주소 AS신호, 목적지 주소 AS신호를 입력받아 폴링 선택 신호, 소스 선택 신호, 목적지 선택 신호를 출력하는 주소 해석 수단; 상기 주소 해석 수단의 소스 선택 신호와 외부의 패킷 카운터 감소 신호를 논리곱하여 패킷 카운터 감소 신호를 출력하는 제1논리곱 연산 수단; 상기 직접 메모리 접근 수단의 패킷 카운터 증가 신호에 따라 카운터값을 증가시키고, 상기 제1논리곱 연산 수단의 패킷 카운터 감소 신호에 따라 카운터값을 감소시키는 제1패킷 카운팅 수단; 외부로부터 입력되는 데이타와 태그를 외부의 쓰기 신호에 따라 저장하고, 읽기 신호에 따라 출력하는 제3선입 선출 수단; 상기 주소 해석 수단의 목적지 선택 신호와 외부의 패킷 카운터 증가 신호를 논리곱하여 패킷 카운터 증가 신호를 출력하는 제2논리곱 연산 수단; 상기 제2논리곱 연산 수단의 패킷 카운터 증가 신호에 따라 카운터값을 증가시키고, 패킷 카운터 감소 신호에 따라 카운터값을 감소하며, 상태 신호를 출력하는 제2 패킷 카운팅 수단; 상기 제3선입 선출 수단에 태그를 입력받아 시작 태그, 계속 태그, 끝 태그를 검출하여 출력하는 제2태그 분석 수단; 상기 제3선입 선출 수단의 출력을 래치 신호와 출력 인에이블 신호에 의해 다중화하여 출력하는 다중화 수단; 상기 다중화 수단의 출력을 데이타 스트로브 신호에 의해 직렬 데이타로 변환하여 외부로 출력하는 직렬 통신 송신 수단; 상기 직렬 통신 수신 수단의 데이타 스트로브(DS) 신호에 의해 래치 신호를 상기 역다중화 수단에 출력하고, 상기 제1태그 분석 수단의 시작, 계속, 끝 태그를 입력받아 시작 상태이면 상기 역다중화 수단의 LEN 필드를 입력받아 제1선입 선출 수단에 쓰기 신호를 출력하고 계속 상태이면 상기 제1선입 선출 수단에 쓰기 신호를 계속 출력하며 끝 상태이면 CRC 검출 타이밍을 위한 검사 요구 신호를 상기 CRC 검출 수단에 출력하여 상기 CRC 검출 수단의 에러 유무 신호를 입력받아 에러 상태이면 패킷을 소거하고 에러가 아니면 한개의 프레임을 수신하여 상기 직접 메모리 접근 수단에 LEN 필드 길이값과 시작 신호를 출력하는 제1타이밍 제어 및 상태 관리 수단; 및 상기 제2패킷 카운팅 수단의 상태 신호가 입력되면 상기 제3선입 선출 수단에 읽기 신호를 출력하고, 상기 제2태그 그 분석 수단으로부터 시작, 계속, 끝 태그를 입력받아 상기 다중화 수단에 래치 신호를 출력하고 상기 다중화 수단에 출력 인에이블 신호를 차례로 출력하면서 상기 직렬 통신 송신 수단에 데이타 스트로브 신호를 출력하고, 상기 제2패킷 카운팅 수단에 카운터 감소 신호를 출력하는 제2타이밍 제어 및 상태 관리 수단을 구비한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 일실시예를 상세히 설명한다.
제1도는 병렬 공통 버스형 고속 패킷 교환 시스템의 전체 구성도를 나타낸다.
도면에서 1은 중재 교환 장치, 2는 가입자 입출력 장치, 3은 가입자 노드, 4, 5, 6은 각각 제어 신호 버스, 데이타 신호 버스, 주소 신호 버스로 공통 버스부를 나타낸다.
병렬 공통 버스형 고속 패킷 교환 시스템의 각 가입자 노드(3)들과 직렬 접속되어 패킷 교환의 입출력을 담당하는 가입자 가입자 입출력 장치(2), 가입자 가입자 입출력 장치(2)들간에 공통 매체인 병렬 공통 버스 사용권을 중재하고 패킷 데이타들의 전달을 담당하는 중재 교환 장치(1), 및 패킷 데이타들의 실제 수송로 역할을 하는 데이타 신호 버스(5), 가입자 입출력 장치(2)와 중재 교환 장치(1) 사이의 제어 신호 버스(4), 주소 신호 버스(6)로 구성된 병렬 공통 버스부등 크게 3개의 기능부로 구성된다.
각 기능부는 고유의 주소를 가지며, 이러한 주소 할당은 2비트로 할당되어 최대 3개의 장치를 연동 구조로서 수용 가능한 패킷 교환 시스템의 주소와 중재 교환 장치(1)의 ID(Identification)를 나타내는 시스템 ID와 6비트가 할당되어 한 장치당 64채널까지 수용 가능한 가입자 입출력 장치(2)의 주소를 나타내는 가입자 입출력 장치 ID로 할당된다. 따라서, 3개의 장치를 연동 확장 구조로 운용시 최대 192개의 채널이 수용되며, 각 채널은 시스템 ID(Identification)와 가입자 입출력 장치 ID를 합쳐서 고유주소화하여 할당된다.
제2도는 병렬 공통 버스형 고속 패킷 교환 시스템의 연동 확장 구성도로서, 교환 시스템간 가입자 입출력 장치(2)들을 상호 연결함으로서 구성된다. 연동 확장 구조에서 브로드캐스팅 및 멀티캐스팅은 패킷을 수신한 가입자 입출력 장치(2)가 속한 중재 교환 장치가 소스 중재 교환 장치가 되며, 상기 소스 중재 교환 장치의 ID가 소스시스템 ID(SSID)로 된다.
제3도는 패킷 포맷 및 헤드 필드의 구성도로서, 32비트의 데이타와 4비트의 태그로 구성된다.
32비트 데이타는 브로드캐스팅 신호를 나타내기 위한 1비트의 B비트, 멀티캐스팅 신호를 나타내기 위한 1비트의 M비트, B비트 또는 M비트가 세트될 때 소스 가입자 입출력 장치(2)로부터는 '0'값으로 설정되며, 중재 교환 장치(1)를 거치면서 중재 교환 장치(1)가 자기 자신의 시스템 ID를 새겨넣기 위한 소스 시스템 ID(SSID), 4바이트 정렬 데이타를 만들기 위해 패킷 길이가 4의 배수로 나누어지지 않을 경우 나머지 바이트를 채워넣는 개수를 나타내는 PAD(PADding byte count), 바이트 수로 표시하며 전체 패킷의 길이를 나타내는 LEN(LENgth), 목적지 주소를 나타내거나 M비트가 세트될 때는 그룹 주소를 나타내는 DA(Destination Address), 소스 주소를 나타내는 SA(Source Address)로 구성된 헤드 필드, 32비트의 데이타 필드 및 에러 검출 코드를 나타내는 CRC-32(Cyclic Redundancy Code)로 구성된다.
4비트 태그는 시작을 나타내는 SOF(Start of Frame), 계속을 나타내는 COF(Continuous of Frame) 및 끝을 나타내는 EOF(End of Frame)로 구성된다.
제4도는 본 발명에 따른 가입자 입출력 장치의 구성도로서, 가입자 노드로부터 패킷 데이타와 태그의 직렬 데이타를 수신하여 데이타 스트로브(DA:Data Strobe) 신호를 출력하는 직렬 통신 수신부(7), 상기 직렬 통신 수신부(7)의 출력을 제1타이밍 제어 및 상태 관리부(19)의 래치 신호에 따라 래치하여 32비트 데이타와 4비트 태그를 출력하는 역다중화부(8), 상기 역다중화부(8)의 태그를 입력받아 시작 태그, 계속 태그, 끝 태그를 검출하여 출력하는 제1태그 분석부(9), 상기 역다중화부(8)로부터 에러 검출 코드를 입력받아 제1타이밍 제어 및 상태 관리부(19)의 검사 요구 신호에 따라 CRC 코드를 검출하는 CRC 검출부(10), 제1타이밍 제어 및 상태 관리부(19)의 LEN 필드 길이값과 시작 신호에 의해 제1FIFO(11)에 읽기 신호를 출력하고 제1FIFO(13)에 쓰기 신호를 출력하는 직접 메모리 접근부(이하, DMA부라 함)(12), 상기 역다중화부(8)의 출력 데이타를 제1타이밍 제어 및 상태 관리부(19)의 쓰기 신호에 따라 저장하고 상기 DMA부(12)의 읽기 신호에 따라 출력하는 제1FIFO(11), 상기 제1FIFO(11)의 출력을 상기 DMA부(12)의 쓰기 신호에 따라 저장하고 중재 교환 장치(1)의 읽기 신호에 따라 출력하는 제2FIFO(13), 주소 해석부(18)의 소스 선택 신호에 따라 상기 제2FIFO(13)의 출력인 데이타와 태그 신호를 중재 교환 장치(1)로 출력하는 제1송신 버퍼부(14), 주소 해석부(18)의 소스 선택 신호와 중재 교환 장치의 패킷 카운터 감소 신호를 논리곱하는 제1논리곱 게이트(27), 상기 DMA부(12)의 패킷 카운터 증가 신호에 따라 카운터값을 증가시키고 상기 제1논리곱 게이트(27)의 패킷 카운터 감소 신호에 따라 카운터값을 감소시키는 제1패킷 카운터(15), 상기 제1패킷 카운터(15)의 카운터값을 입력받아 주소 해석부(18)의 폴링 선택 신호에 따라 전송 요구 신호를 중재 교환 장치(1)로 출력하는 제2송신 버퍼부(16), 중재 교환 장치로부터 폴리 주소, 소스 주소, 목적지 주소, 폴링 주소 AS신호, 소스 주소 AS신호, 목적지 주소 AS신호를 입력받아 폴링 선택 신호, 소스 선택 신호, 목적지 선택 신호를 출력하는 주소 해석부(18), 중재 교환 장치로부터 데이타와 태그를 입력받아 주소 해석부(18)의 목적지 선택 신호에 따라 제3FIFO(22)에 출력하는 수신 버퍼부(24), 상기 수신 버퍼부(24)의 출력을 중재 교환 장치(1)의 쓰기 신호에 따라 저장하고 제2타이밍 제어 및 상태 관리부(25)의 읽기 신호에 따라 다중화부(21)와 제2태그 분석부(26)로 출력하는 제3FIFO(22), 주소 해석부(18)의 목적지 선택 신호와 중재 교환 장치(1)의 패킷 카운터 증가 신호를 논리곱하는 제2논리곱 게이트(17), 상기 제2논리곱 게이트(17)의 패킷 카운트 증가 신호에 따라 카운터값을 증가시키고 상기 제2타이밍 제어 및 상태 관리부(25)의 패킷 카운터 감소 신호에 따라 카운터값을 감소하고 제2타이밍 제어 및 상태 관리부(25)에 상태 신호를 출력하는 제2패킷 카운터(23), 상기 제3FIFO(22)의 출력을 제2타이밍 제어 및 상태 관리부(25)의 래치 신호와 출력 인에이블 신호에 의해 다중화하여 출력하는 다중화부(21), 상기 다중화부(21)의 출력을 제2타이밍 제어 및 상태 관리부(25)의 데이타 스트로브 신호에 의해 9비트 직렬 데이타로 변환하여 가입자 노드(3)에 출력하는 직렬 통신 송신부(20), 직렬 통신 수신부(7)의 데이타 스트로브(DS) 신호에 의해 래치 신호를 역다중화부(8)에 출력하고, 상기 제1태그 분석부(9)의 시작, 계속, 끝 태그를 입력받아 시작 상태이면 역다중화부(8)의 LEN 필드를 입력받고 제1FIFO(11)에 쓰기 신호를 출력하며 계속 상태이면 제1FIFO(11)에 쓰기 신호를 계속 출력하며 끝 상태이면 CRC 검출 타이밍을 위한 검사 요구 신호를 CRC 검출부(10)에 출력하여 CRC 검출부(10)의 에러 유무 신호를 입력받아 에러 상태이면 패킷을 소거하고 에러가 아니면 한개의 프레임을 수신하여 DMA부(12)에 LEN 필드 길이값과 시작 신호를 출력하는 제1타이밍 제어 및 상태 관리부(19), 상기 제2패킷 카운터(23)의 상태 신호가 입력되면 상기 제3FIFO(22)에 읽기 신호를 출력하고 제2태그 분석부(26)로 부터 시작, 계속, 끝 태그를 입력받아 다중화부(21)에 래치 신호를 출력하고 다중화부(21)에 출력 인에이블 신호를 차례로 출력하면서 직렬 통신 송신부(20)에 데이타 스트로브 신호를 출력하고 상기 제2패킷 카운터(23)에 카운터 감소 신호를 출력하는 제2타이밍 제어 및 상태 관리부(25)를 구비한다.
본 발명의 동작을 살펴보면, 본 발명은 가입자 노드(3)와는 TAXI(Transparent Asynchronous Transmitter-Receiver Interface) 직렬 통신 제어기로 연결되어 패킷을 직렬 통신하고, 수신된 패킷을 병렬 공통 버스부로 전달하고, 병렬 공통 버스부로 부터 수신한 패킷을 TAXI 직렬 통신 제어기를 통해 송신하는 역할을 한다.
가입자 노드(3)로부터 패킷이 직렬로 송신되어 올때 1바이트 패킷 데이타와 1비트 태그가 9비트로 직렬화되어 송신되며, 직렬 통신 수신부(7)는 가입자 노드(3)로부터 발생된 패킷을 직렬 수신하고, 수신된 직렬 데이타는 1바이트 병렬 데이타와 1비트 태그로 분리 변환하게 된다. 이때, 직렬 통신 수신부는 DS(Data Strobe) 신호를 제1타이밍 제어 및 상태 관리부(19)로 출력한다. 제1타이밍 제어 및 상태 관리부(19)는 첫 번째 DS신호의 입력에 제1래치 신호를, 두 번째 DS신호에 제2래치 신호를, DS신호에 제3래치 신호를, 네 번째 DS신호에 제4래치 신호를, 다섯 번째 DS신호에 다시 제1래치 신호를 출력하는 모듈러 4방식으로 래치 신호들을 출력한다.
역다중화부(8)는 직렬 통신 수신부(7)의 출력을 제1타이밍 제어 및 상태 관리부(19)의 4개의 래치 신호에 따라 래치하여 수신된 1바이트 데이타는 병렬 공통 버스의 데이타 폭에 맞게 4바이트씩 정렬하여 32비트 데이타로 변환하고, 동시에 1비트 태그는 4비트씩 정렬하여 4비트의 태그로 변환하여 4비트 태그는 제1태그 분석부(9)로 출력하고, 32비트의 병렬 데이타와 4비트 태그는 제1FIFO(11)로 출력하고, CRC 에러 코드는 CRC 검출부(10)로 출력한다.
제1타이밍 제어 및 상태 관리부(19)는 제1태그 분석부(9)에서 검출된 프레임의 상태가 시작이면 LEN 필드를 저장하고, 중재 교환 장치(1)에 쓰기 신호를 출력하고, 계속인 경우도 마찬가지로 동작한다. 끝 태그가 검출되면 제1타이밍 제어 및 상태 관리부(19)는 CRC 검출부(10)에 에러 코드의 비교를 요구하고 비교된 결과값이 에러이면 패킷 소거를 수행하고, 정상이면 LEN 필드 길이값과 시작 신호를 DMA부(12)에 출력한다.
DMA부(12)는 제1FIFO(11)에 하나의 완전한 패킷이 모두 수신되면 읽기 신호를 출력하고, 제2FIFO(13)에는 쓰기 신호를 출력하여 패킷 하나를 제2FIFO(13)로 옮겨 저장하고, 제1패킷 카운터(15)의 패킷 카운터값을 하나 증가시킨다. 하나의 완전한 패킷 수신을 검출하기 위해서 제1태그 분석부(9)는 역다중화부(8)로부터 입력된 4비트 태그에서 먼저 시작 태그(SOF)를 검출하고 다음으로 계속 태그(COF)를 검출하고 나서 마지막으로 끝 태그(EOF)를 검출하여 제1타이밍 제어 및 상태 관리부(19)에 출력하고, 이때 제1타이밍 제어 및 상태 관리부(19)는 전체 패킷 데이타들에 대한 에러 검출 코드(CRC)가 생성된 값과 CRC 검출부(10)에서 검출된 에러 검출 코드 필드의 값과 비교하여 일치하면 하나의 완전한 패킷이 에러없이 잘 수신되었다고 인정한다.
병렬 공통 버스부와 접속되는 주소 해석부(18)는 폴링 주소 해석, 소스 주소 해석, 목적지 주소 해석을 해내어 자기 자신이 선택되었는지 여부를 확인한다. 주소 해석부(18)는 중재 교환 장치(1)의 폴링 주소 AS(Address Strobe) 신호와 폴링 주소를 입력받아 폴링 주소를 디코딩하여 자기 자신의 주소와 일치하는지 판단하여 일치하면 제1패킷 카운터(15)의 값이 '1' 이상인 경우 즉, 전송할 패킷이 제2FIFO(13)에 존재하면 전송 요구 신호를 제2송신 버퍼부(16)를 통해 출력할 수 있도록 폴링 선택 신호를 출력한다. 다음으로 주소 해석부(18)는 소스 주소 AS(Address Strobe) 신호와 소스 주소를 입력받아 소스 주소를 디코딩하여 자기 자신의 주소와 일치하면 소스 선택 신호가 출력되고, 중재 교환 장치(1)의 입력 읽기 신호에 맞추어 제2FIFO(13)에 저장된 32비트 데이타와 4비트 태그는 제1송신 버퍼부(14)를 통해 공통 버스에 출력된다. 하나의 패킷이 출력되면 중재 교환 장치(1)로부터의 패킷 카운터 감소 신호가 발생되어 주소 해석부(18)의 소스 선택 신호와 제1논리곱 게이트(27)를 통해 논리곱하여 제1패킷 카운터(15)에 입력되어 패킷 카운터값을 하나 감소시킨다. 즉, 대기하고 있던 패킷 하나가 전송이 완료되었음을 표시한다.
목적지 선택은 세가지 경우 수신하게 되는데, 첫째, 일대일 통신일때는 목적지 주소와 자신의 주소가 일치할 경우이고, 둘째 목적지 주소가 브로드캐스팅일 때는 모두 수신하고, 세째 목적지 주소가 멀티캐스팅일 때는 목적지 주소가 나타내는 그룹 주소가 자신의 그룹 주소와 일치하면 수신한다.
목적지 주소 AS(Address Strobe) 신호가 활성화될때 주소 해석부(18)는 목적지 주소를 수신하여 이를 디코딩하여 자기 자신의 주소와 목적지 주소가 일치하면 목적지 선택 신호를 수신 버퍼부(24)에 출력하여 입력되는 데이타를 중재 교환 장치(1)의 쓰기 신호에 맞추어 제3FIFO(22)에 저장시킨다. 제3FIFO(22)에 하나의 패킷이 완전히 저장되면 중재 교환 장치(1)로부터 패킷 카운터 증가 신호와 주소 해석부(18)의 목적지 선택 신호를 제2논리곱 게이트(17)를 통해 논리곱한 출력에 의해 제2패킷 카운터(23)는 패킷 카운터를 '1' 증가시킨다. 제2패킷 카운터(23)는 현재 상태의 카운터값을 제2타이밍 제어 및 상태 관리부(25)에 출력하고, 제2타이밍 제어 및 상태 관리부(25)는 상태값이 '0'이 아니면 읽기 신호를 제3FIFO(22)에 출력하여 4바이트(4비트 태그 포함)를 다중화부(21)에 출력하고, 4비트의 태그 정보는 제2태그 분석부(26)에 출력한다. 제2태그 분석부(26)는 태그 정보를 분석하여 시작, 계속, 끝 태그를 제2타이밍 제어 및 상태 관리부(25)에 출력하고 제2타이밍 제어 및 상태 관리부(25)는 끝 상태가 입력될 때까지 제3FIFO에 읽기 신호를 출력하여 하나의 패킷을 읽어낸다.
상기 제2타이밍 제어 및 상태 관리부(25)는 읽기 신호 한번에 다중화부(21)에 래치 신호를 한번 출력하고, 래치 신호 한번에 출력 인에이블 신호(OE1,OE2,OE3,OE4)를 차례대로 출력하고, 상기 출력 인에이블 신호(OE1,OE2,OE3,OE4)에 맞추어 데이타 스트로브(DS) 신호를 매번 직렬 통신 송신부(20)에 출력한다. 제2타이밍 제어 및 상태 관리부(25)는 하나의 패킷이 모두 제3FIFO(22)에서 출력되면, 제2패킷 카운터(23)에 패킷 카운터 감소 신호를 출력한다. 제2타이밍 제어 및 상태 관리부(25)는 제2패킷 카운터(23)의 카운터값이 '0'이 될 때까지 패킷 송신 과정을 반복 수행한다.
다중화부(21)는 래치된 4바이트 데이타(4비트 태그 포함)를 1바이트+1태그 비트씩 출력 인에이블 신호(OE1,OE2,OE3,OE4)에 따라 직렬 통신 송신부(20)로 보내고, 직렬 통신 송신부(20)는 입력 데이타 스트로브(DS) 신호에 따라 1바이트 데이타와 1비트 태그 신호를 9비트 직렬화하여 가입자 노드(3)로 송신한다.
제5도는 가입자 입출력 장치내의 다중화부/역다중화부의 상세 구성도로서, 역다중화부(8)는 직렬 통신 수신부(7)로부터 수신되는 1바이트 데이타와 1비트 태그를 제1타이밍 제어 및 상태 관리부(19)로부터의 제1래치 신호에 의해 제1래치 수단((8-1)에 래치하고, 그 다음에 두 번째로 직렬 통신 수신부(7)로부터 수신되는 1바이트 데이타와 1비트 태그를 제1타이밍 제어 및 상태 관리부(19)로부터의 제2래치 신호에 의해 제2래치 수단(8-2)에 래치하고, 세번째로 수신되는 1바이트 데이타와 1비트 태그를 제1타이밍 제어 및 상태 관리부(19)로부터의 제3래치 신호에 의해 제3래치 수단(8-3)에 래치하고, 네번째로 수신되는 1바이트 데이타와 1비트 태그를 제1타이밍 제어 및 상태 관리부(19)로부터의 제4래치 신호에 의해 제4래치 수단(8-4)에 래치하여 차례로 1바이트씩 32비트 데이타를 출력하고, 1비트 태그는 역시 차례로 4비트 태그로 정렬하여 출력한다.
다중화부(21)는 제3FIFO(22)로부터 입력되는 32비트 데이타와 4비트 태그를 제2타이밍 제어 및 상태 관리부(25)의 래치 신호에 의해 래치하고, 제2타이밍 제어 및 상태 관리부(25)의 출력 인에이블 신호(OE1)에 따라 1바이트 데이타와 1비트 태그를 직렬 통신 송신부(20)로 출력하는 제1래치 수단(21-1), 마찬가지로 제3FIFO(22)로부터 입력되는 32비트 데이타와 4비트 태그를 제2타이밍 제어 및 상태 관리부(25)의 래치 신호에 의해 래치하여 제2타이밍 제어 및 상태 관리부(25)의 출력 인에이블 신호(OE2)에 따라 1바이트 데이타와 1비트 태그를 직렬 통신 송신부(20)로 출력하는 제2래치 수단(21-2), 제3FIFO(22)로부터 입력되는 32비트 데이타와 4비트 태그를 제2타이밍 제어 및 상태 관리부(20)의 래치 신호에 의해 래치하여 제2타이밍 제어 및 상태 관리부(25)의 출력 인에이블 신호(OE3)에 따라 1바이트 데이타와 1비트 태그를 직렬 통신 송신부(20)로 출력하는 제3래치 수단(21-3) 및 제3FIFO(22)로부터 입력되는 32비트 데이타와 4비트 태그를 제2타이밍 제어 및 상태 관리부(20)의 래치 신호에 의해 래치하여 제2타이밍 제어 및 상태 관리부(25)의 출력 인에이블 신호(OE4)에 따라 1바이트 데이타와 1비트 태그를 직렬 통신 송신부(20)로 출력하는 제4래치 수단(21-4)을 구비한다.
제6도는 제1타이밍 제어 및 상태 관리부의 동작 흐름도와 제2타이밍 제어 및 상태 관리부의 동작 흐름도이다.
먼저, 제1타이밍 제어 및 상태 관리부(19)의 동작 흐름을 살펴보면, 직렬 통신 수신부(7)로부터 DS 신호가 입력되면(60), 모듈러 4로 카운팅하여(61) 카운터값을 분석하여(62), 1 이면 역다중화부(8)에 제1래치 신호를 출력하고(63), 2 이면 제2래치 신호를 출력하고(64), 3 이면 제3래치 신호를 출력하고(65), 0 이면 제4래치 신호를 출력한다(66).
제4래치 신호가 출력되고 나면 제1태그 분석부(9)로부터 입력되는 태그 상태값을 분석하여(67), 시작이면 LEN 필드 정보를 기억하고(68), 제1FIFO(11)에 쓰기 신호를 출력한다(69). 태그값이 계속이면 제1FIFO(11)에 계속 쓰기 신호를 출력하고(70), 태그 상태값이 끝이면 CRC 검출부(10)에 CRC 검사 요구 신호를 출력하고(71), 상기 CRC 검출부(10)로부터 에러 유무 신호를 입력받아(72), 에러가 없으면 제1FIFO(11)에 쓰기 신호를 출력하고(73) 기억하고 있는 LEN 값을 DMA부(12)에 로딩하고(74) DMA부(12)에 데이타 전송을 위한 시작 신호를 출력하고(75) 에러가 검출되면 그 해당 패킷을 버리는 소거 처리를 수행하고 초기 상태로 복귀한다(76).
제2타이밍 제어 및 상태 관리부(25)의 동작 흐름은 제2패킷 카운터(23)로부터의 상태 신호의 발생을 감지하여(77), 상태값이 '1' 이상이면 제3FIFO(22)에 읽기 신호를 출력하고(78), 제2태그 분석부(26)로부터 태그값 상태를 받아 분석하여(79), 시작이나 계속이면 다중화부(21)에 래치신호를 출력하고(80), 차례대로 OE1 신호와 DS 신호를 직렬 통신 송신부(20)에 출력하고(81), OE2 신호와 DS 신호를 출력하고(82), OE3와 DS 신호를 출력하고(83), OE4 신호와 DS 신호를 출력하고(84) 태그값이 끝이 될 때까지 반복한다. 태그값의 끝이 입력되면 다중화부(21)에 래치 신호를 출력하고(85) 차례대로 OE1 신호와 DS 신호를 출력하고(86), OE2 신호와 DS 신호를 출력하고(87), OE3 신호와 DS 신호를 출력하고(88), OE4 신호와 DS 신호를 출력하고(89) 패킷 카운터 감소 신호를 출력하고(90) 초기 상태로 복귀한다.
상기와 같이 구성되어 동작하는 본 발명은 AMD사이의 AM7968과 AM7969를 송수신용 직렬 통신 소자로 사용하며, 100Mbps 속도의 직렬 입출력 데이타가 8비트 데이타로 직렬 통신 소자로부터 입출력되는데 이를 32비트 병렬 데이타로 다중화/역다중화하여 고속 패킷 중재 교환 장치에 정합하도록 하고, 100Mbps 속도를 32비트로 다중화하여 처리함에 따라 처리속도를 100Mbps 직렬일 때 100MHz 클럭 속도가 필요하고, 8비트인 바이트로 변환될 때 12.5MHz 클럭 속도로 처리가 가능하고, 다시 32비트로 다중화되면 3.125MHz 클럭 속도로 처리가 가능하므로 비교적 저속의 저가격의 소자 및 메모리를 이용할 수 있는 장점이 있고, 병렬 공통 버스 기반의 시스템 버스 구조를 가지며 중재 교환 장치를 두어 폴링, 중재, 교환 동작이 전용 처리기에 의해 병렬 동작 처리됨으로써 버스사용 효율을 높일 수 있고 확장이 가능하며, 브로드캐스팅과 멀티캐스팅이 지원되는 고속 패킷 교환 시스템의 가입자 입출력 장치로 사용되어 가입자 노드와는 직렬로 통신하여 성형의 근거리 통신망이나 대형 통신 시스템의 내부 고속 연동망으로 활용할 수 있는 효과가 있다.

Claims (3)

  1. 외부로부터 패킷 데이타와 태그의 직렬 데이타를 수신하여 데이타 스트로브(DA:Data Strobe)신호를 출력하는 직렬 통신 수신 수단(7); 상기 직렬 통신 수신 수단(7)의 출력을 래치 신호에 따라 래치한 후에 역다중화하여 데이타와 태그를 출력하는 역다중화 수단(8); 상기 역다중화 수단(8)의 태그를 입력받아 시작 태그, 계속 태그, 끝 태그를 검출하여 출력하는 제1태그 분석 수단(9); 상기 역다중화 수단(8)으로부터 에러 검출 코드를 입력받아 검사 요구 신호에 따라 CRC(Cyclic Redundancy Code)를 검출하는 CRC 검출 수단(10); NEN(LENgth) 필드 길이값과 시작 신호에 따라 읽기 신호와 쓰기 신호를 출력하는 직접 메모리 접근 수단(12); 상기 역다중화 수단(8)의 출력 데이타를 쓰기 신호에 따라 저장하고 상기 직접 메모리 접근 수단(12)의 읽기 신호에 따라 출력하는 제1선입 선출 수단(11); 상기 제1선입 선출 수단(11)의 출력을 상기 직접 메모리 접근 수단(12)의 쓰기 신호에 따라 저장하고 외부로부터 입력되는 읽기 신호에 따라 출력하는 제2선입 선출 수단(13); 외부로부터 폴링 주소, 소스 주소, 목적지 주소, 폴링 주소 AS신호, 소스 주소 AS신호, 목적지 주소 AS신호를 입력받아 폴링 선택 신호, 소스 선택 신호, 목적지 선택 신호를 출력하는 주소 해석 수단(18); 상기 주소 해석 수단(18)의 소스 선택 신호와 외부의 패킷 카운터 감소 신호를 논리곱하여 패킷 카운터 감소 신호를 출력하는 제1논리곱 연산 수단(27); 상기 직접 메모리 접근 수단(12)의 패킷 카운터 증가 신호에 따라 카운터값을 증가시키고, 상기 제1논리곱 연산 수단(27)의 패킷 카운터 감소 신호에 따라 카운터값을 감소시키는 제1패킷 카운팅 수단(15); 외부로부터 입력되는 데이타와 태그를 외부의 쓰기 신호에 따라 저장하고, 읽기 신호에 따라 출력하는 제3선입 선출 수단(22); 상기 주소 해석 수단(18)의 목적지 선택 신호와 외부의 패킷 카운터 증가 신호를 논리곱하여 패킷 카운터 증가 신호를 출력하는 제2논리곱 연산 수단(17); 상기 제2논리곱 연산 수단(17)의 패킷 카운터 증가 신호에 따라 카운터값을 증가시키고, 패킷 카운터 감소 신호에 따라 카운터값을 감소하며, 상태 신호를 출력하는 제2 패킷 카운팅 수단(23); 상기 제3선입 선출 수단(22)에 태그를 입력받아 시작 태그, 계속 태그, 끝 태그를 검출하여 출력하는 제2태그 분석 수단(26); 상기 제3선입 선출 수단(22)의 출력을 래치 신호와 출력 인에이블 신호에 의해 다중화하여 출력하는 다중화 수단(21); 상기 다중화 수단(21)의 출력을 데이타 스트로브 신호에 의해 직렬 데이타로 변환하여 외부로 출력하는 직렬 통신 송신 수단(20); 상기 직렬 통신 수신 수단(7)의 데이타 스트로브(DS) 신호에 의해 래치 신호를 상기 역다중화 수단(8)에 출력하고, 상기 제1태그 분석 수단(9)의 시작, 계속, 끝 태그를 입력받아 시작 상태이면 상기 역다중화 수단(8)의 LEN 필드를 입력받아 제1선입 선출 수단(11)에 쓰기 신호를 출력하고 계속 상태이면 상기 제1선입 선출 수단(11)에 쓰기 신호를 계속 출력하며 끝 상태이면 CRC 검출 타이밍을 위한 검사 요구 신호를 상기 CRC 검출 수단(10)에 출력하여 상기 CRC 검출 수단(10)의 에러 유무 신호를 입력받아 에러 상태이면 패킷을 소거하고 에러가 아니면 한개의 프레임을 수신하여 상기 직접 메모리 접근 수단(12)에 LEN 필드 길이값과 시작 신호를 출력하는 제1타이밍 제어 및 상태 관리 수단(19); 및 상기 제2패킷 카운팅 수단(23)의 상태 신호가 입력되면 상기 제3선입 선출 수단(22)에 읽기 신호를 출력하고, 상기 제2태그 그 분석 수단(26)으로부터 시작, 계속, 끝 태그를 입력받아 상기 다중화 수단(21)에 래치 신호를 출력하고 상기 다중화 수단(21)에 출력 인에이블 신호를 차례로 출력하면서 상기 직렬 통신 송신 수단(20)에 데이타 스트로브 신호를 출력하고, 상기 제2패킷 카운팅 수단(23)에 카운터 감소 신호를 출력하는 제2타이밍 제어 및 상태 관리 수단(25)을 구비하여 이루어진 병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 입출력 장치.
  2. 제1항에 있어서, 상기 주소 해석수단(18)의 소스 선택 신호에 따라 상기 제2선입 선출 수단(13)의 출력인 데이타와 태그 신호를 외부로 출력하는 제1송신 버퍼링 수단(14); 상기 제1패킷 카운팅 수단(15)의 카운터값을 입력받아 상기 주소 해석 수단(18)의 폴리 선택 신호에 따라 전송 요구 신호를 외부로 출력하는 제2송신 버퍼링 수단(16); 및 외부로부터 데이타와 태그를 입력받아 상기 주소 해석수단(18)의 목적지 선택 신호에 따라 제3선입 선출 수단(22)에 출력하는 수신 버퍼링 수단(24)을 더 구비하는 것을 특징으로 하는 병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 입출력 장치.
  3. 제1항 또는 제2항에 있어서, 상기 역다중화수단(8)은 상기 직렬 통신 수신 수단(7)으로부터 첫번째로 수신되는 데이타와 태그를 상기 제1타이밍 제어 및 상태 관리 수단(19)으로부터의 제1래치 신호에 따라 래치하는 제1래치 수단(8-1); 상기 직렬 통신 수신수단(7)으로부터 두번째로 수신되는 데이타와 태그를 상기 제1타이밍 제어 및 상태 관리 수단(19)으로부터의 제2래치 신호에 따라 래치하는 제2래치 수단(8-2); 상기 직렬 통신 수신 수단(7)으로부터 세번째로 수신되는 데이타와 태그를 상기 제1타이밍 제어 및 상태 관리 수단(19)으로부터의 제3래치 신호에 따라 래치하는 제3래치 수단(8-3); 및 상기 직렬 통신 수신 수단(7)으로부터 네번째로 수신되는 데이타와 태그를 상기 제1타이밍 제어 및 상태 관리 수단(19)으로부터의 제4래치 신호에 따라 래치하는 제4래치 수단(8-4)을 구비하는 것을 특징으로 하는 병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 입출력 장치.
    4. 제1항 또는 제2항에 있어서, 상기 다중화 수단(21)은 상기 제3선입 선출 수단(22)으로부터 입력되는 데이타와 태그를 상기 제2타이밍 제어 및 상태 관리 수단(25)의 래치 신호에 따라 래치하여 상기 제2타이밍 제어 및 상태 관리 수단(25)의 제1출력 인에이블 신호에 따라 상기 직렬 통신 송신 수단(20)으로 출력하는 제1래치 수단(21-1); 상기 제3선입 선출 수단(22)으로부터 입력되는 데이타와 태그를 상기 제2타이밍 제어 및 상태 관리 수단(25)의 래치 신호에 따라 래치하여 상기 제2타이밍 제어 및 상태 관리 수단(25)의 제2출력 인에이블 신호에 따라 상기 직렬 통신 송신 수단(20)으로 출력하는 제2래치 수단(21-2); 상기 제3선입 선출 수단(22)으로부터 입력되는 데이타와 태그를 상기 제2타이밍 제어 및 상태 관리 수단(20)의 래치 신호에 따라 래치하여 상기 제2타이밍 제어 및 상태 관리 수단(25)의 제3출력 인에이블 신호에 따라 상기 직렬 통신 송신 수단(20)으로 출력하는 제3래치 수단(21-3); 및 상기 제3선입 선출 수단(22)으로부터 입력되는 데이타와 태그를 상기 제2타이밍 제어 및 상태 관리 수단(20)의 래치 신호에 따라 래치하여 상기 제2타이밍 제어 및 상태 관리 수단(25)의 제4출력 인에이블 신호에 따라 상기 직렬 통신 송신 수단(20)으로 출력하는 제4래치 수단(21-4)을 구비하는 것을 특징으로 하는 병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 입출력 장치.
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