KR0150756B1 - 병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 노드 입출력 정합 장치 - Google Patents

Abstract

본 발명은 병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 노드 입출력 정합 장치에 관한 것으로서, 가입자 입출력 장치를 비교적 저가인 동축 케이블을 사용하여 수백 미터 반경의 성형망을 구축하여 근거리 통신망이나 대형 통신시스템의 내부 연동망으로 활용할 수 있고, 폴링에 의해 중재하고 공통 병렬 버스를 통해 데이터 전달 교환을 이루는 비교적 간단한 매체 접근 프로토콜을 가지면서 320Mbps급의 고속의 성능을 내며 브로드캐스팅, 멀티캐스팅이 지원되며, 확장을 통해 192개까지 입출력이 가능한 병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 노드 입출력 정합 장치를 제공하기 위하여, 시스템 버스 인터페이스부(10), 송신 패킷 메모리(11), 중앙 처리 장치(12), 메모리(13), 송신 DMA부(14), 태그 발생부(15), CRC 생성부(16), 다중화부(17), 송신 타이밍 제어부(18), 직렬 통신 송신부(19), 직렬 통신 수신부(20), 수신 타이밍 제어부(21), 역다중화부(22), 태그 분석부(23), 수신 DMA부(24), CRC 검출부(25), 수신 패킷 메모리(26)로 구성되어 비교적 저속의 저가격의 소자 및 메모리를 이용할 수 있는 장점이 있고, 병렬 공통 버스 기반의 패킷 교환 시스템을 통해 성형의 근거리 통신망이나 대형 통신 시스템의 내부 고속 연동망으로 활용할시 상호 일대일 통신, 멀티캐스팅, 브로드 캐스팅이 가입자 노드 상호간에 가능하며, 가입자 노드(3)의 통신처리 부하를 전용 가입자 입출력 정합 장치(9)에서 처리함으로 주제어 장치(7)의 부하를 경감하고 처리속도를 높일 수 있는 효과가 있다.

Description

병령 공통 버스형 고속 패킷 교환 시스템의 가입자 노드 입출력 정합 장치

제1도는 일반적인 병렬 공통 버스형 고속 패킷 교환 시스템의 전체 구성도.

제2도는 일반적인 병렬 공통 버스형 고속 패킷 교환 시스템을 이용한 연동 확장 구성도.

제3도는 일반적인 패킷 포맷 및 헤드 필드의 구성도.

제4도는 가입자 노드의 전체 구성도.

제5도는 본 발명의 일실시예에 따른 가입자 노드의 입출력 정합 장치의 구성도.

제6도는 본 발명의 일실시예에 따른 다중화/역다중화부의 구성도.

제7도는 본 발명의 일실시예에 따른 송수신 패킷 메모리의 데이터 구조의 구성도.

제8도는 본 발명의 일실시예에 따른 중앙 처리 장치의 전체 흐름도.

* 도면의 주요부분에 대한 부호의 설명

10 : 시스템 버스 인터페이스 11 : 송신 패킷 메모리

12 : 중앙 처리 장치 13 : 메모리

14 : 송신 DMA부 15 : 태그 발생부

16 : CRC 생성부 17 : 다중화부

18 : 송신 타이밍 제어부 19 : 직렬 통신 송신부

20 : 직렬 통신 수신부 21 : 수신 타이밍 제어부

22 : 역다중화부 23 : 태그 분석부

24 : 수신 DMA부 25 : CRC 검출부

26 : 수신 패킷 메모리

본 발명은 병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 노드 입출력 정합 장치에 관한 것으로, 특히 각 노드들간에 일대일 통신, 일대 다수들간의 통신을 지원하며, 각 노드로부터 발생한 패킷을 신속, 정확하게 전달하기 위해 가입자 입출력 장치, 중재 교환 장치, 병렬 공통 버스부로 구성된 병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 노드 입출력 정합 장치에 관한 것이다.

종래의 패킷 교환 또는 메시지 교환 통신 방식은 직렬 연결 형태의 토큰링 이나 직렬 버스 형태의 이더넷, 토큰 버스등의 소결합 방식의 가속 랜(LAN) 기술과 광섬유 등을 이용한 보다 고속의 FDDI(Fiber Distributed Data Interfacef), DQDB(Distributed Queue Dual Bus), ATMR(Asynchronous Transfer Mode Ring)등의 MAN(Metropolitan Area Network) 기술이 이용되고 있다. 또한 밀결합 형태의 공통 메모리 통신 방식, 공통 시스템 버스 방식들이 병렬 컴퓨터 및 소형 패킷 교환 장치들에 이용되고 있는 상황이다.

이러한 방식들중 랜(LAN), 맨(MAN)등은 근거리의 분산된 노드들간의 통신을 위해 비교적 복잡한 매체 접근 통신 프로토콜을 사용하여 성능에 비해(약 100Mbps 미만, 광섬유의 사용, 고속소자이용등) 고가에 해당하고, 밀결합 방식의 공통 메모리, 시스템 버스 방식은 공통 매체(메모리, 버스)에 대한 사용권을 중재하는 방식이 요구/승인/인지 등의 중재후 사용권이 주어지는 방식으로 중재 시간이 비교적 길어 공통 매체 이용률이 낮은 편으로 수용 가능한 노드수가 적으며, 또한 한 셀프내의 백플레인 실장 규모로서 근거리의 분산 노드들을 수용할 없는 문제점이 있었다.

상기의 종래 기술의 문제점을 해결하기 위하여 안출된 본 발명은 가입자 입출력 장치를 비교적 저가인 동축케이블을 사용하여 수백 미터 반경의 성형망을 구축하여 근거리 통신망이나 대형 통신시스템의 내부 연동망으로 활용할 수 있고, 폴링에 의해 중재하고 공통 병렬 버스를 통해 데이터 전달 교환을 이루는 비교적 간단한 매체 접근 프로토콜을 가지면서 320Mbps급의 고속의 성능을 내며 브로드캐스팅, 멀티캐스팅이 지원되며, 확장을 통해 192개 까지 입출력이 가능한 병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 노드 입출력 정합 장치를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은, 시스템 버스와의 정합 기능을 수행하는 시스템 버스 인터페이스 수단; 상태 표시 필드 읽기 신호에 의해 상태 표시 필드 값을 출력하고, 상기 시스템 버스 인터페이스 수단을 통해 주제어 장치의 쓰기 신호에 의해 패킷 데이터와 상태 표시 필드 유효 값을 저장하고, 읽기 신호에 의해 패킷 데이터를 출력하는 송신 패킷 메모리 수단; 데이터 길이값(이하, :LEN이라 함)과 패킷 데이터 시작 번지를 입력받아 상기 송신 패킷 메모리 수단에 읽기 신호를 출력하고, LEN이 0이 될 때 까지 시작 신호, 계속 신호, 송신 준비 신호를 출력하고, LEN이 0이 되면 끝 신호를 출력하고, 송신 완료 응답 신호가 수신되면 송신 완료 인터럽트를 출력하는 송신 직접 메모리 접근 수단(이하, 송신 DMA부라 함); 상기 송신 DMA 수단의 시작, 계속, 끝 신호를 입력받아 태크를 발생하여 출력하는 태그 발생수단; 상기 송신 패킷 메모리 수단의 출력과 상기 송신 DMA 수단의 시작, 계속, 끝 신호를 입력받아 CRC(Cyclic Redundancy Code)계산을 통해 CRC 값을 생성하여 출력하는 CRC 생성 수단; 상기 송신 DMA 수단의 송신 준비 신호를 입력받아 래치 신호, 출력 인에이블 신호(OE1-OE4)와 데이터 스트로브(이하, DS라 함) 신호를 출력하고, 상기 송신 DMA 수단에 송신 완료 응답 신호를 출력하는 송신 타이밍 제어 수단; 상기 송신 패킷 메모리 수단의 출력과 상기 태그 발생 수단의 출력과 상기 CRC 생성 수단의 출력을 상기 송신 타이밍 제어 수단의 래치 신호에 의해 래치하여 상기 송신 타이밍 제어 수단의 출력 인에이블 신호에 의해 다중화된 패킷 데이터를 출력하는 다중화 수단; 상기 다중화 수단의 출력을 입력받아 상기 송신 타이밍 제어 수단의 DS 신호에 의해 직렬 패킷 데이터로 변환하여 출력하는 직렬 통신 송신 수단; 외부로부터 직렬 패킷 데이터를 수신하여 출력하고, DS 신호를 출력하는 직렬 통신 수신 수단; 상기 직렬 통신 수신 수단의 출력 DS 신호를 입력받아 래치 신호를 출력하는 수신 타이밍 제어 수단; 상기 직렬 통신 수신 수단의 출력을 상기 수신 타이밍 제어 수단의 래치신호에 의해 래치하여 역다중화한 후 태그와 패킷 데이터를 출력하는 역다중화 수단; 상기 역다중화 수단의 출력 태그를 입력받아 시작, 계속, 끝 신호를 검출하여 출력하는 태그 분석 수단; 상기 역다중화 수단의 출력 패킷 데이터와 상기 태그 분석 수단의 출력 시작, 계속, 끝 신호를 입력받아 CRC 값의 에러 유무를 검출하여 출력하는 CRC 검출 수단; 패킷 데이터 쓰기 시작 번지와 크기를 입력받아 쓰기 신호를 출력하고, 상기 CRC 검출 수단의 출력과 상기 태그 분석 수단의 출력을 입력받아 수신이 완료되면 수신 완료 인터럽트 혹은 에러 인터럽트를 출력하는 수신 DMA 수단; 상태 표시 필드 읽기 신호에 의해 상태 값을 출력하고, 상기 역다중화 수단의 출력을 상기 수신 DMA 수단의 쓰기 신호에 의해 저장하여 상기 시스템 버스 인터페이스 수단을 통해 주제어 장치의 읽기 신호에 의해 패킷 데이터를 출력하는 수신 패킷 메모리 수단; 상기 송신 패킷 메모리 수단에 상태 표시 필드 읽기 신호를 출력하여 상태 값을 읽어 데이터가 저장된 유효 상태이면 LEN을 읽어 상기 송신 DMA 수단에 LEN 값과 패킷 데이터 시작번지를 출력하고, 송신 완료 인터럽트를 수신하면 상기 송신 패킷 메모리 수단의 상태 표시 필드 값을 빈방 상태로 변경하고, 상기 수신 패킷 메모리 수단에 상태 표시 필드 읽기 신호를 출력하여 상태값을 읽어 빈방 상태이면 상기 수신 DMA 수단에 패킷 데이터 쓰기시작 번지와 데이터를 저장할 수 있는 크기를 출력하고, 상기 수신 DMA 수단으로부터 수신 완료 인터럽트 혹은 에러 인터럽트가 수신되면 상기 수신 패킷 메모리 수단의 상태 표시 필드값을 유효 혹은 빈방 상태로 변경하는 중앙 처리 수단을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 일실시예를 상세히 설명한다.

제1도는 일반적인 병렬 공통 버스형 고속 패킷 교환 시스템의 전체 구성도를 나타낸다.

도면에서 1은 중재 교환 장치, 2는 가입자 입출력 장치, 3은 가입자 노드, 4,5,6은 제어 신호 버스, 데이터 신호 버스, 주소 신호 버스로 공통 버스부를 각각 나타낸다.

병렬 공통 버스형 고속 패킷 교환 시스템은 각 가입자 노드(3)들과 직렬 접속되어 패킷 교환의 입출력을 담당하는 가입자 입출력 장치(2), 가입자 입출력 장치(2)들간에 공통매체인 병렬 공통버스 사용권을 중재하고 패킷 데이터들의 전달을 담당하는 중재 교환 장치(1) 및 패킷 데이터들의 실제수송로 역할을 담당하는 데이터 신호 버스(5)와 가입자 입출력 장치(2)와 중재 교환 장치(1) 사이의 제어 신호 버스(4)와 주소 신호 버스(6)로 구성된 병렬 공통 버스부로 크게 3개의 기능부로 구성된다.

각 기능부는 고유의 주소를 가지며, 이러한 주소 할당은 2비트로 할당되어 최대 3개의 장치를 연동 구조로서 수용 가능한 패킷 교환 시스템의 주소와 중재 교환 장치(1)의 ID(Identification)를 나타내는 시스템 ID와 6비트가 할당되어 한 장치당 64채널까지 수용 가능한 가입자 입출력 장치(2)의 주소를 나타내는 가입자 입출력 장치ID로 할당된다. 따라서, 3개의 장치를 연동 확장 구조로 운용시 최대 192개의 채널이 수용되며 각 채널은 시스템ID(Identification)와 가입자 입출력 장치ID를 합쳐서 고유 주소화하여 할당된다.

제2도는 일반적인 병렬 공통 버스형 고속 패킷 교환 시스템의 연동 확장 구성도로서, 교환 시스템간 가입자 입출력 장치(2)들을 상호 연결함으로써 구성된다. 연동 확장 구조에서 브로드캐스팅 및 멀티캐스팅은 패킷을 수신한 가입자 입출력 장치(2)가 속한 중재 교환 장치(1)가 소스 중재 교환 장치가 되며 상기 소스 중재 교환 장치의 ID가 소스 시스템 ID(SSID)로 된다.

제3도는 일반적인 패킷 포맷 및 헤드 필드의 구성도로서, 32비트의 데이터와 4비트의 태그로 구성된다.

32비트의 데이터는 브로드캐스팅 신호를 나타내기 위한 1비트의 B비트, 멀티캐스팅 신호를 나타내기 위한 1비트의 M비트, B비트 또는 M 비트가 세트될 때 소스 가입자 입출력 장치(2)로 부터는 '0' 값으로 설정되며, 중재 교환 장치(1)를 거치면서 중재 교환 장치(1)가 자기 자신의 시스템 ID를 새겨넣기 위한 소스 시스템 ID (SSID), 4바이트 정렬 데이터를 만들기 위해 패킷 길이가 4의 배수로 나누어지지 않을 경우 나머지 바이트를 채워넣는 개수를 나타내는 PAD(Padding byte count), 바이트 수로 표시하며 전체 패킷의 길이를 나타내는 LEN, 목적지 주소를 나타내거나 M비트가 세트될때는 그룹 주소를 나타내는 DA(Destination Address), 소스 주소를 나타내는 SA(Source Address)로 구성된 헤드 필드, 32비트의 데이터 필드 및 에러 검출 코드를 나타내는 CRC-32(Cyclic Redundancy Code)로 구성된다.

4비트의 태그는 시작을 나타내는 SOF(Start of Frame), 계속을 나타내는 COF(Continuous of Frame), 끝을 나타내는 EOF(End of Frame)로 구성된다.

제4도는 가입자 노드의 전체 구성도로서, 도면에서 7은 주제어 장치, 8은 시스템 버스, 9는 입출력 정합 장치를 각각 나타낸다.

가입자 노드(3)는 모든 송수신 패킷의 생성과 소멸 기능을 수행하는 주제어 장치(7)와 상기 주제어 장치(7)와 본 발명인 입출력 정합 장치(9)간의 연결기능을 수행하는 시스템 버스(8), 그리고 본 발명인 입출력 정합 장치(9)로 구성된다.

주제어 장치(7)는 시스템 버스(8)를 통해 패킷 데이터를 송신하고자 할 때는 입출력 정합 장치(8)의 메모리 상태를 읽어 빈 상태인 메모리 번지에 쓰기 번호를 출력하여 패킷 데이터를 저장한다. 이렇게 송신이 완료되면 입출력 정합 장치(8)의 메모리 상태를 변경한다.

또한 패킷 데이터 수신시에는 입출력 정합 장치(8)의 메모리 상태를 읽어 데이터가 저장된 번지가 있으면 읽기 신호를 출력하여 데이터를 읽고, 수신이 완료 되면 입출력 정합 장치(8)의 메모리 상태를 변경한다.

제5도는 본 발명의 일실시예에 따른 가입자 노드 입출력 정합 장치의 구성도이다.

도면에서 10은 시스템 버스 인터페이스, 11은 송신 패킷 메모리, 12는 중앙 처리 장치, 13은 메모리, 14는 송신 DMA부, 15는 태그 발생부, 16은 CRC 생성부, 17은 다중화부, 18은 송신 타이밍 제어부, 19는 직렬 통신 송신부, 20은 직렬 통신 수신부, 21은 수신 타이밍 제어부, 22는 역다중화부, 23은 태그 분석부, 24는 수신 DMA부, 25는 CRC 검출부, 26은 수신 패킷 메모리를 각각 나타낸다.

본 발명의 바람직한 일실시예에서는 AMD사의 AM7968과 AM7969를 송수신용 직렬 통신 소자로 대용하여 사용할 수 있는데, 100Mbps 속도의 직렬 입출력 데이터가 8비트 데이터로 직렬 통신 소자로부터 입출력되는데 이를 32비트 병렬 데이터로 다중화/역다중화하여 가입자 노드의 중앙 처리 장치(12) 및 송수신 패킷 메모리(11,26)에 정합하도록 한다.

먼저 본 발명의 송신 과정의 동작을 살펴보면, 시스템이 온 되면 중앙 처리 장치(12)는 메모리(13)로부터 프로그램을 로딩한다. 시스템 버스(8)와 연결된 주제어 장치(7)는 시스템 버스 인터페이스(10)를 통해 송신 패킷 메모리(11)의 상태 표시 필드 값을 읽어 빈방 상태이면 쓰기 신호와 32비트 패킷 데이터를 출력하여 상기 송신 패킷 메모리(11)에 저장하고, 상기 송신 패킷 메모리(11)의 상태 표시 필드 값을 유효 상태로 세팅한다.

중앙 처리 장치(12)는 송신 패킷 메모리(11)의 상태 표시 필드가 유효상태인 번지가 있는지 조사하여 유효 상태인 번지가 존재하면, 해당 번지에 저장된 패킷 데이터에서 LEN 필드를 읽어 패킷 데이터 시작 번지와 LEN을 송신 DMA부(14)에 출력한다.

상기 중앙 처리 장치(12)로부터 패킷 데이터 시작 번지와 LEN을 입력받은 송신 DMA부(14)는 송신 패킷 메모리(11)의 패킷 데이터 시작번지에 읽기 신호를 출력하여 송신 패킷 메모리(11)에 저장된 32비트 패킷 데이터가 다중화부(17)와 CRC 생성부(16)에 출력되도록 한다.

또한 상기 송신 DMA부(14)는 태그 발생부(15)와 CRC 생성부(16)에 시작 신호를 출력하고, 송신 타이밍 제어부(18)에 송신 준비 신호를 출력한다.

상기 송신 DMA부(14)로부터 시작 신호를 입력받은 태그 발생부(15)는 시작 태그를 생성하여 다중화부(17)에 출력한다.

CRC 생성부(16)는 상기 송신 DMA부(14)로부터 시작 신호를 입력받아 송신 패킷 메모리(11)로부터 입력되는 32비트 패킷 데이터에 대해 CRC 계산을 시작한다.

송신 타이밍 제어부(18)는 상기 송신 DMA부(14)로부터 송신 준비신호를 입력받아 다중화부(17)에 래치신호를 출력하고, 상기 다중화부(17)에 출력 인에이블 신호 OE1, 직렬 통신 송신부(19)에 DS 신호, 상기 다중화부(17)에 출력 인에이블 신호 OE2, 직렬 통신 송신부(19)에 DS 신호, 상기 다중화부(17)에 출력 인에이블 신호 OE3, 직렬 통신 송신부(19)에 DS 신호, 상기 다중화부(17)에 출력 인에이블 신호 OE4, 직렬 통신 송신부(19)에 DS 신호를 차례로 출력한 후 송신 DMA부(14)에 송신 완료 응답 신호를 출력한다.

다중화부(17)는 송신 패킷 메모리(11)의 출력 32비트 패킷 데이터와 태그 발생부(15)의 출력 4비트 태그를 상기 송신 타이밍 제어부(18)의 래치신호에 의해 래치하여 상기 송신 타이밍 제어부(18)의 출력 인에이블 신호(OE1-OE4)에 의해 9비트 데이터(8비트 패킷 데이터와 1비트 태그)씩 직렬 통신 송신부(19)로 출력한다.

직렬 통신 송신부(19)는 상기 다중화부(17)의 출력을 입력받아 상기 송신 타이밍 제어부(18)의 DS 신호에 의해 9비트 직렬 데이터로 변환하여 외부로 출력한다.

송신 DMA부(14)는 상기 송신 타이밍 제어부(18)로부터 송신 완료 응답 신호를 수신하면 LEN을 4만큼 감소시키고(4바이트를 읽어내어 전송하였으므로) 0이 아니면 다음 읽기 신호를 송신 패킷 메모리(11)에 출력하고, 태그 발생부(15)와 CRC 생성부(16)에 계속 신호를 출력하고, 송신 타이밍 제어부(18)에 송신 준비 신호를 출력한다.

태그 발생부(15)는 상기 송신 DMA부(14)의 계속 신호를 입력받아 계속 태그 4비트를 다중화부(17)로 출력한다.

CRC 생성부(16)는 상기 송신 DMA부(14)의 계속 신호에 의해 앞서 생성된 CRC값에 합쳐 현재 송신 패킷 메모리(11)로부터 입력되는 32비트 패킷 데이터의 CRC 계산을 수행하다.

송신 타이밍 제어부(18)는 앞서 설명된 과정과 동일한 과정을 거쳐 다중화부(17) 및 직렬 통신 송신부(19)에 제어신호(래치신호, OE1 OE2, OE3, OE4, DS)를 출력한다.

송신 DMA부(14)는 LEN이 0이 되면 태그 발생부(15)와 CRC 생성부(16)에 끝 신호를 출력하고, 송신 타이밍 제어부(18)에 송신 준비 신호를 출력한다.

태그 발생부(15)는 상기 송신 DMA부(14)로부터 끝 신호가 입력되면 끝 태그를 다중화부(17)에 출력하고, CRC 생성부(16)는 현재까지 계산된 32비트 CRC 코드값을 다중화부(17)에 출력한다.

송신 DMA부(14)는 상기 송신 타이밍 제어부(18)로부터 송신 완료 응답 신호를 입력받으면 송신이 완료된 상태이므로 송신 완료 인터럽트를 중앙 처리 장치(12)에 출력한다.

중앙 처리 장치(12)는 상기 송신 DMA부(14)로부터 송신 완료 인터럽트가 입력되면 송신 패킷 메모리(11)의 해당 번지의 상태 표시 필드에 빈방 표시를 하므로써 송신과정이 완료된다.

다음으로는 수신과정의 동작을 살펴보면, 패킷 데이터가 수신되기 전에 먼저 중앙 처리 장치(12)는 수신 패킷 메모리(26)의 상태 표시 필드를 읽어 빈방 상태인 시작 번지를 찾아 데이터를 저장할 수 있는 크기와 패킷 데이터 시작 번지를 수신 DMA부(24)에 출력하여 수신 DMA부(24)를 수신가능한 활성화 상태로 전환시킨다.

직렬 통신 수신부(20)는 외부로부터 9비트 직렬 데이터가 수신되면 수신 타이밍 제어부(21)에 DS 신호를 출력하고, 9비트 병렬 데이터로 변환하여 역다중화부(22)에 출력한다.

수신 타이밍 제어부(21)는 상기 직렬 통신 수신부(20)로부터 DS 신호를 입력 받을 때 마다 역다중화부(22)에 래치1, 래치2, 래치3, 래치4신호를 발생시키는 모듈러 4형태로 동작하여 래치신호를 출력한다.

역다중화부(22)는 상기 수신 타이밍 제어부(21)의 래치1, 래치2, 래치3, 래치4의 신호에 의해 9비트 병렬 데이터를 래치하여 32비트 패킷 데이터와 4비트 태그 데이터로 역다중화 하여 32비트 패킷 데이터는 수신 패킷 메모리(26)와 CRC 검출부(25)에 출력하고, 4비트 태그는 태그 분석부(23)에 출력한다.

태그 분석부(23)는 상기 역다중화부(22)로부터 4비트 태그를 입력 받아 시작, 계속, 끝 신호를 검출하여 수신 DMA부(24)와 CRC 검출부(25)에 출력한다.

CRC 검출부(25)는 상기 태그 분석부(23)로부터 시작 신호가 입력되면 역다중화부(22)로부터 수신되는 32비트 패킷 데이터에 대한 CRC값을 계산한다.

수신 DMA부(24)는 상기 태그 분석부(23)로부터 시작 신호가 입력되면 빈방인 시작 번지부터 차례로 32비트 데이터씩 저장하기 위해 수신 패킷 메모리(26)에 쓰기 신호를 출력한다.

수신 패킷 메모리(26)는 역다중화부(22)로부터 입력되는 32비트 패킷 데이터를 상기 수신 DMA부(24)의 쓰기 신호에 의해 저장한다.

태그 분석부(23)로부터 계속 신호가 출력되면 CRC 검출부(25)는 앞서 계산한 CRC 코드값에 합쳐 현재 입력되는 32비트 패킷 데이터의 CRC 계산을 계속한다.

수신 DMA부(24)는 태그 분석부(23)로부터 계속 신호가 입력되면 앞서 과정에서 쓴 주소 번지 다음에 계속해서 수신 패킷 메모리(26)에 쓰기 신호를 출력하면서 총 수신한 데이터 크기가 실제 할당 받은 빈방의 크기 이상이 넘지 않도록 검사하면서 쓰기 동작을 계속한다.

태그 분석부(23)로부터 끝 신호가 출력되면 패킷 데이터의 최종 끝 데이터 부분이 수신된 것이므로 CRC 검출부(25)는 현재까지 계산한 CRC 값과 32비트 패킷 데이터로부터 수신된 CRC 값을 비교하여 일치하지 않으면 에러 신호를, 일치하면 무에러 신호를 수신 DMA부(24)에 출력한다.

수신 DMA부(24)는 태그 분석부(23)의 끝 신호와 CRC 검출부(25)로부터 에러 혹은 무에러 신호를 입력받으면 모든 한 패킷의 수신을 완료한 것으로 인식하고, 에러 신호이면 중앙 처리 장치(12)에 에러 인터럽트를, 무에러 신호이면 수신 완료 인터럽트를 출력하고, 비활성화 상태로 전환하여 중앙 처리 장치(12)로부터 다시 수신 DMA 제어신호(시작 번지, 크기)가 입력될때까지 머문다.

중앙 처리 장치(12)는 상기 수신 DMA부(24)로부터 수신 완료 인터럽트가 수신되면 수신 패킷 메모리(26)의 상태 표시 필드에 유효 상태를 표시하고, 에러 인터럽트가 수신되면 저장된 패킷 데이터를 무시하고 해당 시작 번지의 상태 표시 필드를 빈방 상태로 표시한다.

주제어 장치(7)는 시스템 버스 인터페이스(10)를 통해 수신 패킷 메모리(26)의 상태 표시 필드를 읽어 유효 상태가 표시된 번지가 있는지 조사하여 존재하면 수신 패킷 메모리(26)에 읽기 신호를 출력하여 32비트 패킷 데이터를 수신하고, 수신 패킷 메모리(26)의 상태 표시 필드를 빈방 상태로 표시하므로서 수신과정이 완료된다.

제6도는 본 발명의 일실시예에 따른 다중화/역다중화부(17, 22)의 상세 구성 구성도로서, 다중화부(17)는 송신 패킷 메모리(11)의 출력 32비트 패킷 데이터와 태그 발생부(15)의 출력 4비트 태그를 송신 타이밍 제어부(18)의 래치 신호에 의해 래치하고, 상기 송신 타이밍 제어부(18)의 출력 인에이블 신호(OE1)에 의해 래치된 1바이트 데이터와 1비트 태그를 직렬 통신 송신부(19)로 출력하는 제1래치수단(17-1), 마찬가지로 송신 패킷 메모리(11)의 출력 32비트 패킷 데이터와 태그 발생부(15)의 출력 4비트 태그를 송신 타이밍 제어부(18)의 래치 신호에 의해 래치하고, 상기 송신 타이밍 제어부(18)의 출력 인에이블 신호(OE2)에 의해 래치된 1바이트 데이터와 1비트 태그를 직렬 통신 송신부(19)로 출력하는 제2래치수단(17-2), 송신 패킷 메모리(11)의 출력 32비트 패킷 데이터와 태그 발생부(15)의 출력 4비트 태그를 송신 타이밍 제어부(18)의 래치 신호에 의해 래치하고, 상기 송신 타이밍 제어부(18)의 출력 인에이블 신호(OE3)에 의해 래치된 1바이트 데이터와 1비트 태그를 직렬 통신 송신부(19)로 출력하는 제3래치수단(17-3), 송신 패킷 메모리(11)의 출력 32비트 패킷 데이터와 태그 발생부(15)의 출력 4비트 태그를 송신 타이밍 제어부(18)의 래치 신호에 의해 래치하고, 상기 송신 타이밍 제어부(18)의 출력 인에이블 신호(OE4)에 의해 래치된 1바이트 데이터와 1비트 태그를 직렬 통신 송신부(19)로 출력하는 제4래치수단(17-4)으로 구성된다.

또한 역다중화부(22)는 직렬 통신 송신부(20)로부터 수신되는 1바이트 데이터와 1비트 태그를 수신 타이밍 제어부(21)의 래치1 신호에 의해 래치하는 제1래치수단(22-1), 그 다음에 두 번째로 직렬 통신 수신부(20)로부터 수신되는 1바이트 데이터와 1비트 태그를 수신 타이밍 제어부(21)의 래치2 신호에 의해 래치하는 제2래치수단(22-2), 세 번째로 직렬 통신 수신부(20)로부터 수신되는 1바이트 데이터와 1비트 태그를 수신 타이밍 제어부(21)의 래치3 신호에 의해 래치하는 제3래치수단(22-3), 네 번째로 직렬 통신 수신부(20)로부터 수신되는 1바이트 데이터와 1비트 태그를 수신 타이밍 제어부(21)의 래치4 신호에 의해 래치하는 제4래치수단(22-4)으로 구성된다.

제7도는 본 발명의 일실시예에 따른 송신부 패킷 메모리(11,26)의 데이터 구조 구성도를 나타낸다.

단일 데이터 구조는 유효 데이터 유무를 표시하는(유효, 빈방) 상태 표시 필드 1바이트와 보류 3바이트와 패킷 데이터로 구성되며, 이러한 단일 데이터 구조가 N개까지 연속되는 순환 큐 구조로 구성된다. N의 크기는 송수신 패킷 메모리(11,26)의 크기를 단일 데이터 구조 크기로 나누었을때의 정수배로 정해진다.

제8도는 본 발명의 일실시예에 따른 중앙처리장치(12)의 전체 흐름도로서, 먼저 송신처리 과정을 살펴보면 송신 패킷 메모리(11)의 송신 데이터 구조에서 상태 표시 필드를 읽어(80) 유효인지 빈방인지 분석하고(81) 빈방이면 다음 데이터 구조 시작번지(현재 데이터구조 시작번지+offset값)를 찾아(82) 상태표시필드를 읽어(80) 유효인지 빈방인지 분석한다(81). 이렇게 찾아나가는 과정을 유효 상태 필드가 나올 때 까지 반복하고, 유효 상태이면 실제 송신되어야할 패킷이 저장되어 있는 데이터 구조이므로 데이터 구조내의 LEN을 읽어 길이값으로 간주한다(83). LEN과 현재의 패킷 데이터 시작번지(현 데이터구조시작번지+4) 주소를 송신 DMA부(14)에게 제어 신호로 출력하여(84) 송신 DMA부(14)를 활성화시키고, 송신 DMA부(14)로부터 송신 완료 인터럽트가 입력될 때 까지 수면상태로 기다린다(85). 송신 DMA부(14)로부터 송신 완료 인터럽트가 입력되면 수면상태에서 깨어나 현재 데이터 구조에 격납되어 있던 패킷 데이터가 송신 처리 완료되었으므로 현재 데이터 구조의 상태 표시 필드를 빈방이라고 표시를 하여(86) 주제어장치(7)에서 재사용할 수 있도록 한다. 그리고 나서 또 다른 송신 데이터가 존재하는지 다음 데이터 구조 시작번지를 찾아(82) 앞의 과정을 반복한다.

수신처리 과정은 수신 패킷 메모리(26)의 수신 데이터 구조에서 상태 표시 필드를 읽어(90) 유효인지 빈방인지 분석(91)하고 유효이면 주제어장치(7)에서 아직 수신 패킷 데이터를 읽어가지 않은 상태이므로 다른 빈방을 찾기위해 다음 데이터 구조 시작번지(현재 데이터 구조 시작번지+offset)를 찾아(92) 상태 표시 필드를 읽어(90) 유효인지 빈방인지 분석(91)한다. 이렇게 찾아가는 과정을 빈방 상태 필드가 나올 때 까지 반복하고 빈방표시가 나오면 데이터 구조 시작번지와 크기값을 수신DMA부(24)에 제어신호로 출력하고, 수신DMA부(24)를 활성화시킨다(93). 그리고 나서 수신 DMA(24)로부터 수신 완료 인터럽트 혹은 에러 인터럽트가 입력될때까지 수면상태로 들어간다(94). 수신 DMA부(24)로부터 수신 완료 인터럽트에 의해 깨어나면 현재 데이터 구조에 수신 패킷이 저장되었으므로 상태 표시 필드의 값을 빈방 표시에서 유효로 표시하고(95) 다음 수신할 패킷을 격납할 수 있는 빈방을 찾기 위해 다음 데이터 구조 시작번지를 찾고(92) 앞의 과정을 반복한다. 수신된 인터럽트가 에러 인터럽트이면 현재 데이터 구조에는 에러가 난 패킷이 저장된 것이므로 이 데이터 구조를 빈방으로 재사용하기 위해 시작번지를 현재 데이터 구조 시작번지로 설정하고(96) 빈방 데이터 구조 시작번지와 크기값을 수신 DMA부(24)에 제어신호로 출력하고, 수신 DMA부(24)를 활성화시키는 과정(93)을 반복 수행한다.

상기와 같이 구성되어 동작하는 본 발명은 100Mbps 속도를 32비트로 다중화하여 처리함은 처리속도를 100Mbps 직렬일 때 100MHz 클럭속도가 필요하고, 8비트인 바이트로 변환될 때 12.5MHz 클럭속도로 처리가 가능하고, 다시 32비트로 다중화 되면 3.125MHz 클럭속도로 처리가 가능하므로 비교적 저속의 저가격의 소자 및 메모리를 이용할 수 있는 장점이 있고, 병렬 공통 버스 기반의 패킷 교환 시스템을 통해 성형의 근거리 통신망이나 대형 통신 시스템의 내부 고속 연동망으로 활용할시 상호 일대일 통신, 멀티캐스팅, 브로드 캐스팅이 가입자 노드 상호간에 가능하며, 가입자 노드(3)의 통신처리 부하를 전용 가입자 입출력 정합 장치(9)에서 처리함으로 주제어 장치(7)의 부하를 경감하고 처리속도를 높일 수 있는 효과가 있다.

Claims (4)

1. 시스템 버스와의 정합 기능을 수행하는 시스템 버스 인터페이스 수단(10); 상태 표시 필드 읽기 신호에 의해 상태 표시 필드 값을 출력하고, 상기 시스템 버스 인터페이스 수단(10)을 통해 주제어 장치(7)의 쓰기 신호에 의해 패킷 데이터와 상태 표시 필드 유효 값을 저장하고, 읽기 신호에 의해 패킷 데이터를 출력하는 송신 패킷 메모리 수단(11); 데이터 길이값(이하, LEN이라 함)과 패킷 데이터 시작 번지를 입력받아 상기 송신 패킷 메모리 수단(11)에 읽기 신호를 출력하고, LEN이 0이 될 때 까지 시작신호, 계속신호, 송신 준비 신호를 출력하고, LEN이 0이 되면 끝 신호를 출력하고, 송신 완료 응답 신호가 수신되면 송신 완료 인터럽트를 출력하는 송신 직접 메모리 접근 수단(이하, 송신 DMA부라 함)(14); 상기 송신 DMA 수단(14)의 시작, 계속, 끝 신호를 입력받아 태그를 발생하여 출력하는 태그 발생수단(15); 상기 송신 패킷 메모리의 수단(11)의 출력과 상기 송신 DMA 수단(14)의 시작, 계속, 끝 신호를 입력받아 CRC(Cyclic Redundancy Code) 계산을 통해 CRC 값을 생성하여 출력하는 CRC 생성수단(16); 상기 송신 DMA 수단(14)의 송신 준비 신호를 입력받아 래치 신호, 출력 인에이블 신호(OE1- OE4)와 데이터 스트로브(이하,DS라 함)신호를 출력하고, 상기 송신 DMA 수단(14)에 송신 완료 응답 신호를 출력하는 송신 타이밍 제어 수단(18); 상기 송신 패킷 메모리 수단(11)의 출력과 상기 태그 발생 수단(15)의 출력과 상기 CRC 생성 수단(16)의 출력을 상기 송신 타이밍 제어 수단(18)의 래치 신호에 의해 래치하여 상기 송신 타이밍 제어 수단(18)의 출력 인이블 신호에 의해 다중화된 패킷 데이터를 출력하는 다중화 수단(17); 상기 다중화 수단(17)의 출력을 입력받아 상기 송신 타이밍 제어 수단(18)의 DS 신호에 의해 직렬 패킷 데이터로 변환하여 출력하는 직렬 통신 송신 수단(19); 외부로부터 직렬 패킷 데이터를 수신하여 출력하고, DS 신호를 출력하는 직렬 통신 수신 수단(20); 상기 직렬 통신 수신 수단(20)의 출력 DS 신호를 입력받아 래치 신호를 출력하는 수신 타이밍 제어 수단(21); 상기 직렬 통신 수단(20)의 출력을 상기 수신 타이밍 제어 수단(21)의 래치신호에 의해 래치하여 역다중화한 후 태그와 패킷 데이터를 출력하는 역다중화 수단(22); 상기 역다중화 수단(22)의 출력 태그를 입력받아 시작, 계속, 끝 신호를 검출하여 출력하는 태그 분석 수단(23); 상기 역다중화 수단(22)의 출력 패킷 데이터와 상기 태그 분석 수단(23)의 출력 시작, 계속, 끝 신호를 입력받아 CRC 값의 에러 유무를 검출하여 출력하는 CRC 검출 수단(25); 패킷 데이터 쓰기 시작 번지와 크기를 입력받아 쓰기 신호를 출력하고, 상기 CRC 검출 수단(25)의 출력과 상기 태그 분석 수단(23)의 출력을 입력받아 수신이 완료되면 수신 완료 인터럽트 혹은 에러 인터럽트를 출력하는 수신 DMA 수단(24); 상태 표시 필드 읽기 신호에 의해 상태 값을 출력하고, 상기 역다중화 수단(22)의 출력을 상기 수신 DMA 수단(24)의 쓰기 신호에 의해 저장하여 상기 시스템 버스 인터페이스 수단(10)을 통해 주제어 장치(7)의 읽기 신호에 의해 패킷 데이터를 출력하는 수신 패킷 메모리 수단(26); 및 상기 송신 패킷 메모리 수단(11)에 상태 표시 필드 읽기 신호를 출력하여 상태 값을 읽어 데이터가 저장된 유효 상태이면 LEN을 읽어 상기 송신 DMA 수단(14)에 LEN 값과 패킷 데이터 시작번지를 출력하고, 송신 완료 인터럽트를 수신하면 상기 송신 패킷 메모리 수단(11)의 상태 표시 필드를 빈방 상태로 변경하고, 상기 수신 패킷 메모리 수단(26)에 상태 표시 필드 읽기 신호를 출력하여 상태 값을 읽어 빈방 상태이면 상기 수신 DMA 수단(24)에 패킷 데이터 쓰기 시작 번지와 데이터를 저장할 수 있는 크기를 출력하고, 상기 수신 DMA 수단(24)으로부터 수신 완료 인터럽트 혹은 에러 인터럽트가 수신되면 상기 수신 패킷 메모리 수단(26)의 상태 표시 필드값을 유효 혹은 빈방 상태로 변경하는 중앙처리 수단(12)을 포함하는 것을 특징으로 하는 병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 노드 입출력 정합 장치.
2. 제1항에 있어서, 상기 중앙 처리 장치(12)의 제어를 위한 프로그램을 저장하는 메모리 수단(13)을 더 구비하는 것을 특징으로 하는 병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 노드 입출력 정합 장치.
3. 제1항 또는 제2항에 있어서, 상기 다중화 수단은, 상기 송신 패킷 메모리 수단(11)의 출력 32비트 패킷 데이터와 태그 발생 수단(15)의 출력 4비트 태그를 송신 타이밍 제어 수단(18)의 래치 신호에 의해 래치하고, 상기 송신 타이밍 제어 수단(18)의 출력 인에이블 신호(OE1)에 의해 래치된 1바이트 데이터와 1비트 태그를 직렬 통신 송신 수단(19)으로 출력하는 제1래치수단(17-1); 마찬가지로 상기 송신 패킷 메모리 수단(11)의 출력 32비트 패킷 데이터와 태그 발생 수단(15)의 출력 4비트 태그를 송신 타이밍 제어 수단(18)의 래치 신호에 의해 래치하고, 상기 송신 타이밍 제어 수단(18)의 출력 인에이블 신호(OE2)에 의해 래치된 1바이트 데이터와 1비트 태그를 직렬 통신 송신 수단(19)으로 출력하는 제2래치수단(17-2); 상기 송신 패킷 메모리 수단(11)의 출력 32비트 패킷 데이터와 태그 발생수단(15)의 출력 4비트 태그를 송신 타이밍 제어 수단(18)의 래치 신호에 의해 래치하고, 상기 송신 타이밍 제어 수단(18)의 출력 인에이블 신호(OE3)에 의해 래치된 1바이트 데이터와 1비트 태그를 직렬 통신 송신 수단(19)으로 출력하는 제3래치수단(17-3); 및 상기 송신 패킷 메모리 수단(11)의 출력 32비트 패킷 데이터와 태그 발생 수단(15)의 출력 4비트 태그를 송신 타이밍 제어 수단(18)의 래치 신호에 의해 래치하고, 상기 송신 타이밍 제어 수단(18)의 출력 인에이블 신호(OE4)에 의해 래치된 1바이트 데이터와 1비트 태그를 직렬 통신 송신수단(19)으로 출력하는 제4래치수단(17-4)을 포함하는 것을 특징으로 하는 병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 노드 입출력 정합 장치.
4. 제1항 또는 제2항에 있어서, 상기 역다중화 수단(22)은, 상기 직렬 통신 수단(20)으로부터 수신되는 1바이트 데이터와 1비트 태그를 상기 수신 타이밍 제어 수단(21)의 래치1신호에 의해 래치하는 제1래치수단(22-1); 그 다음에 두 번째로 상기 직렬 통신 수단(20)으로부터 수신되는 1바이트 데이터와 1비트 태그를 상기 수신 타이밍 제어 수단(21)의 래치2신호에 의해 래치하는 제2래치수단(22-2); 세 번째로 상기 직렬 통신 수신 수단(20)으로부터 수신되는 1바이트 데이터와 1비트 태그를 상기 수신 타이밍 제어 수단(21)의 래치 3신호에 의해 래치하는 제3래치수단(22-3); 및 네 번째로 상기 직렬 통신 수신 수단(20)으로부터 수신되는 1바이트 데이터와 1비트 태그를 상기 수신 타이밍 제어 수단(21)의 래치4 신호에 의해 래치하는 제4래치수단(22-4)을 포함하는 것을 특징으로 하는 병렬 공통 버스형 고속 패킷 교환 시스템의 가입자 노드 입출력 정합 장치.