CN1783345A - 有关熔丝信息的非易失性存储器件 - Google Patents

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CN1783345A CNA2005101180854A CN200510118085A CN1783345A CN 1783345 A CN1783345 A CN 1783345A CN A2005101180854 A CNA2005101180854 A CN A2005101180854A CN 200510118085 A CN200510118085 A CN 200510118085A CN 1783345 A CN1783345 A CN 1783345A
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Abstract

一种无熔丝电路可以包括NAND闪速存储单元和响应于存储在NAND闪速存储单元中的数据而导通或关断的开关。还包括可以在有耦接到开关的可调节电路的半导体器件中实现无熔丝电路。可调节电路可以被构造成响应于开关的导通或关断状态而模拟熔丝的No_Cut(未切断)或Cut(切断)操作操作。

Description

有关熔丝信息的非易失性存储器件
按照35U.S.C.§119本申请要求于2004年10月26日提交的韩国专利申请2004-85753的优先权，其全部内容援引于此以供参考。
技术领域
本发明涉及一种无熔丝电路、无熔丝半导体器件、无熔丝非易失性存储器件及其方法。
背景技术
半导体存储器件使用各种电压电平的直流电(DC)。DC电压电平由存储器件中的DC电压发生器生成。典型地，在设计阶段期间确定存储器件要使用的目标DC电压电平。理想情况下，DC电压发生器产生的实际电压应当与目标电压相同。
然而，由于制造阶段中的工艺变化，产生的实际电压通常与目标电压不同。因此，使用激光熔丝(laser fuse)来将实际电压调节到目标值而不必进行掩模修改(mask revision)。激光熔丝方法允许制造商通过选择性地切断连接到DC电压发生器的一个或多个激光熔丝来将实际电压修整(trim)到目标值。使用激光熔丝调节实际电压的电路称为修整电路。
激光修整电路也可以用于修复具有在制造过程中遇到的缺陷存储单元的存储器件。使用额外的存储单元(称为冗余单元)来修复具有缺陷存储单元的器件。当存储单元有缺陷时，修复电路通过选择性的切断激光熔丝盒中的一个或多个熔丝来用冗余存储单元替代缺陷存储单元。
然而，在修整或修复电路中使用激光熔丝引入了其自身的一系列问题。首先，为了使用激光熔丝，需要额外的掩模。第二，由于半导体存储芯片正在持续变得小型化，因此芯片的制造工艺变得更精细，因而不再适合激光熔丝。即，由于存在减小激光熔丝尺寸的限制，因此使用激光熔丝对于减小存储芯片的尺寸是无效的。第三，为了切断激光熔丝，需要几个电路小片分选(Electrical Die Sorting，EDS)测试操作和测试设备。第四，在存储器件被安装到封装件中后，无法改变熔丝信息。最后，一旦切断激光熔丝，无法将其重新连接。
发明内容
在根据本专利公开的发明原理的一个示范性实施例中，一种无熔丝电路可以包括NAND闪速存储单元；和响应于存储在NAND闪速存储单元中的数据而导通或关断的开关。
在根据本专利公开的发明原理的另一个示范性实施例中，一种无熔丝半导体器件可以包括：NAND闪速存储器件，用于存储熔丝信息；响应于熔丝信息而电导通或关断的开关；和耦接到该开关的可调节电路。可调节电路可以被构造成响应于开关的导通或关断状态而模拟熔丝的No_Cut(未切断)或Cut(切断)操作。
在根据本专利公开的发明原理的再一个示范性实施例中，一种无熔丝非易失性存储器件可以包括：非易失性存储单元阵列，用于存储熔丝信息；响应于熔丝信息而电导通或关断的开关；和耦接到该开关两端的内部可调节电路。无熔丝非易失性存储器件还可以包括：数据输出控制器，用于响应于时钟信号从存储单元阵列接收熔丝信息和输出熔丝信息；和锁存电路，用于接收和锁存来自数据输出控制器的熔丝信息并将熔丝信息施加到开关。
在根据本专利公开的发明原理的再一个示范性实施例中，一种方法可以包括：在NAND闪速存储单元中存储熔丝信息；响应于熔丝信息而电导通或关断开关；以及响应于开关的导通或关断状态而模拟熔丝的No_Cut(未切断)或Cut(切断)操作。
附图说明
图1是示出根据本专利公开的发明原理的无熔丝电路的实施例的方框图；
图2是示出根据本专利公开的发明原理的无熔丝电路的另一实施例的电路图；
图3是示出根据本专利公开的发明原理的无熔丝半导体器件的实施例的方框图；
图4是示出根据本专利公开的发明原理的无熔丝非易失性存储器件的实施例的方框图；
图5是示出根据本专利公开的发明原理的无熔丝非易失性存储器件的实施例的方框图；
图6到8是示出根据本专利公开的发明原理的锁存电路的示例实施例的方框图；以及
图9A到9F是示出根据本专利公开的发明原理的开关的示例实施例的电路图。
具体实施方式
下面将参照附图详细描述根据本专利公开的发明原理的优选实施例。然而发明原理可以以不同的形式实现，而不应当被认为限于这里所述的实施例。相反，提供这些实施例以使得本公开详尽而完整，并且将完全告知本领域技术人员本发明原理的范围。
图1是示出根据本专利公开的发明原理的无熔丝电路的实施例的方框图。参照图1，无熔丝电路100包括非易失性存储单元110和开关120。非易失性存储单元110存储熔丝信息。开关120响应于熔丝信息而电导通或关断。例如，当存储在非易失性存储单元110中的数据是逻辑值“1”时，开关120导通。这与处于No_Cut状态的熔丝相似。相反，当存储在非易失性存储单元110中的数据是逻辑值“0”时，开关120关断。这与处于Cut状态的熔丝相似。如上所述，根据本专利公开的发明原理的无熔丝电路100通过使用耦接到非易失性存储单元的开关可以产生与熔丝的Cut和No_Cut状态相同的效果。
图2是根据本专利公开的发明原理的无熔丝电路200的实施例的电路图，示出了可能应用到图1的电路的一些可能的实施细节。无熔丝电路200包括闪速存储单元210和NMOS晶体管220。NMOS晶体管220响应于存储在闪速存储单元210中的数据而电导通或关断。
图3是示出根据本专利公开的发明原理的无熔丝半导体器件，例如集成电路(IC)300的实施例的方框图。尽管无熔丝半导体器件300不使用熔丝，它可以获得与使用熔丝时相同的效果。参照图3，无熔丝半导体IC300包括非易失性存储器件310、易失性存储器件320和非存储器器件330。
非易失性存储器件310将熔丝信息存储在存储单元中。即使当其供电中断时也能保留存储在非易失性存储器件310中的熔丝信息。熔丝信息可以在例如加电时从非易失性存储单元输出。
当供电中断时，易失性存储器件320(例如，DRAM或SRAM)丢失存储于其中的数据。除了存储器件，非存储器器件也被集成进半导体IC300中。易失性存储器件320和/或非存储器器件330可以包括开关321和331以及可调节电路322和332。
开关321和331响应于从非易失性存储器件310输出的熔丝信息而电导通或关断。开关321和331的开和关操作分别模拟熔丝的No_Cut或Cut操作。
可调节电路322和332可以响应于开关321和331的开和关操作来例如将电压调节到目标电平、或者调节缺陷存储单元的地址。可调节电路322和332中的每个可以包括修整电路或修复电路。例如，修整电路可以用于调节生成稳定电平的DC电压的电压发生器。取代激光熔丝，开关321和331可以响应于熔丝信息而导通或关断，从将DC电压发生器的输出电压调节到目标电压。作为另一个例子，可调节电路322可以包括或者作为包含在诸如DRAM或SRAM之类的半导体存储器件中的修复电路的一部分。修复电路可以用于用冗余单元代替缺陷单元。可以通过使用根据熔丝信息导通或关断开关321来代替缺陷存储单元。
在该实施例中，半导体IC330可以是具有NOR接口的NAND闪速存储器，例如三星的OneNAND闪存器件。具有NOR接口的NAND闪速存储器可以包括诸如NAND型存储器件之类的非易失性存储器件、诸如SRAM之类的易失性存储器件和诸如寄存器之类的非存储器器件。
图4是示出根据本专利公开的发明原理的无熔丝非易失性存储器件的实施例的方框图。无熔丝非易失性存储器件400包括存储单元阵列410、开关421、422和423以及内部可调节电路430。
存储单元阵列410在由安全块定义的特定位置上存储熔丝信息。存储单元阵列410被分成一般用户可访问的存储区域和一般用户不可访问的特定区域。安全块对于用户是不可访问的，而是制造商使用的特定区域(即，闪速存储器件中的CDROW块或OTP块)。
开关421、422和423根据从无熔丝非易失性存储器件410的安全块411输出的熔丝信息电导通和关断。开关421、422和423的开和关操作分别对应于熔丝的No_Cut和Cut操作。
内部可调节电路430连接到开关421、422和423的两端。根据开关421、422和423的导通或关断操作，内部可调节电路430提供与熔丝的No_Cut或Cut操作相同的结果。内部可调节电路430包括修整电路431和433、以及修复电路432。修整电路431和433将电压电平调节到目标值。修复电路432用冗余存储单元替代缺陷存储单元。
图5是示出根据本专利公开的发明原理的无熔丝非易失性存储器件500的另一实施例的方框图。图5的无熔丝非易失性存储器件500包括存储单元阵列510、数据输出控制器520、锁存电路530、调度器540、开关551、552和553、以及内部可调节电路560。存储单元阵列510、开关551、552和553、以及内部可调节电路560可以具有与图4相应元件相同的结构和操作。
数据输出控制器520从存储单元阵列510的安全块511接收n位熔丝信息(其中n是正整数)，并且响应始时钟信号以m位为单位输出n位熔丝信息(其中m是正整数)。例如，数据输出控制器520可以接收210位熔丝信息，即1024位，并且以10位为单元输出熔丝信息。
数据输出控制器520可以例如在加电时从存储单元阵列510接收n位熔丝信息。在读取存储在NAND型闪速存储器件的存储单元阵列中的引导代码(boot code)时，数据输出控制器520还可以(或者另外)在施加加电复位(POR)信号的时刻和引导代码读取操作开始的时刻之间，从存储单元阵列接收熔丝信息。
数据输出控制器520可以从存储单元阵列510同时接收n位熔丝信息。例如，当熔丝信息存储在NAND型闪速存储器件的页面(page)中时，数据输出控制器520通过读操作同时接收n位熔丝信息。
数据输出控制器520还用于输出在正常操作期间已经提供给一般用户的、存储在存储区域中的数据。
锁存电路530可以响应于锁存使能信号ENi(其中i是整数)从数据输出控制器520以m位为单位接收n位熔丝信息，并且锁存熔丝信息。调度器540顺序地激活锁存使能信号ENi，以便锁存电路530以m位为单位接收n位熔丝数据。
现在将参照图6到8描述根据本专利公开的发明原理的锁存电路的一些示例实施例的结构和操作。
图6是示出根据本专利公开的发明原理的、适于用作图5所示的锁存电路530的示例锁存电路的实施例的方框图。参照图6，锁存电路530响应于锁存使能信号ENi以m位为单位接收熔丝信息。当激活第一锁存使能信号EN1时，在m个锁存电路531、532、...、533中锁存m位熔丝信息。接着，当激活第二锁存使能信号EN2时，在m个锁存电路534、535、...、536中锁存m位熔丝信息。通过重复这样的操作，将所有n位熔丝信息存储到锁存电路530中。
图7图解图7所示的一个锁存电路531的示例实施例的电路图。锁存电路531包括：复位端RST，其可以响应于加电复位信号POR被初始化；数据输入端D，用于接收熔丝信息；控制端G，用于接收锁存使能信号EN1；和输出端Q，用于响应于锁存使能信号EN1输出熔丝信息。
图8是示出图7所示的锁存电路531的示例实施例的电路图。参照图8，锁存电路531包括：逻辑电路801，用于接收熔丝信息Data和锁存使能信号EN1；PMOS晶体管802，用于接收加电复位信号POR、NMOS晶体管803，用于从逻辑电路801接收输出值；以及反相器804和805。
锁存电路531响应于加电复位信号POR初始化锁存器。即，锁存电路531的输出成为逻辑值‘0’。在输入熔丝信息的同时，激活锁存使能信号EN1，并且导通NMOS晶体管，从而使得锁存电路531存储可在其输出端访问的熔丝信息数据。在一个示例实施例中，逻辑电路可以包括一个AND门。
图9A到9F是示出根据本专利公开的发明原理的、适于用作图5所示开关的示例实施例的电路图。
图9A到9D中所示的每个开关是可以在高电压DC修整电路中的高电压电平移动器(level shifter)。例如，假设DC电压发生器在高于供电电压VCC的电压VPP上工作，则开关最好应当即使在存在高电压时也可以容易地导通或关断。此外，开关最好应当无损地将高电压输入从节点A传送到节点B。因此，可以使用高电压电平移动器作为或具有开关。然而，根据本专利公开的发明原理的高电压开关不限于高电压电平移动器，而是可以应用例如能够在高电压上工作的所有类型的开关。
图9E和9F所示的开关是可以在低于供电电压VCC的电压上使用的较低电压开关的例子。例如，假设DC电压发生器在低于供电电压VCC的电压上工作，则较低电压开关最好应当无损地将输入电压从节点A传送到节点B。一些能够无损地将信号从节点A传送到节点B的开关可应用为根据本专利公开的发明原理的较低电压开关。
根据本专利公开的发明原理，可以用无熔丝电路、无熔丝半导体IC、非易失性存储器件和无熔丝方法解决问题。例如，可以不需要用于激光熔丝的掩模。第二，可以克服减小激光熔丝的尺寸的限制。第三，可以不需要用于切断激光熔丝的EDS测试操作和测试器件。第四，即使在封装件中安装后，也可以容易地改变熔丝信息。第五，与一旦被切断就无法再次编程的熔丝不同，存储熔丝信息的非易失性存储单元可以被再次编程。
尽管结合附图中所示的实施例描述了本专利公开的发明原理，但发明原理不限于此。本领域技术人员应当明白，在不背离本发明原理的前提下可以对其进行各种替代、修改和改变。

Claims (31)

1.一种无熔丝电路，包括：
NAND闪速存储单元；和
响应于存储在NAND闪速存储单元中的数据而导通或关断的开关。
2.如权利要求1所述的无熔丝电路，其中NAND闪速存储单元存储熔丝信息。
3.一种无熔丝半导体器件，包括：
NAND闪速存储器件，用于存储熔丝信息；
响应于熔丝信息而电导通或关断的开关；和
耦接到该开关的可调节电路。
4.如权利要求3所述的无熔丝半导体器件，其中，可调节电路被构造成响应于开关的导通或关断状态而模拟熔丝的No_Cut(未切断)或Cut(切断)操作操作。
5.如权利要求3所述的无熔丝半导体器件，还包括集成在同一半导体器件上的易失性存储器件作为开关和可调节电路。
6.如权利要求5所述的无熔丝半导体器件，其中易失性存储器件包括SRAM。
7.如权利要求4所述的无熔丝半导体器件，其中开关和可调节电路被包含在一非存储器器件中。
8.如权利要求4所述的无熔丝半导体器件，其中可调节电路包括用于将电压调节到目标电平的修整电路。
9.如权利要求4所述的无熔丝半导体器件，其中，可调节电路包括用于改变存储在缺陷存储单元中的信息的修复电路。
10.如权利要求4所述的无熔丝半导体器件，其中，无熔丝半导体器件包括具有NOR接口的NAND闪速存储器。
11.一种无熔丝非易失性存储器件，包括：
非易失性存储单元阵列，用于存储熔丝信息；
响应于熔丝信息而电导通或关断的开关；和
耦接到该开关两端的内部可调节电路。
12.如权利要求11所述的无熔丝非易失性存储器件，其中，内部可调节电路被构造成响应于开关的导通或关断状态而模拟熔丝的No_Cut(未切断)或Cut(切断)操作操作。
13.如权利要求11所述的无熔丝非易失性存储器件，其中，熔丝信息存储在存储单元阵列的安全块中。
14.如权利要求11所述的无熔丝非易失性存储器件，其中，内部可调节电路包括用于将电压调节到目标电平的修整电路。
15.如权利要求11所述的无熔丝非易失性存储器件，其中，内部可调节电路包括用于缺陷存储单元的修复电路。
16.如权利要求11所述的无熔丝非易失性存储器件，其中，内部可调节电路包括用于改变缺陷存储单元的列地址或行地址的修复电路。
17.如权利要求11所述的无熔丝非易失性存储器件，还包括：
数据输出控制器，用于响应于时钟信号从存储单元阵列接收熔丝信息和输出熔丝信息；和
锁存电路，用于接收和锁存来自数据输出控制器的熔丝信息并将熔丝信息施加到开关。
18.如权利要求17所述的无熔丝非易失性存储器件，其中，数据输出控制器被构造成从存储单元阵列接收n位的熔丝信息并且将熔丝信息以m位为单位输出到锁存电路。
19.如权利要求18所述的无熔丝非易失性存储器件，还包括响应于n位熔丝信息而操作的n个开关。
20.如权利要求18所述的无熔丝非易失性存储器件，还包括调度器，用于顺序地激活锁存使能信号以便锁存电路以m位为单位接收n位熔丝数据。
21.如权利要求18所述的无熔丝非易失性存储器件，其中，数据输出控制器从存储单元阵列同时接收n位熔丝信息。
22.如权利要求17所述的无熔丝非易失性存储器件，其中，数据输出控制器与时钟信号的跃迁同步地输出熔丝信息。
23.如权利要求17所述的无熔丝非易失性存储器件，其中，数据输出控制器在加电时从存储单元阵列接收熔丝信息。
24.如权利要求23所述的无熔丝非易失性存储器件，其中，数据输出控制器在正常操作期间输出存储在存储单元阵列中的正常数据。
25.如权利要求18所述的无熔丝非易失性存储器件，其中，数据输出控制器在施加加电复位信号的时刻和引导代码读取操作开始的时刻之间，从存储单元阵列接收n位熔丝信息。
26.如权利要求25所述的无熔丝非易失性存储器件，其中，响应于加电复位信号初始化锁存电路。
27.如权利要求18所述的无熔丝非易失性存储器件，其中，n是2m。
28.如权利要求17所述的无熔丝非易失性存储器件，其中，无熔丝非易失性存储器件包括NAND型闪速存储器件。
29.一种方法，包括：
在NAND闪速存储单元中存储熔丝信息；
响应于熔丝信息而电导通或关断开关；以及
响应于开关的导通或关断状态而模拟熔丝的No_Cut(未切断)或Cut(切断)操作操作。
30.如权利要求29所述的方法，其中，所述模拟熔丝的操作包括：响应于导通或关断开关将电压调节到目标电平。
31.如权利要求29所述的方法，其中，所述模拟熔丝的操作包括：响应于导通或关断开关而改变缺陷存储单元的列地址或行地址。
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