JPH09231799A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09231799A JPH09231799A JP8041946A JP4194696A JPH09231799A JP H09231799 A JPH09231799 A JP H09231799A JP 8041946 A JP8041946 A JP 8041946A JP 4194696 A JP4194696 A JP 4194696A JP H09231799 A JPH09231799 A JP H09231799A
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Abstract
(57)【要約】
【課題】 半導体チップの組み立てコストを低減でき、
半導体チップの実装面積を増加させずメモリの試験およ
び冗長メモリによる代替処理ができ、生産歩留りを改善
できる半導体装置を実現する。 【解決手段】 半導体チップに非ボンディング端子およ
び選択回路を設け、テスト信号入力端子ＴＳＴにローレ
ベルの信号を入力し、選択回路によって非ボンディング
端子に入力されたアドレス、データまたは制御信号を選
択し、メモリ１０に入力し、さらにメモリ１０からデー
タを非ボンディング端子を介して外部回路に読み出すこ
とにより、メモリ１０をテストし、不良メモリセルを検
出し、それに対して冗長メモリ部１０ａの冗長メモリセ
ルによる代替処理を行うので、半導体チップの実装面積
の増大を抑制でき、さらに半導体チップの実装コストを
低減でき、生産歩留りの向上を図れる。
半導体チップの実装面積を増加させずメモリの試験およ
び冗長メモリによる代替処理ができ、生産歩留りを改善
できる半導体装置を実現する。 【解決手段】 半導体チップに非ボンディング端子およ
び選択回路を設け、テスト信号入力端子ＴＳＴにローレ
ベルの信号を入力し、選択回路によって非ボンディング
端子に入力されたアドレス、データまたは制御信号を選
択し、メモリ１０に入力し、さらにメモリ１０からデー
タを非ボンディング端子を介して外部回路に読み出すこ
とにより、メモリ１０をテストし、不良メモリセルを検
出し、それに対して冗長メモリ部１０ａの冗長メモリセ
ルによる代替処理を行うので、半導体チップの実装面積
の増大を抑制でき、さらに半導体チップの実装コストを
低減でき、生産歩留りの向上を図れる。
Description
【０００１】
【発明の属する技術分野】本発明は、たとえば、メモリ
アレイおよびロジック回路が組み込まれた半導体装置に
関するものである。
アレイおよびロジック回路が組み込まれた半導体装置に
関するものである。
【０００２】
【従来の技術】一般的に、ロジックＩＣとメモリＩＣは
それぞれ別の半導体チップでシステムが構成されてい
る。しかし、半導体装置技術の進歩によって高集積化が
可能となり、１チップ上にロジックＩＣとメモリＩＣを
混在して搭載できるようになる。
それぞれ別の半導体チップでシステムが構成されてい
る。しかし、半導体装置技術の進歩によって高集積化が
可能となり、１チップ上にロジックＩＣとメモリＩＣを
混在して搭載できるようになる。
【０００３】図５は１チップ上にロジック回路とメモリ
とが混在して搭載されている状態を示している。図５に
おいて、１００は半導体装置チップ、１０はメモリ、２
０および３０はロジック回路をそれぞれ示している。図
示のように、メモリ１０に記憶されているデータがデー
タバスなどの信号線によってロジック回路２０またはロ
ジック回路３０との間に転送され、これらのロジック回
路において、メモリ１０に記憶されているデータを用い
て論理演算が行われる。
とが混在して搭載されている状態を示している。図５に
おいて、１００は半導体装置チップ、１０はメモリ、２
０および３０はロジック回路をそれぞれ示している。図
示のように、メモリ１０に記憶されているデータがデー
タバスなどの信号線によってロジック回路２０またはロ
ジック回路３０との間に転送され、これらのロジック回
路において、メモリ１０に記憶されているデータを用い
て論理演算が行われる。
【０００４】こうすることによって、一つのＩＣチップ
によって、データ記憶および論理演算など異なる処理が
行われ、半導体集積度の向上に伴い半導体装置の機能も
充実してきている。
によって、データ記憶および論理演算など異なる処理が
行われ、半導体集積度の向上に伴い半導体装置の機能も
充実してきている。
【０００５】
【発明が解決しようとする課題】ところで、上述した半
導体装置において、半導体チップに搭載されているメモ
リの規模が大きくなると、生産歩留りが低下する傾向に
ある。生産歩留りを向上させるために、冗長メモリを取
り入れ、不良メモリを冗長メモリによる代替処理（リペ
ア）を行うのが有効である。しかし、ロジック回路とメ
モリを混載する半導体チップにおいては、試験を行うた
めに十分な入出力端子（ピン）が確保できず、このピン
数の制約によってリペアが有効にできず、また、メモリ
試験のために、テストモードを設け、メモリ試験に必要
なピンをすべてパッケージピンとして外部に取り出すた
めに、ピンの数を増やす必要があり、半導体チップの組
み立てコストの増加と実装面積の増大を招くという問題
がある。
導体装置において、半導体チップに搭載されているメモ
リの規模が大きくなると、生産歩留りが低下する傾向に
ある。生産歩留りを向上させるために、冗長メモリを取
り入れ、不良メモリを冗長メモリによる代替処理（リペ
ア）を行うのが有効である。しかし、ロジック回路とメ
モリを混載する半導体チップにおいては、試験を行うた
めに十分な入出力端子（ピン）が確保できず、このピン
数の制約によってリペアが有効にできず、また、メモリ
試験のために、テストモードを設け、メモリ試験に必要
なピンをすべてパッケージピンとして外部に取り出すた
めに、ピンの数を増やす必要があり、半導体チップの組
み立てコストの増加と実装面積の増大を招くという問題
がある。
【０００６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、半導体チップの組み立てコスト
を低減でき、半導体チップの実装面積を増加させずメモ
リの試験および冗長メモリによる代替処理を可能な半導
体装置を提供することにある。
のであり、その目的は、半導体チップの組み立てコスト
を低減でき、半導体チップの実装面積を増加させずメモ
リの試験および冗長メモリによる代替処理を可能な半導
体装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、複数のメモリセルによって構成されたメ
モリアレイと、上記メモリアレイと同一のチップに搭載
されている信号処理回路と、少なくとも一つの非ボンデ
ィング端子と、外部からの制御信号に応じて、上記信号
処理回路からの信号および上記非ボンディング端子から
の外部信号を任意に選択可能で、選択した信号を上記メ
モリアレイに入力する選択手段とを有する。
め、本発明は、複数のメモリセルによって構成されたメ
モリアレイと、上記メモリアレイと同一のチップに搭載
されている信号処理回路と、少なくとも一つの非ボンデ
ィング端子と、外部からの制御信号に応じて、上記信号
処理回路からの信号および上記非ボンディング端子から
の外部信号を任意に選択可能で、選択した信号を上記メ
モリアレイに入力する選択手段とを有する。
【０００８】また、本発明では、上記メモリアレイに冗
長メモリセルを含む冗長回路を有し、上記選択手段によ
り選択された上記非ボンディング端子からの外部信号に
よって、上記メモリアレイに対して試験を行う。
長メモリセルを含む冗長回路を有し、上記選択手段によ
り選択された上記非ボンディング端子からの外部信号に
よって、上記メモリアレイに対して試験を行う。
【０００９】本発明によれば、たとえば、半導体チップ
組み立ての前に、非ボンディング端子および選択手段に
より外部からの信号が選択されメモリに入力され、メモ
リに対して試験が行われ、この試験によって、たとえば
メモリに不良メモリセルが検出された場合、メモリに配
置されている冗長メモリセルによって代替処理が行われ
る。
組み立ての前に、非ボンディング端子および選択手段に
より外部からの信号が選択されメモリに入力され、メモ
リに対して試験が行われ、この試験によって、たとえば
メモリに不良メモリセルが検出された場合、メモリに配
置されている冗長メモリセルによって代替処理が行われ
る。
【００１０】そして、半導体チップ組み立ての後、選択
手段によって信号処理回路からの信号のみが選択され、
メモリに入力される。この結果、半導体チップのパッケ
ージピン数が少なくなり、組み立てコストを低減でき、
半導体チップの実装面積を増加させずメモリの試験およ
び冗長メモリによる代替処理ができる。
手段によって信号処理回路からの信号のみが選択され、
メモリに入力される。この結果、半導体チップのパッケ
ージピン数が少なくなり、組み立てコストを低減でき、
半導体チップの実装面積を増加させずメモリの試験およ
び冗長メモリによる代替処理ができる。
【００１１】
【発明の実施の形態】図１は、本発明に係る半導体装置
の一実施形態を示す回路図である。図１において、１０
はメモリアレイ、１０ａは冗長メモリ部、２０は信号処
理回路としてのロジック回路、ＣＥはチップイネーブル
信号入力端子、ＷＥは書き込みイネーブル信号入力端
子、Ａ0 ，Ａ1 ，…，Ａn はアドレス入力端子、ＤＩＯ
0 ，…，ＤＩＯm はデータ入出力端子、ＯＥは出力イネ
ーブル信号入力端子、ＴＳＴはテスト信号入力端子、Ｂ
ＵＦ1 ，ＢＵＦ2 ，ＢＵＦ3 ，ＢＵＦ4 は信号入力バッ
ファ、ＢＡ0 ，ＢＡ1 ，…，ＢＡn はアドレスバッフ
ァ、ＢＩ0 ，…，ＢＩm はデータ入力バッファ、Ｂ
Ｏ0 ，…，ＢＯm はデータ出力バッファ、ＳＥＬ1 ，Ｓ
ＥＬ2 ，ＳＡ0 ，ＳＡ1 ，…，ＳＡn ，ＳＤ0 ，…，Ｓ
Ｄm は選択回路をそれぞれ示している。
の一実施形態を示す回路図である。図１において、１０
はメモリアレイ、１０ａは冗長メモリ部、２０は信号処
理回路としてのロジック回路、ＣＥはチップイネーブル
信号入力端子、ＷＥは書き込みイネーブル信号入力端
子、Ａ0 ，Ａ1 ，…，Ａn はアドレス入力端子、ＤＩＯ
0 ，…，ＤＩＯm はデータ入出力端子、ＯＥは出力イネ
ーブル信号入力端子、ＴＳＴはテスト信号入力端子、Ｂ
ＵＦ1 ，ＢＵＦ2 ，ＢＵＦ3 ，ＢＵＦ4 は信号入力バッ
ファ、ＢＡ0 ，ＢＡ1 ，…，ＢＡn はアドレスバッフ
ァ、ＢＩ0 ，…，ＢＩm はデータ入力バッファ、Ｂ
Ｏ0 ，…，ＢＯm はデータ出力バッファ、ＳＥＬ1 ，Ｓ
ＥＬ2 ，ＳＡ0 ，ＳＡ1 ，…，ＳＡn ，ＳＤ0 ，…，Ｓ
Ｄm は選択回路をそれぞれ示している。
【００１２】図１に示すように、チップイネーブル信号
入力端子ＣＥが信号入力バッファＢＵＦ1 を介して選択
回路ＳＥＬ1 の入力端子Ｂに接続され、書き込みイネー
ブル信号入力端子ＷＥがバッファＢＵＦ2 を介して選択
回路ＳＥＬ2 の入力端子Ｂに接続され、アドレス入力端
子Ａ0 ，Ａ1 ，…，Ａn がそれぞれアドレスバッファＢ
Ａ0 ，ＢＡ1 ，…，ＢＡn を介して、選択回路ＳＡ0 ，
ＳＡ1 ，…，ＳＡn の入力端子Ｂに接続され、データ入
出力端子ＤＩＯ0 ，…，ＤＩＯm がそれぞれデータ入力
バッファＢＩ0 ，…，ＢＩm を介して、選択回路Ｓ
Ｄ0 ，…，ＳＤm に接続されている。また、出力イネー
ブル信号入力端子ＯＥが信号入力バッファＢＵＦ3 を介
してデータ出力バッファＢＯ0 ，…，ＢＯm のイネーブ
ル信号入力端子に接続され、テスト信号入力端子ＴＳＴ
が信号入力バッファＢＵＦ4 を介して選択回路ＳＥ
Ｌ1 ，ＳＥＬ2 ，ＳＡ0 ，ＳＡ1 ，…，ＳＡn ，Ｓ
Ｄ0 ，…，ＳＤ m の選択信号入力端子Ｓに接続されてい
る。
入力端子ＣＥが信号入力バッファＢＵＦ1 を介して選択
回路ＳＥＬ1 の入力端子Ｂに接続され、書き込みイネー
ブル信号入力端子ＷＥがバッファＢＵＦ2 を介して選択
回路ＳＥＬ2 の入力端子Ｂに接続され、アドレス入力端
子Ａ0 ，Ａ1 ，…，Ａn がそれぞれアドレスバッファＢ
Ａ0 ，ＢＡ1 ，…，ＢＡn を介して、選択回路ＳＡ0 ，
ＳＡ1 ，…，ＳＡn の入力端子Ｂに接続され、データ入
出力端子ＤＩＯ0 ，…，ＤＩＯm がそれぞれデータ入力
バッファＢＩ0 ，…，ＢＩm を介して、選択回路Ｓ
Ｄ0 ，…，ＳＤm に接続されている。また、出力イネー
ブル信号入力端子ＯＥが信号入力バッファＢＵＦ3 を介
してデータ出力バッファＢＯ0 ，…，ＢＯm のイネーブ
ル信号入力端子に接続され、テスト信号入力端子ＴＳＴ
が信号入力バッファＢＵＦ4 を介して選択回路ＳＥ
Ｌ1 ，ＳＥＬ2 ，ＳＡ0 ，ＳＡ1 ，…，ＳＡn ，Ｓ
Ｄ0 ，…，ＳＤ m の選択信号入力端子Ｓに接続されてい
る。
【００１３】なお、上述した各信号入力端子ＣＥ，Ｗ
Ｅ，ＯＥ，ＴＳＴ、アドレス入力端子Ａ0 ，Ａ1 ，…，
Ａn およびデータ入出力端子ＤＩＯ0 ，…，ＤＩＯm が
すべて非ボンディング端子であり、半導体チップが組み
立て後、これらの非ボンディング端子がオープン状態と
なる。また、これらの非ボンディング端子がそれぞれ抵
抗素子を介して、電源電圧の供給線に接続されているの
で、オープン状態に置かれた場合、すべてハイレベル電
圧、たとえば、電源電圧が印加される状態となる。
Ｅ，ＯＥ，ＴＳＴ、アドレス入力端子Ａ0 ，Ａ1 ，…，
Ａn およびデータ入出力端子ＤＩＯ0 ，…，ＤＩＯm が
すべて非ボンディング端子であり、半導体チップが組み
立て後、これらの非ボンディング端子がオープン状態と
なる。また、これらの非ボンディング端子がそれぞれ抵
抗素子を介して、電源電圧の供給線に接続されているの
で、オープン状態に置かれた場合、すべてハイレベル電
圧、たとえば、電源電圧が印加される状態となる。
【００１４】選択回路ＳＥＬ1 ，ＳＥＬ2 ，ＳＡ0 ，Ｓ
Ａ1 ，…，ＳＡn ，ＳＤ0 ，…，ＳＤm の入力端子Ａは
それぞれロジック回路２０に接続され、選択回路ＳＥＬ
1 の出力端子Ｏがメモリ１０のチップイネーブル信号入
力端子／ＣＥに接続され、選択回路ＳＥＬ2 の出力端子
Ｏはメモリ１０の書き込みイネーブル信号入力端子／Ｗ
Ｅに接続され、選択回路ＳＡ0 ，ＳＡ1 ，…，ＳＡn の
出力端子Ｏがそれぞれメモリ１０のデータ入力端子Ａ
０，Ａ１，…，Ａｎに接続され、選択回路ＳＤ0，…，
ＳＤm の出力端子Ｏがそれぞれメモリ１０のデータ入力
端子Ｄin0 ，…，Ｄinm に接続されている。また、メモ
リ１０のデータ出力端子Ｄout0，…，Ｄoutmがロジック
回路２０に接続され、さらにデータ出力バッファＢ
Ｏ0 ，…，ＢＯm を介してデータ入出力端子ＤＩＯ0 ，
…，ＤＩＯm に接続されている。
Ａ1 ，…，ＳＡn ，ＳＤ0 ，…，ＳＤm の入力端子Ａは
それぞれロジック回路２０に接続され、選択回路ＳＥＬ
1 の出力端子Ｏがメモリ１０のチップイネーブル信号入
力端子／ＣＥに接続され、選択回路ＳＥＬ2 の出力端子
Ｏはメモリ１０の書き込みイネーブル信号入力端子／Ｗ
Ｅに接続され、選択回路ＳＡ0 ，ＳＡ1 ，…，ＳＡn の
出力端子Ｏがそれぞれメモリ１０のデータ入力端子Ａ
０，Ａ１，…，Ａｎに接続され、選択回路ＳＤ0，…，
ＳＤm の出力端子Ｏがそれぞれメモリ１０のデータ入力
端子Ｄin0 ，…，Ｄinm に接続されている。また、メモ
リ１０のデータ出力端子Ｄout0，…，Ｄoutmがロジック
回路２０に接続され、さらにデータ出力バッファＢ
Ｏ0 ，…，ＢＯm を介してデータ入出力端子ＤＩＯ0 ，
…，ＤＩＯm に接続されている。
【００１５】図２は選択回路ＳＥＬ1 ，ＳＥＬ2 ，ＳＡ
0 ，ＳＡ1 ，…，ＳＡn ，ＳＤ0 ，…，ＳＤm の構成を
示す回路図およびその等価回路図を示している。図２
（ａ）は選択回路の等価回路を示しており、図２（ｂ）
は選択回路の回路図を示している。図２（ｂ）におい
て、ＴＧ1 ，ＴＧ2 は転送ゲート、ＩＮＶ1 はインバー
タ、Ａ，Ｂは入力端子、Ｓは選択信号入力端子、Ｏは出
力端子をそれぞれ示している。
0 ，ＳＡ1 ，…，ＳＡn ，ＳＤ0 ，…，ＳＤm の構成を
示す回路図およびその等価回路図を示している。図２
（ａ）は選択回路の等価回路を示しており、図２（ｂ）
は選択回路の回路図を示している。図２（ｂ）におい
て、ＴＧ1 ，ＴＧ2 は転送ゲート、ＩＮＶ1 はインバー
タ、Ａ，Ｂは入力端子、Ｓは選択信号入力端子、Ｏは出
力端子をそれぞれ示している。
【００１６】図２（ｂ）に示すように、転送ゲートＴＧ
1 ，ＴＧ2 がそれぞれ並列に接続されたｎＭＯＳトラン
ジスタとｐＭＯＳトランジスタによって構成され、入力
端子Ａ，Ｂがそれぞれ転送ゲートＴＧ1 ，ＴＧ2 を介し
て、出力端子Ｏに接続され、選択信号入力端子Ｓは転送
ゲートＴＧ1 を構成するｎＭＯＳトランジスタのゲート
電極と転送ゲートＴＧ2 を構成するｐＭＯＳトランジス
タのゲート電極に接続され、さらにインバータＩＮＶ1
を介して、転送ゲートＴＧ1 を構成するｐＭＯＳトラン
ジスタのゲート電極と転送ゲートＴＧ2 を構成するｎＭ
ＯＳトランジスタのゲート電極に接続されている。
1 ，ＴＧ2 がそれぞれ並列に接続されたｎＭＯＳトラン
ジスタとｐＭＯＳトランジスタによって構成され、入力
端子Ａ，Ｂがそれぞれ転送ゲートＴＧ1 ，ＴＧ2 を介し
て、出力端子Ｏに接続され、選択信号入力端子Ｓは転送
ゲートＴＧ1 を構成するｎＭＯＳトランジスタのゲート
電極と転送ゲートＴＧ2 を構成するｐＭＯＳトランジス
タのゲート電極に接続され、さらにインバータＩＮＶ1
を介して、転送ゲートＴＧ1 を構成するｐＭＯＳトラン
ジスタのゲート電極と転送ゲートＴＧ2 を構成するｎＭ
ＯＳトランジスタのゲート電極に接続されている。
【００１７】上述した構成において、選択信号入力端子
Ｓにハイレベルの信号が入力された場合、転送ゲートＴ
Ｇ1 が導通状態にあり、転送ゲートＴＧ2 が非導通状態
にあるため、入力端子Ａに入力された信号が選択され、
出力端子Ｏに出力される。一方、選択信号入力端子Ｓに
ローレベルの信号が入力された場合、転送ゲートＴＧ2
が導通状態にあり、転送ゲートＴＧ1 が非導通状態にあ
るため、入力端子Ｂに入力された信号が選択され、出力
端子Ｏに出力される。
Ｓにハイレベルの信号が入力された場合、転送ゲートＴ
Ｇ1 が導通状態にあり、転送ゲートＴＧ2 が非導通状態
にあるため、入力端子Ａに入力された信号が選択され、
出力端子Ｏに出力される。一方、選択信号入力端子Ｓに
ローレベルの信号が入力された場合、転送ゲートＴＧ2
が導通状態にあり、転送ゲートＴＧ1 が非導通状態にあ
るため、入力端子Ｂに入力された信号が選択され、出力
端子Ｏに出力される。
【００１８】以下、図１および図２の回路図を参照しつ
つ、本実施形態における半導体装置の動作について説明
する。テスト信号入力端子ＴＳＴにハイレベルの信号が
入力された場合、選択回路ＳＥＬ1 ，ＳＥＬ2 ，Ｓ
Ａ0 ，ＳＡ1 ，…，ＳＡn ，ＳＤ0 ，…，ＳＤm におい
て、それぞれの入力端子Ａに入力された信号、すなわ
ち、ロジック回路２０からの信号が選択され、出力端子
Ｏに出力され、メモリ１０のそれぞれの入力端子に入力
される。
つ、本実施形態における半導体装置の動作について説明
する。テスト信号入力端子ＴＳＴにハイレベルの信号が
入力された場合、選択回路ＳＥＬ1 ，ＳＥＬ2 ，Ｓ
Ａ0 ，ＳＡ1 ，…，ＳＡn ，ＳＤ0 ，…，ＳＤm におい
て、それぞれの入力端子Ａに入力された信号、すなわ
ち、ロジック回路２０からの信号が選択され、出力端子
Ｏに出力され、メモリ１０のそれぞれの入力端子に入力
される。
【００１９】テスト信号入力端子ＴＳＴにローレベルの
信号が入力された場合、選択回路ＳＥＬ1 ，ＳＥＬ2 ，
ＳＡ0 ，ＳＡ1 ，…，ＳＡn ，ＳＤ0 ，…，ＳＤm にお
いて、それぞれの入力端子Ｂに入力された信号、すなわ
ち、非ボンディング端子に入力された外部信号が選択さ
れ、出力端子Ｏに出力され、メモリ１０のそれぞれの入
力端子に入力される。
信号が入力された場合、選択回路ＳＥＬ1 ，ＳＥＬ2 ，
ＳＡ0 ，ＳＡ1 ，…，ＳＡn ，ＳＤ0 ，…，ＳＤm にお
いて、それぞれの入力端子Ｂに入力された信号、すなわ
ち、非ボンディング端子に入力された外部信号が選択さ
れ、出力端子Ｏに出力され、メモリ１０のそれぞれの入
力端子に入力される。
【００２０】本実施形態において、半導体チップの組み
立ての前に、非ボンディング端子および選択回路を介し
て、外部回路からの信号をメモリ１０に入力し、また、
メモリ１０に記憶されたデータを外部回路に読み出すこ
とによって、メモリ１０に対して試験を行う。このメモ
リ試験によって、メモリ１０に不良メモリセルが検出さ
れた場合、メモリ１０に配置された冗長メモリ部１０ａ
にある冗長メモリセルによる不良メモリセルとの置き換
えを、たとえば、レーザによるフューズの切断などによ
り行う。
立ての前に、非ボンディング端子および選択回路を介し
て、外部回路からの信号をメモリ１０に入力し、また、
メモリ１０に記憶されたデータを外部回路に読み出すこ
とによって、メモリ１０に対して試験を行う。このメモ
リ試験によって、メモリ１０に不良メモリセルが検出さ
れた場合、メモリ１０に配置された冗長メモリ部１０ａ
にある冗長メモリセルによる不良メモリセルとの置き換
えを、たとえば、レーザによるフューズの切断などによ
り行う。
【００２１】このため、試験を行うとき、テスト信号入
力端子ＴＳＴにローレベルの信号が入力され、選択回路
ＳＥＬ1 ，ＳＥＬ2 ，ＳＡ0 ，ＳＡ1 ，…，ＳＡn ，Ｓ
Ｄ0，…，ＳＤm によって、非ボンディング端子、たと
えば各信号入力端子ＣＥ，ＷＥ，ＯＥ、アドレス入力端
子Ａ0 ，Ａ1 ，…，Ａn およびデータ入出力端子ＤＩＯ
0 ，…，ＤＩＯm から入力された信号が選択され、メモ
リ１０に入力される。
力端子ＴＳＴにローレベルの信号が入力され、選択回路
ＳＥＬ1 ，ＳＥＬ2 ，ＳＡ0 ，ＳＡ1 ，…，ＳＡn ，Ｓ
Ｄ0，…，ＳＤm によって、非ボンディング端子、たと
えば各信号入力端子ＣＥ，ＷＥ，ＯＥ、アドレス入力端
子Ａ0 ，Ａ1 ，…，Ａn およびデータ入出力端子ＤＩＯ
0 ，…，ＤＩＯm から入力された信号が選択され、メモ
リ１０に入力される。
【００２２】たとえば、外部回路によって所定のテスト
パターンが発生され、非ボンディング端子および選択回
路を介してメモリ１０に入力され、さらにメモリ１０に
記憶されたデータがデータ入出力端子ＤＩＯ0 ，…，Ｄ
ＩＯm により外部回路に読み出されることによって、メ
モリ１０に対して検査が行われる。これによってメモリ
１０にある不良メモリセルが検出され、それに対して、
冗長メモリ部１０ａの冗長メモリセルによる代替処理が
行われる。
パターンが発生され、非ボンディング端子および選択回
路を介してメモリ１０に入力され、さらにメモリ１０に
記憶されたデータがデータ入出力端子ＤＩＯ0 ，…，Ｄ
ＩＯm により外部回路に読み出されることによって、メ
モリ１０に対して検査が行われる。これによってメモリ
１０にある不良メモリセルが検出され、それに対して、
冗長メモリ部１０ａの冗長メモリセルによる代替処理が
行われる。
【００２３】そして、上述したメモリ試験および不良メ
モリセルの代替処理が行われた後、半導体チップの組み
立てが行われ、半導体チップが作成される。半導体チッ
プ組み立ての後、非ボンディング端子がすべてオープン
状態にあり、前述したように、電源電圧の供給線に接続
されたプルアップ抵抗素子により、オープン状態にある
これらの非ボンディング端子にハイレベルの電圧、たと
えば、電源電圧が印加される。このため各選択回路にお
いてロジック回路２０からの入力信号が選択され、メモ
リ１０に入力される。また、メモリ１０からデータが読
み出され、ロジック回路２０に入力され、ロジック回路
２０において論理演算が行われる。すなわち、半導体チ
ップにおいて、通常時の動作が行われる。
モリセルの代替処理が行われた後、半導体チップの組み
立てが行われ、半導体チップが作成される。半導体チッ
プ組み立ての後、非ボンディング端子がすべてオープン
状態にあり、前述したように、電源電圧の供給線に接続
されたプルアップ抵抗素子により、オープン状態にある
これらの非ボンディング端子にハイレベルの電圧、たと
えば、電源電圧が印加される。このため各選択回路にお
いてロジック回路２０からの入力信号が選択され、メモ
リ１０に入力される。また、メモリ１０からデータが読
み出され、ロジック回路２０に入力され、ロジック回路
２０において論理演算が行われる。すなわち、半導体チ
ップにおいて、通常時の動作が行われる。
【００２４】図３は半導体チップにおけるデータの読み
出しおよび書き込み時のタイミングチャートを示してい
る。図３（ａ）はデータの読み出し時のタイミングチャ
ートであり、図３（ｂ）はデータの書き込み時のタイミ
ングチャートである。
出しおよび書き込み時のタイミングチャートを示してい
る。図３（ａ）はデータの読み出し時のタイミングチャ
ートであり、図３（ｂ）はデータの書き込み時のタイミ
ングチャートである。
【００２５】図３（ａ）に示すように、メモリ１０に対
してデータの読み出しが行われるとき、まず、チップイ
ネーブル信号入力端子ＣＥにアクティブのイネーブル信
号、すなわち、ローレベルの信号が入力され、このチッ
プイネーブル信号ＣＥが信号入力バッファＢＵＦ1 およ
び選択回路ＳＥＬ1 を介してメモリ１０に入力される。
してデータの読み出しが行われるとき、まず、チップイ
ネーブル信号入力端子ＣＥにアクティブのイネーブル信
号、すなわち、ローレベルの信号が入力され、このチッ
プイネーブル信号ＣＥが信号入力バッファＢＵＦ1 およ
び選択回路ＳＥＬ1 を介してメモリ１０に入力される。
【００２６】メモリ１０はローレベルのチップイネーブ
ル信号によってアクティブ状態に設定される。そして、
出力イネーブル信号入力端子ＯＥにアクティブ状態の信
号、すなわち、ローレベルの信号が印加されたとき、デ
ータ出力バッファＢＯ0 ，…，ＢＯm が導通状態に切り
換わり、メモリ１０のデータ出力端子Ｄout0，…，Ｄ
outmに出力されたデータ出力バッファＢＯ0 ，…，ＢＯ
m を介して、データ入出力端子ＤＩＯ0 ，…，ＤＩＯm
に出力される。なお、データの読み出しが行われている
とき、書き込みイネーブル信号入力端子ＷＥがハイレベ
ルに保持されている。
ル信号によってアクティブ状態に設定される。そして、
出力イネーブル信号入力端子ＯＥにアクティブ状態の信
号、すなわち、ローレベルの信号が印加されたとき、デ
ータ出力バッファＢＯ0 ，…，ＢＯm が導通状態に切り
換わり、メモリ１０のデータ出力端子Ｄout0，…，Ｄ
outmに出力されたデータ出力バッファＢＯ0 ，…，ＢＯ
m を介して、データ入出力端子ＤＩＯ0 ，…，ＤＩＯm
に出力される。なお、データの読み出しが行われている
とき、書き込みイネーブル信号入力端子ＷＥがハイレベ
ルに保持されている。
【００２７】図３（ｂ）に示すように、メモリ１０に対
してデータ書き込みが行われるとき、まず、チップイネ
ーブル信号入力端子ＣＥにアクティブのイネーブル信
号、すなわち、ローレベルの信号が入力され、このチッ
プイネーブル信号ＣＥが信号入力バッファＢＵＦ1 およ
び選択回路ＳＥＬ1 を介してメモリ１０に入力される。
してデータ書き込みが行われるとき、まず、チップイネ
ーブル信号入力端子ＣＥにアクティブのイネーブル信
号、すなわち、ローレベルの信号が入力され、このチッ
プイネーブル信号ＣＥが信号入力バッファＢＵＦ1 およ
び選択回路ＳＥＬ1 を介してメモリ１０に入力される。
【００２８】メモリ１０はローレベルのチップイネーブ
ル信号によってアクティブ状態に設定される。そして、
外部回路によってデータ入出力端子ＤＩＯ0 ，…，ＤＩ
Ｏmに所定のデータが入力され、書き込みイネーブル信
号入力端子ＷＥにアクティブ状態の信号、すなわち、ロ
ーレベルの信号が印加されたとき、データ入出力端子Ｄ
ＩＯ0 ，…，ＤＩＯm に入力されたデータがデータ入力
バッファＢＩ0 ，…，ＢＩm および選択回路ＳＤ0 ，
…，ＳＤm を介してメモリ１０のデータ入力端子
Ｄin0 ，…，Ｄinm に入力される。なお、データの書き
込みが行われているとき、出力イネーブル信号入力端子
ＯＥがハイレベルに保持されている。
ル信号によってアクティブ状態に設定される。そして、
外部回路によってデータ入出力端子ＤＩＯ0 ，…，ＤＩ
Ｏmに所定のデータが入力され、書き込みイネーブル信
号入力端子ＷＥにアクティブ状態の信号、すなわち、ロ
ーレベルの信号が印加されたとき、データ入出力端子Ｄ
ＩＯ0 ，…，ＤＩＯm に入力されたデータがデータ入力
バッファＢＩ0 ，…，ＢＩm および選択回路ＳＤ0 ，
…，ＳＤm を介してメモリ１０のデータ入力端子
Ｄin0 ，…，Ｄinm に入力される。なお、データの書き
込みが行われているとき、出力イネーブル信号入力端子
ＯＥがハイレベルに保持されている。
【００２９】上述した書き込みおよび読み出し動作によ
って、外部回路からメモリ１０にデータが書き込まれ、
さらにメモリ１０から外部回路にデータが読み出され
る。外部回路によって所定のテストパターンが発生さ
れ、メモリ１０にテストパターンの書き込みおよびメモ
リ１０からデータの読み出しを繰り返し行われることに
よって、不良メモリセルが検出される。
って、外部回路からメモリ１０にデータが書き込まれ、
さらにメモリ１０から外部回路にデータが読み出され
る。外部回路によって所定のテストパターンが発生さ
れ、メモリ１０にテストパターンの書き込みおよびメモ
リ１０からデータの読み出しを繰り返し行われることに
よって、不良メモリセルが検出される。
【００３０】図４は本実施形態における半導体チップの
テスト作業の流れを示すフローチャートである。図示の
ように、半導体チップのテスト作業がステップＳ１から
ステップＳ５までの五つの段階に分けて実施されてい
る。まず、ステップＳ１に示すように、ウェハ状態の半
導体チップに対してウェハプロセスが行われ、半導体基
板上にメモリ１０、ロジック回路２０、選択回路などの
部品が形成され、さらに、配線処理によって配線が形成
され、非ボンディング端子を含む入出力端子が形成され
る。
テスト作業の流れを示すフローチャートである。図示の
ように、半導体チップのテスト作業がステップＳ１から
ステップＳ５までの五つの段階に分けて実施されてい
る。まず、ステップＳ１に示すように、ウェハ状態の半
導体チップに対してウェハプロセスが行われ、半導体基
板上にメモリ１０、ロジック回路２０、選択回路などの
部品が形成され、さらに、配線処理によって配線が形成
され、非ボンディング端子を含む入出力端子が形成され
る。
【００３１】次いで、ステップＳ２の処理が行われ、ウ
ェハ状態において、ステップＳ１で形成された非ボンデ
ィング端子などの入出力端子を用いて、メモリ１０に対
して試験などが行われる。
ェハ状態において、ステップＳ１で形成された非ボンデ
ィング端子などの入出力端子を用いて、メモリ１０に対
して試験などが行われる。
【００３２】そして、ステップＳ２のメモリ試験によっ
て不良メモリセルが検出された場合、ステップＳ３の処
理によって、たとえば、レーザによるフューズの切断な
どの手段を用いて、冗長メモリ部１０ａの冗長メモリセ
ルによる代替処理が行われる。
て不良メモリセルが検出された場合、ステップＳ３の処
理によって、たとえば、レーザによるフューズの切断な
どの手段を用いて、冗長メモリ部１０ａの冗長メモリセ
ルによる代替処理が行われる。
【００３３】その後、各半導体チップに対してステップ
Ｓ４に示す組み立て作業が行われ、半導体チップが形成
される。なお、この組み立て作業において、非ボンディ
ング端子がボンディングされず、オープン状態となる。
これによって、半導体チップのパッケージピン数が少な
くなり、半導体チップの実装面積の増大が抑制される。
Ｓ４に示す組み立て作業が行われ、半導体チップが形成
される。なお、この組み立て作業において、非ボンディ
ング端子がボンディングされず、オープン状態となる。
これによって、半導体チップのパッケージピン数が少な
くなり、半導体チップの実装面積の増大が抑制される。
【００３４】そして、ステップＳ５に示すように、ステ
ップＳ４で形成された個々の半導体チップに対して、チ
ップテストが行われ、このチップテストについては、良
品／不良品判定で良くなるため、チップ内部にＢＩＳＴ
（Built-in-Self-Test）を内蔵するなどによって容易に
試験が可能である。
ップＳ４で形成された個々の半導体チップに対して、チ
ップテストが行われ、このチップテストについては、良
品／不良品判定で良くなるため、チップ内部にＢＩＳＴ
（Built-in-Self-Test）を内蔵するなどによって容易に
試験が可能である。
【００３５】以上説明したように、本実施形態によれ
ば、半導体チップに非ボンディング端子および選択回路
を設け、テスト信号入力端子ＴＳＴにローレベルの信号
を入力し、選択回路によって非ボンディング端子に入力
されたアドレス、データまたは制御信号を選択してメモ
リ１０に入力し、さらにメモリ１０からデータを非ボン
ディング端子を介して外部回路に読み出すことにより、
メモリ１０をテストし、不良メモリセルを検出し、それ
に対して冗長メモリ部１０ａの冗長メモリセルにより代
替処理を行うので、半導体チップの実装面積の増大を抑
制でき、さらに半導体チップの実装コストを低減でき、
生産歩留りの向上を図れる。
ば、半導体チップに非ボンディング端子および選択回路
を設け、テスト信号入力端子ＴＳＴにローレベルの信号
を入力し、選択回路によって非ボンディング端子に入力
されたアドレス、データまたは制御信号を選択してメモ
リ１０に入力し、さらにメモリ１０からデータを非ボン
ディング端子を介して外部回路に読み出すことにより、
メモリ１０をテストし、不良メモリセルを検出し、それ
に対して冗長メモリ部１０ａの冗長メモリセルにより代
替処理を行うので、半導体チップの実装面積の増大を抑
制でき、さらに半導体チップの実装コストを低減でき、
生産歩留りの向上を図れる。
【００３６】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、半導体チップの組み立てコストを低減で
き、半導体チップの実装面積を増加させずメモリの試験
および冗長メモリによる代替処理ができ、半導体チップ
の生産歩留りを改善できる利点がある。
置によれば、半導体チップの組み立てコストを低減で
き、半導体チップの実装面積を増加させずメモリの試験
および冗長メモリによる代替処理ができ、半導体チップ
の生産歩留りを改善できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の一実施形態を示す回
路図である。
路図である。
【図２】選択回路およびその等価回路を示す回路図であ
る。
る。
【図３】データの書き込みおよび読み出し時のタイミン
グチャートである。
グチャートである。
【図４】半導体チップのテスト作業のフローチャートで
ある。
ある。
【図５】ロジック回路とメモリが混載する半導体チップ
を示す概念図である。
を示す概念図である。
１０…メモリアレイ、１０ａ…冗長メモリ部、２０，３
０…ロジック回路、ＣＥ…チップイネーブル信号入力端
子、ＷＥ…書き込みイネーブル信号入力端子、Ａ0 ，Ａ
1 ，…，Ａn …アドレス入力端子、ＤＩＯ0 ，…，ＤＩ
Ｏm …データ入出力端子、ＯＥ…出力イネーブル信号入
力端子、ＴＳＴ…テスト信号入力端子、ＢＵＦ1 ，ＢＵ
Ｆ2 ，ＢＵＦ3 ，ＢＵＦ4 …信号入力バッファ、Ｂ
Ａ0 ，ＢＡ1，…，ＢＡn …アドレスバッファ、Ｂ
Ｉ0 ，…，ＢＩm …データ入力バッファ、ＢＯ0 ，…，
ＢＯm …データ出力バッファ、ＳＥＬ1 ，ＳＥＬ2 ，Ｓ
Ａ0 ，ＳＡ 1 ，…，ＳＡn ，ＳＤ0 ，…，ＳＤm …選択
回路
０…ロジック回路、ＣＥ…チップイネーブル信号入力端
子、ＷＥ…書き込みイネーブル信号入力端子、Ａ0 ，Ａ
1 ，…，Ａn …アドレス入力端子、ＤＩＯ0 ，…，ＤＩ
Ｏm …データ入出力端子、ＯＥ…出力イネーブル信号入
力端子、ＴＳＴ…テスト信号入力端子、ＢＵＦ1 ，ＢＵ
Ｆ2 ，ＢＵＦ3 ，ＢＵＦ4 …信号入力バッファ、Ｂ
Ａ0 ，ＢＡ1，…，ＢＡn …アドレスバッファ、Ｂ
Ｉ0 ，…，ＢＩm …データ入力バッファ、ＢＯ0 ，…，
ＢＯm …データ出力バッファ、ＳＥＬ1 ，ＳＥＬ2 ，Ｓ
Ａ0 ，ＳＡ 1 ，…，ＳＡn ，ＳＤ0 ，…，ＳＤm …選択
回路
Claims (2)
- 【請求項１】 複数のメモリセルによって構成されたメ
モリアレイと、 上記メモリアレイと同一のチップに搭載されている信号
処理回路と、 少なくとも一つの非ボンディング端子と、 外部からの制御信号に応じて、上記信号処理回路からの
信号および上記非ボンディング端子からの外部信号を任
意に選択可能で、選択した信号を上記メモリアレイに入
力する選択手段とを有する半導体装置。 - 【請求項２】 上記メモリアレイに冗長メモリセルを含
む冗長回路を有し、上記選択手段により選択された上記
非ボンディング端子からの外部信号によって、上記メモ
リアレイに対して試験を行う請求項１に記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04194696A JP3557773B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04194696A JP3557773B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09231799A true JPH09231799A (ja) | 1997-09-05 |
| JP3557773B2 JP3557773B2 (ja) | 2004-08-25 |
Family
ID=12622387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04194696A Expired - Fee Related JP3557773B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3557773B2 (ja) |
-
1996
- 1996-02-28 JP JP04194696A patent/JP3557773B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3557773B2 (ja) | 2004-08-25 |
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Legal Events
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